专利名称：一种半导体集成器件及其制造方法
技术领域：
本发明涉及一种半导体功率器件的单元结构、器件构造及工艺制造，特别涉及一种包括沟槽金属氧化物半导体场效应晶体管(MOSFET)单元和沟槽肖特基整流器 (Schottky Rectifiers)单元的半导体集成器件的单元结构和制造方法。
背景技术：
为了实现更高的DC/DC转换效率，半导体功率器件设计领域采用了将沟槽肖特基整流器(Schottky Rectifiers)与半导体功率器件，例如与沟槽金属氧化物半导体场效应晶体管(MOSFET)并联的方法。此时，沟槽肖特基整流器能作为箝位二极管(clamp diode) 防止与其并联的沟槽MOSFET自身的PN体二极管的开启。同时，由于小尺寸器件越来越成为半导体功率器件的发展趋势，因此，针对如何在单片上集成沟槽MOSFET和沟槽肖特基整流器，现有技术给出了多种不同的结构。图IA为美国专利号6，351，018揭示的一种N沟道沟槽MOSFET和沟槽肖特基整流器集成结构的剖视图。该半导体集成器件包括N型外延层102中；位于外延层102中的多个第一沟槽栅106和多个第二沟槽栅106’，其内表面都衬有栅极氧化物104并填充以多晶硅；宽度为W的沟槽肖特基整流器110，位于两个相邻的第二沟槽栅106’之间，如图IA 中椭圆形虚线范围所示；P型体区108，位于沟槽MOSFET区，形成与每两个相邻的沟槽栅之间；N+源区112，靠近所述P型体区108的上表面，且靠近与P型体区相邻的沟槽栅的上方侧壁；P+体接触区114，位于所述体区108，且位于两个源区112之间；金属层120，与源区 112和体接触区114之间形成平面接触，并与沟槽肖特基整流器110的阳极118之间形成平面接触。此外，在图IA所示结构中，所述沟槽MOSFET和沟槽肖特基整流器具有共同的栅极接触区。图IB为美国专利号6，593，620揭示的另一种N沟道沟槽MOSFET和沟槽肖特基整流器集成结构的剖视图。该半导体集成器件包括N+衬底400和其上的N型外延层402 ；漏极金属418，位于所述衬底400的下表面；多个第一沟槽栅410和多个第二沟槽栅410’，其内表面都衬有栅极氧化物406并填充以多晶硅，其中第一沟槽栅410位于沟槽MOSFET区， 第二沟槽栅410’位于沟槽肖特基整流器区；P型体区404，位于沟槽MOSFET区，形成与每两个相邻的沟槽栅之间；N+源区412，靠近所述P型体区404的上表面，且靠近与P型体区404 相邻的沟槽栅的上方侧壁；金属层420，与源区412和体区404之间形成平面接触，并与沟槽肖特基整流器的阳极416之间形成平面接触。此外，与图IA相比，在图IB所示结构中， 所述沟槽肖特基整流器中的沟槽栅直接与金属层420之间形成平面接触，即沟槽MOSFET和沟槽肖特基整流器具有不同的栅极接触区。虽然图IA和图IB所示的结构都很好地实现了沟槽MOSFET和沟槽肖特基整流器的单片集成，但是值得注意的是，在与金属层的接触结构中，图IA和图IB所示的结构都采用了平面式接触来实现沟槽MSOFET中的源区、体区和源极金属的接触，以及实现沟槽肖特基整流器中的阳极和阳极金属的接触。对于沟槽MOSFET而言，这样的平面式接触结构无疑给器件尺寸的进一步减小设置了障碍。因为平面式接触结构所占据的空间过大，并且容易导致在沟槽MOSFET中产生过高的开启电阻。图IA和图IB所示结构的另一个局限在于，所采用的平面式接触结构中，沟槽 MOSFET中的源区或体区，以及沟槽肖特基整流器中的阳极都直接与金属层接触，会导致产生较差的接触特性。尤其当器件尺寸进一步减小的时候，这种接触方法将使得接触性能进
一步恶化。因此，在半导体器件领域中，尤其是在集成沟槽MOSFET和沟槽肖特基整流器的设计和制造领域中，需要提供一种新颖的单元结构、器件构造和制造方法以解决上述的困难和设计局限。
发明内容
本发明克服了现有技术中存在的缺点，提供了一种半导体集成器件的单元结构和制造方法。根据本发明的实施例，提供了一种半导体集成器件，形成于第一导电类型的外延层内，该半导体集成器件包括多个具有沟槽式接触区的沟槽金属氧化物半导体场效应管 (MOSFET)单元和多个具有平面式接触区的沟槽肖特基整流器单元，还进一步包括(a)第一导电类型的衬底，所述外延层位于该衬底之上，并且所述外延层的多述载流子浓度低于该衬底； (b)第二导电类型的体区，位于所述沟槽金属氧化物半导体场效应管单元内，且位于所述外延层的上部分；(c)第一导电类型的源区，位于所述沟槽金属氧化物半导体场效应管单元的有源区内，且靠近所述体区的上表面；(d)多个第一沟槽栅，位于所述沟槽金属氧化物半导体场效应管单元内，且所述第一沟槽栅内表面衬有第一绝缘层并填充以栅极导电区域；(e)多个第二沟槽栅，位于所述沟槽肖特基整流器单元内，与所述第一沟槽栅相邻，且所述第二沟槽栅内表面衬有所述第一绝缘层并填充以所述栅极导电区域；(f)至少一个第三沟槽栅，用于实现与栅金属的连接，所述第三沟槽栅内表面衬有所述第一绝缘层并填充以所述栅极导电区域，且所述第三沟槽栅的宽度大于所述第一沟槽栅和所述第二沟槽栅的宽度；(g)第二绝缘层，覆盖所述外延层的上表面和所述第一、第二、第三沟槽栅的顶部；(h)多个沟槽式源_体接触区，位于所述沟槽金属氧化物半导体场效应管单元内， 穿过所述第二绝缘层、所述源区并延伸入所述体区，且所述沟槽式源-体接触区内部填充以钨插塞；(i)第二导电类型的体接触区，位于所述体区，包围每个所述沟槽式源-体接触区的底部，且所述体接触区的多数载流子浓度高于所述体区；(j)至少一个平面式阳极接触区，位于所述沟槽肖特基整流器单元内，穿过所述第二绝缘层并与所述外延层的商标满形成平面接触，且所述平面式阳极接触区内部填充以所述钨插塞；
(k)至少一个平面式栅接触区，穿过所述第二绝缘层并与所述第三沟槽栅中的栅极导电区域的上表面形成平面接触，且所述平面式栅接触区内部填充以所述钨插塞；(1)源极金属，位于所述第二绝缘层的上表面，且与位于所述沟槽式源-体接触区和所述平面式阳极接触区中的钨插塞形成电气接触；(m)栅极金属，位于所述第二绝缘层的上表面，且与位于所述平面式栅接触区中的钨插塞形成电气接触；(η)漏极金属，位于所述衬底的下表面，同时也作为所述沟槽肖特基整流器单元的阴极。其中，在该实施例中，所述第三沟槽栅同时作为所述沟槽金属氧化物半导体场效应管单元和所述沟槽肖特基整流器单元的栅极连接区，实现二者的栅极与栅金属之间的电气接触。同时，所述第二沟槽栅与所述沟槽肖特基整流器的阳极之间没有形成电气接触。根据本发明的实施例，提供了另一种半导体集成器件，形成于第一导电类型的外延层中，该半导体集成器件包括多个具有沟槽式接触区的沟槽金属氧化物半导体场效应管 (MOSFET)单元和多个具有平面式接触区的沟槽肖特基整流器单元，还进一步包括(a)第一导电类型的衬底，所述外延层位于所述衬底之上，并且所述外延层的多数载流子浓度低于该衬底；(b)第二导电类型的体区，位于所述沟槽金属氧化物半导体场效应管单元内，且位于所述外延测层的上部分；(c)第一导电类型的源区，位于所述沟槽金属氧化物半导体场效应管单元的有源区内，且靠近所述体区的上表面；(d)至少一个第一沟槽栅，位于所述沟槽金属氧化物半导体场效应管单元内，且所述第一沟槽栅内表面衬有第一绝缘层并填充以栅极导电区域；(e)多个第二沟槽栅，位于所述沟槽肖特基整流器单元内，与所述第一沟槽栅相邻，且所述第二沟槽栅内表面衬有所述第一绝缘层并填充以所述栅极导电区域；(f)至少一个第三沟槽栅，用于实现与栅金属的连接，且所述第三沟槽栅内表面衬有所述第一绝缘层并填充以所述栅极导电区域，所述第三沟槽栅的宽度大于所述第一沟槽栅和所述第二沟槽栅的宽度；(g)第二绝缘层，覆盖所述外延层的上表面和所述第一、第二、第三沟槽栅的顶部；(h)多个沟槽式源_体接触区，位于所述沟槽金属氧化物半导体场效应管单元内， 穿过所述第二绝缘层、所述源区并延伸入所述体区，且所述沟槽式源-体接触区内部填充以钨插塞；(i)第二导电类型的体接触区，位于所述体区，包围每个所述沟槽式源-体接触区的底部，且所述体接触区的多数载流子浓度高于所述体区；(j)至少一个平面式阳极接触区，位于所述沟槽肖特基整流器单元内，穿过所述第二绝缘层并与所述外延层的上表面和所述第二沟槽栅的顶部形成平面接触，且所述平面式阳极接触区内部填充以所述钨插塞；(k)至少一个平面式栅接触区，穿过所述第二绝缘层并与所述第三沟槽栅中的栅极导电区域的上表面形成平面接触，且所述平面式栅接触区内部填充以所述钨插塞；
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(1)源极金属，位于所述第二绝缘层的上表面，且与位于所述沟槽式源-体接触区和所述平面式阳极接触区中的钨插塞形成电气接触；(m)栅极金属，位于所述第二绝缘层的上表面，且与位于所述平面式栅接触区中的钨插塞形成电气接触；(η)漏极金属，位于所述衬底的下表面，同时也作为所述沟槽肖特基整流器单元的阴极。其中，在该实施例中，所述第三沟槽栅只作为所述沟槽金属氧化物半导体场效应管单元的栅极连接区，实现所述沟槽金属氧化物半导体场效应管单元的栅极与栅金属之间的电气接触。同时，所述第二沟槽栅与所述沟槽肖特基整流器单元的阳极之间形成电气接触。此外，在一些优选的实施例中，所述钨插塞与其所处沟槽之间存在一层由Ti/TiN 或Co/TiN或Mo/TiN构成的势垒层。在一些优选的实施例中，所述源极金属或所述栅极金属为Al合金或Cu合金。更优选地，在所述源极金属和所述栅极金属下表面衬有一层由Ti或Ti/TiN构成的降阻层。在一些优选的实施例中，所述平面式阳极接触区仅接触所述外延层的上表面。在另一些优选的实施例中，所述平面式接触区延伸入所述外延层，且延伸的深度小于0. 1 μ m。在一些优选的实施例中，所述平面式栅接触区仅接触位于所述第三沟槽栅中的所述栅极导电区域的上表面。在另一些优选的实施例中，所述平面式栅接触区延伸入位于所述第三沟槽栅中的所述栅极导电区域，且延伸的深度小于0. 2 μ m。根据本发明的另一个方面，提供了一种半导体集成器件的制造方法，包括(a)提供第一导电类型的衬底的工序；(b)在所述衬底的上表面形成第一导电类型的外延层的工序，其中所述外延层的多数载流子浓度低于所述衬底；(c)提供沟槽掩模板并在外延层中形成多个沟槽的工序，其中多个沟槽包括位于沟槽金属氧化物半导体场效应管单元的多个第一个沟槽、位于沟槽肖特基整流器单元的多个第二沟槽和用于栅极连接的至少一个第三沟槽，所述第三沟槽的宽度大于所述第一沟槽和所述第二沟槽的宽度，且所述第二沟槽与所述第一沟槽相邻；(d)在所述第一沟槽、第二沟槽和第三沟槽中淀积所述第一导电类型的多晶硅并进行回刻或化学机械抛光形成第一沟槽栅、第二沟槽栅和第三沟槽栅的工序；；(e)提供体区掩模板并进行第二导电类型的掺杂剂的离子注入和扩散形成体区的
工序；(f)提供源区掩模板并进行所述第一导电类型的掺杂剂的离子注入和扩散形成源区的工序；(g)在所述外延层的上表面和所述第一、第二和第三沟槽栅的顶部淀积形成第二绝缘层的工序；(h)提供第一接触沟槽掩模板并刻蚀所述第二绝缘层形成多个平面式接触孔的工序，其中所述平面式接触孔包括位于沟槽肖特基整流器单元的至少一个平面式阳极接触孔和用于栅极连接的至少一个平面式栅接触孔；(i)提供第二接触沟槽掩模板并刻蚀所述第二绝缘层和所述外延层形成多个源_体接触沟槽的工序，其中所述源_体接触沟槽位于沟槽金属氧化物半导体场效应管单元，且穿过所述第二绝缘层、所述源区并延伸入所述体区；(j)进行所述第二导电类型的掺杂剂的离子注入形成体接触区的工序；(k)进行快速热退火激活注入的体接触区掺杂剂离子的工序；(1)淀积金属钨并进行回刻形成钨插塞的工序；(m)淀积Al合金或Cu合金并提供金属掩模板通过金属刻蚀形成源极金属和栅极金属的工序。同时，在该半导体集成器件的制造方法中，在所述淀积金属钨的工序之前，还包括淀积一层由Ti/TiN或Co/TiN或Mo/TiN构成的势垒层的工序；进行快速热退火形成硅化物的工序；在淀积金属钨之后对金属钨和势垒层进行回刻的工序。更优选地，在淀积所述势垒层后进行快速热退火的工序条件为700-800°C，时间为15-60s。根据本发明的另一个方面，提供了另一种半导体集成器件的制造方法，包括(a)提供第一导电类型的衬底的工序；(b)在所述衬底的上表面形成第一导电类型的外延层的工序，其中所述外延层的多数载流子浓度低于所述衬底；(c)提供沟槽掩模板并在外延层中形成多个沟槽的工序，其中多个沟槽包括位于沟槽金属氧化物半导体场效应管单元的多个第一个沟槽、位于沟槽肖特基整流器单元的多个第二沟槽和用于栅极连接的至少一个第三沟槽，所述第三沟槽的宽度大于所述第一沟槽和所述第二沟槽的宽度，且所述第三沟槽与所述第一沟槽相邻；(d)在所述第一沟槽、第二沟槽和第三沟槽的内表面以及所述外延层的上表面形成第一绝缘层氧化层作为栅极氧化层的工序；(e)在所述第一沟槽栅、第二沟槽栅和第三沟槽栅中淀积所述第一导电类型的多晶硅并进行回刻或化学机械抛光形成第一沟槽栅、第二沟槽栅和第三沟槽栅的工序；(f)提供体区掩模板并进行第二导电类型的掺杂剂的离子注入和扩散形成体区的
工序；(g)提供源区掩模板并进行所述第一导电类型的掺杂剂的离子注入和扩散形成源区的工序；(h)在所述外延层的上表面和所述第一、第二、第三沟槽栅的顶部淀积形成第二绝缘层的工序；(i)提供第一接触沟槽掩模板并刻蚀所述第二绝缘层形成多个平面式接触孔的工序，其中所述平面式接触孔包括位于沟槽肖特基整流器单元的至少一个平面式阳极接触孔和用于栅极连接的至少一个平面式栅接触孔；(j)提供第二接触沟槽掩模板并刻蚀所述第二绝缘层和所述外延层形成多个源_体接触沟槽的工序，其中所述源_体接触沟槽位于沟槽金属氧化物半导体场效应管单元，且穿过所述第二绝缘层、所述源区并延伸入所述体区；(k)进行所述第二导电类型的掺杂剂的离子注入形成体接触区的工序；(1)进行快速热退火激活注入的体接触区掺杂剂离子的工序；(m)淀积金属钨并进行化学机械抛光形成钨插塞的工序；(η)淀积Al合金或Cu合金并提供金属掩模板通过金属刻蚀形成源极金属和栅极金属的工序。同时，在该半导体集成器件的制造方法中，在所述淀积金属钨的工序之前，还包括淀积一层由Ti/TiN或Co/TiN或Mo/TiN构成的势垒层的工序；进行快速热退火形成硅化物的工序；在淀积金属钨之后对金属钨和势垒层进行化学机械抛光的工序。更优选地，在淀积所述势垒层后进行快速热退火的工序条件为700-800°C，时间为15-60s。此外，在一些优选的实施例中，所述激活体接触去掺杂剂离子的快速热退火工序条件为900-1000°C，时间为15-60s。在一些优选的实施例中，在所述源极金属和所述栅极金属形成之后，还包括对所述衬底的下底面进行研磨并淀积金属Ti/Ni/Ag形成漏极金属的工序。本发明的一个优点是，在沟槽金属氧化物半导体场效应管区采用了沟槽式接触区，这种沟槽式接触区利于减小器件的尺寸，从而使沟槽金属氧化物场效应管具有较低的开启电阻。本发明的另一个优点是，采用了平面式栅接触区结构，尤其对于浅沟槽栅器件而言，这种平面式栅接触区结构可以有效避免栅接触区传统沟槽栅而导致的栅-漏之间的短接。本发明的另一个优点是，在所有的接触区中，都采用了钨插塞作为金属插塞，与现有技术相比，有效地改善了接触区的接触特性，从而进一步降低了开启电阻。
本发明的这些和其他实施方式的优点将通过下面结合附图的详细说明，其中图IA为一个现有技术中的包括沟槽MOSFET和沟槽肖特基整流器的半导体集成器件结构的剖视图。图IB为另一个现有技术中的包括沟槽MOSFET和沟槽肖特基整流器的半导体集成器件结构的剖视图。图2为根据本发明的一个实施例的包括沟槽MOSFET和沟槽肖特基整流器的半导体集成器件结构的剖视图。图3为根据本发明的另一个实施例的包括沟槽MOSFET和沟槽肖特基整流器的半导体集成器件的剖视图。图4A-4E为图2中的半导体集成器件结构的制造方法的剖视图。图5A-5C为图3中的半导体集成器件结构的制造方法的剖视图。
具体实施例方式下面参照附图详细地说明本发明，其中示出了本发明的优选实施例。本发明可以， 但是以不同的方式体现，但是不应该局限于在此所述的实施例。例如，这里的说明更多地引用N沟道的沟槽M0SFET，但是很明显其他器件也是可能的。参照图2示出的本发明的一个优选实施例，N+衬底200上表面为N型外延层202， 下表面为漏极金属230。在所述N型外延层202中，有位于沟槽MOSFET单元210中的多个第一沟槽栅211、位于沟槽肖特基整流器单元220中的多个第二沟槽栅211-1以及位于栅极连接区的至少一个第三沟槽栅211-2。所述第一沟槽栅211、第二沟槽栅211-1和第三沟槽栅211-2内表面都衬有栅极氧化层206并都填充以N型掺杂的多晶硅，同时，所述第三沟槽栅211-2的宽度大于所述第一沟槽栅211和第二沟槽栅211-1的宽度。所述沟槽MOSFET 单元310还包括P型体区204 ；N+源区208，其靠近所述P型体区204的上表面；多个沟槽式源_体接触区214，其内表面衬有由Ti/TiN或Co/TiN或Mo/TiN构成的势垒层213并填充以钨插塞，同时，所述沟槽式源-体接触区穿过绝缘层215、所述源区208并延伸入所述体区204。此外，在每个沟槽式源-体接触区214的底部下方，存在ρ+体接触区212以减小接触电阻。所述沟槽肖特基整流器单元220还包括至少一个平面式阳极接触区216，其内表面衬有所述势垒层213并填充以所述钨插塞，同时，所述平面式阳极接触区216穿过所述绝缘层215并与沟槽肖特基整流器单元的阳极，即与外延层202的上表面之间形成接触。更优选地，所述平面式阳极接触区216仅仅接触外延层202的上表面或延伸入外延层202的上表面且深度小于0. 1 μ m。此外，在栅极接触区，还包括至少一个平面式栅接触区217，其内表面衬有所述势垒层213并填充以所述钨插塞，同时，所述平面式栅接触区217穿过所述绝缘层215并与沟槽栅211-2中的多晶硅的上表面之间形成接触。更优选地，所述平面式栅接触区217仅仅接触该多晶硅的上表面或延伸入该多晶硅的上表面且深度小于0. 2 μ m。 在由Ti或Ti/TiN构成的降阻层218之上，有源极金属219和栅极金属219’，其中，源极金属219同时也作为沟槽肖特基整流器单元220的阳极金属。通过沟槽式源-体接触区214， 沟槽MOSFET单元210的源区208和体区204与源极金属219之间形成电学接触；通过平面式阳极接触区216，沟槽肖特基整流器单元220的阳极与阳极金属219之间形成电学接触； 通过平面式栅接触区217，沟槽栅211-2中的多晶硅区域与栅金属219’之间形成电学接触。 值得注意的是，所述沟槽栅211-2为沟槽MOSFET单元210和沟槽肖特基整流器单元220的共有栅接触区。 参照图3示出的本发明的一个优选实施例，N+衬底300上表面为N型外延层302， 下表面为漏极金属330。在所述N型外延层302中，有位于沟槽MOSFET单元310中的至少一个第一沟槽栅311、位于沟槽肖特基整流器单元320中的多个第二沟槽栅311-1以及位于栅极连接区的至少一个第三沟槽栅311-2。所述第一沟槽栅311、第二沟槽栅311-1和第三沟槽栅311-2内表面都衬有栅极氧化层306并都填充以N型掺杂的多晶硅，同时，所述第三沟槽栅311-2的宽度大于所述第一沟槽栅311和第二沟槽栅311-1的宽度。所述沟槽MOSFET 单元310还包括P型体区304 ；N+源区308，其靠近所述P型体区304的上表面；多个沟槽式源_体接触区314，其内表面衬有由Ti/TiN或Co/TiN或Mo/TiN构成的势垒层313并填充以钨插塞，同时，所述沟槽式源-体接触区穿过绝缘层315、所述源区308并延伸入所述体区304。此外，在每个沟槽式源-体接触区314的底部下方，存在ρ+体接触区312以减小接触电阻。所述沟槽肖特基整流器单元320还包括至少一个平面式阳极接触区316，其内表面衬有所述势垒层313并填充以所述钨插塞，同时，所述平面式阳极接触区316穿过所述绝缘层315并与外延层302的上表面和第二沟槽栅311-1之间形成接触。更优选地，所述平面式阳极接触区316仅仅接触外延层302的上表面或延伸入外延层302的上表面且深度小于0. Ιμπι。此外，在栅极接触区，还包括至少一个平面式栅接触区317，其内表面衬有所述势垒层313并填充以所述钨插塞，同时，所述平面式栅接触区317穿过所述绝缘层315并与沟槽栅311-2中的多晶硅的上表面之间形成接触。更优选地，所述平面式栅接触区317仅仅接触该多晶硅的上表面或延伸入该多晶硅的上表面且深度小于0. 2μπι。在由Ti或Ti/TiN构成的降阻层318之上，有源极金属319和栅极金属319’，其中，源极金属319同时也作为沟槽肖特基整流器单元320的阳极金属。通过沟槽式源-体接触区314，沟槽MOSFET 单元310的源区308和体区304与源极金属319之间形成电学接触；通过平面式阳极接触区316，沟槽肖特基整流器单元320的阳极和第二沟槽栅311-1与阳极金属319之间形成电学接触；通过平面式栅接触区317，沟槽栅311-2中的多晶硅区域与栅金属319’之间形成电学接触。值得注意的是，所述沟槽栅211-2只作为沟槽MOSFET单元210的栅接触区，而没有与沟槽肖特基整流器单元320的栅极形成电学接触。图4A-4E示出了制造图2所示半导体集成器件结构的工艺步骤。在图4A中，首先在N+衬底200上生长N型外延层202，然后在该外延层202上表面提供沟槽掩模板(未示出)并进行干法硅刻蚀，形成位于外延层202中的多个沟槽。之后生长一层牺牲氧化层并通过去除该牺牲氧化层来消除刻蚀过程中可能造成的缺陷。接着，在所有沟槽的内表面和外延层的上表面形成一层栅极氧化层206，并在其上淀积掺杂的多晶硅并通过回刻或化学机械抛光形成多个第一沟槽栅211、多个第二沟槽栅211-1以及至少一个第三沟槽栅211-2， 其中所述第三沟槽栅211-2的宽度大于其他沟槽栅的宽度。在图4B中，首先提供体区掩模板(未示出)并进行P型掺杂剂的离子注入和扩散，形成P型体区204。然后移除所述体区掩模板，提供源区掩模板(未示出)并进行N型掺杂剂的离子注入和扩散，形成N+源区208。在图4C中，在移除所述源区掩模板后，在器件上表面淀积一层氧化物215，并在其上提供第一接触沟槽掩模板。通过干法氧化物刻蚀，形成多个阳极接触孔216’和至少一个栅极接触孔217’。在图4D中，在移除所述第一接触沟槽掩模板后，在氧化物215上表面提供第二接触沟槽掩模板。通过先后的干法氧化物刻蚀和干法硅刻蚀，形成多个源_体接触沟槽214’。 该源_体接触沟槽214’穿过氧化层215、源区208并延伸入体区204。之后，进行BF2的离子注入，形成位于源-体接触沟槽214’底部下方的ρ+体接触区212。接着，在移除所述第二接触沟槽掩模板后，进行快速热退火，温度为900-100(TC，时间为15-60s，以激活注入的 BF2离子。在图4E中，首先在源-体接触沟槽214’、阳极接触孔216’以及栅极接触孔217’ 的内表面淀积一层由Ti/TiN或Co/TiN或Mo/TiN构成的势垒层213，并随后进行快速热退火，温度为700-800°C，时间为15-60s，以形成硅化物。之后，在势垒层213上淀积金属钨， 并对金属钨和势垒层213进行回刻或化学机械抛光，形成多个沟槽式源-体接触区214、至少一个平面式阳极接触区216和至少一个平面式栅接触区217。接着，在器件上表面依次淀积由Ti或Ti/TiN构成的降阻层218和金属层，并提供金属掩模板进行金属刻蚀，形成源极金属219和栅极金属219’。最后，对衬底200的下底面进行研磨并淀积漏极金属230。图5A-5E示出了制造图3所示半导体集成器件结构的工艺步骤。其最初的工艺步骤与图4A和图4B所示相同。在图5A中，在器件上表面淀积一层氧化物315，并在其上提供第一接触沟槽掩模板。通过干法氧化物刻蚀，形成至少一个阳极接触孔316’和至少一个栅极接触孔317’。其中阳极接触孔316’暴露出外延层302位于沟槽肖特基整流管单元内的部分的上表面和第二沟槽栅311-1。在图5B中，在移除所述第一接触沟槽掩模板后，在氧化物315上表面提供第二接
14触沟槽掩模板。通过先后的干法氧化物刻蚀和干法硅刻蚀，形成多个源_体接触沟槽314’。 该源_体接触沟槽314’穿过氧化层315、源区308并延伸入体区304。之后，进行BF2的离子注入，形成位于源-体接触沟槽314’底部下方的ρ+体接触区312。接着，在移除所述第二接触沟槽掩模板后，进行快速热退火，温度为900-1000°C，时间为15-60s，以激活注入的 BF2离子。在图5C中，首先在源-体接触沟槽314’、阳极接触孔316’以及栅极接触孔317’ 的内表面淀积一层由Ti/TiN或Co/TiN或Mo/TiN构成的势垒层313，并随后进行快速热退火，温度为700-800°C，时间为15-60s，以形成硅化物。之后，在势垒层313上淀积金属钨， 并对金属钨和势垒层313进行3化学机械抛光，形成多个沟槽式源_体接触区314、至少一个平面式阳极接触区316和至少一个平面式栅接触区317。接着，在器件上表面依次淀积由 Ti或Ti/TiN构成的降阻层318和金属层，并提供金属掩模板进行金属刻蚀，形成源极金属 319和栅极金属319’。最后，对衬底300的下底面进行研磨并淀积漏极金属330。尽管在此说明了各种实施例，可以理解，在不脱离本发明的精神和范围的所附权利要求书的范围内，通过上述的指导，可以对本发明作出各种修改。例如，可以用本发明的方法形成其导电类型与文中所描述的相反的导电类型的各种半导体区域的结构。
权利要求
1.一种半导体集成器件，形成于第一导电类型的外延层中，该半导体集成器件包括多个具有沟槽式接触区的沟槽金属氧化物半导体场效应管单元和多个具有平面式接触区的沟槽肖特基整流器单元，还包括第一导电类型的衬底，所述外延层位于该衬底之上，并且所述外延层的多数载流子浓度低于该衬底；第二导电类型的体区，位于所述沟槽金属氧化物半导体场效应管单元内，且位于所述外延层的上部分；第一导电类型的源区，位于所述沟槽金属氧化物半导体场效应管单元的有源区内，且靠近所述体区的上表面；多个第一沟槽栅，位于所述沟槽金属氧化物半导体场效应管单元内，且所述第一沟槽栅内表面衬有第一绝缘层并填充以栅极导电区域；多个第二沟槽栅，位于所述沟槽肖特基整流器单元内，与所述第一沟槽栅相邻，且所述第二沟槽栅内表面衬有所述第一绝缘层并填充以所述栅极导电区域；至少一个第三沟槽栅，用于实现与栅金属的连接，所述第三沟槽栅内表面衬有所述第一绝缘层并填充以所述栅极导电区域，且所述第三沟槽栅的宽度大于所述第一沟槽栅和所述第二沟槽栅的宽度；第二绝缘层，覆盖所述外延层的上表面和所述第一、第二、第三沟槽栅的顶部； 多个沟槽式源_体接触区，位于所述沟槽金属氧化物半导体场效应管单元内，穿过所述第二绝缘层、所述源区并延伸入所述体区，且所述沟槽式源-体接触区内部填充以钨插塞；第二导电类型的体接触区，位于所述体区，包围每个所述沟槽式源-体接触区的底部， 且所述体接触区的多数载流子浓度高于所述体区；至少一个平面式阳极接触区，位于所述沟槽肖特基整流器单元内，穿过所述第二绝缘层并与所述外延层的上表面形成平面接触，且所述平面式阳极接触区内部填充以所述钨插塞；至少一个平面式栅接触区，穿过所述第二绝缘层并与所述第三沟槽栅中的栅极导电区域的上表面形成平面接触，且所述平面式栅接触区内部填充以所述钨插塞；源极金属，位于所述第二绝缘层的上表面，且与位于所述沟槽式源_体接触区和所述平面式阳极接触区中的钨插塞形成电气接触；栅极金属，位于所述第二绝缘层的上表面，且与位于所述平面式栅接触区中的钨插塞形成电气接触；漏极金属，位于所述衬底的下表面，同时也作为所述沟槽肖特基整流器单元的阴极。
2.根据权利要求1所述的半导体集成器件，其中所述第三沟槽栅同时作为所述沟槽金属氧化物半导体场效应管单元和所述沟槽肖特基整流器单元的栅极连接区，实现二者的栅极与栅金属之间的电气接触。
3.根据权利要求1所述的半导体集成器件，其中所述第二沟槽栅与所述沟槽肖特基整流器的阳极之间没有形成电气接触。
4.根据权利要求1所述的半导体集成器件，其中所述钨插塞与其所处沟槽之间存在一层由Ti/TiN或Co/TiN或Mo/TiN构成的势垒层。
5.根据权利要求1所述的半导体集成器件，其中所述源极金属或所述栅极金属为Al合金或Cu合金。
6.根据权利要求1所述的半导体集成器件，其中所述源极金属或所述栅极金属下表面衬有一层由Ti或Ti/TiN构成的降阻层。
7.根据权利要求1所述的半导体集成器件，其中所述平面式阳极接触区仅接触所述外延层的上表面。
8.根据权利要求1所述的半导体集成器件，其中所述平面式阳极接触区延伸入所述外延层，且延伸的深度小于0. 1 μ m。
9.根据权利要求1所述的半导体集成器件，其中所述平面式栅接触区仅接触位于所述第三沟槽栅中的所述栅极导电区域的上表面。
10.根据权利要求1所述的半导体集成器件，其中所述平面式栅接触区延伸入位于所述第三沟槽栅中的所述栅极导电区域，且延伸的深度小于0. 2 μ m。
11.如权利要求1所述的半导体集成器件，其中所述栅极导电区域为所述第一导电类型的掺杂的多晶硅。
12.如权利要求1所述的半导体集成器件，其中所述第一绝缘层为氧化物层。
13.一种半导体集成器件，形成于第一导电类型的外延层中，该半导体集成器件包括多个具有沟槽式接触区的沟槽金属氧化物半导体场效应管单元和多个具有平面式接触区的沟槽肖特基整流器单元，还包括第一导电类型的衬底，所述外延层位于该衬底之上，并且所述外延层的多数载流子浓度低于该衬底；第二导电类型的体区，位于所述沟槽金属氧化物半导体场效应管单元内，且位于所述外延层的上部分；第一导电类型的源区，位于所述沟槽金属氧化物半导体场效应管单元的有源区内，且靠近所述体区的上表面；至少一个第一沟槽栅，位于所述沟槽金属氧化物半导体场效应管单元内，且所述第一沟槽栅内表面衬有第一绝缘层并填充以栅极导电区域；多个第二沟槽栅，位于所述沟槽肖特基整流器单元内，与所述第一沟槽栅相邻，且所述第二沟槽栅内表面衬有所述第一绝缘层并填充以所述栅极导电区域；至少一个第三沟槽栅，用于实现与栅金属的连接，且所述第三沟槽栅内表面衬有所述第一绝缘层并填充以所述栅极导电区域，所述第三沟槽栅的宽度大于所述第一沟槽栅和所述第二沟槽栅的宽度；第二绝缘层，覆盖所述外延层的上表面和所述第一、第二、第三沟槽栅的顶部；多个沟槽式源_体接触区，位于所述沟槽金属氧化物半导体场效应管单元内，穿过所述第二绝缘层、所述源区并延伸入所述体区，且所述沟槽式源-体接触区内部填充以钨插塞；第二导电类型的体接触区，位于所述体区，包围每个所述沟槽式源-体接触区的底部， 且所述体接触区的多数载流子浓度高于所述体区；至少一个平面式阳极接触区，位于所述沟槽肖特基整流器单元内，穿过所述第二绝缘层并与所述外延层的上表面和所述第二沟槽栅的顶部形成平面接触，且所述平面式阳极接触区内部填充以所述钨插塞；至少一个平面式栅接触区，穿过所述第二绝缘层并与所述第三沟槽栅中的栅极导电区域的上表面形成平面接触，且所述平面式栅接触区内部填充以所述钨插塞；源极金属，位于所述第二绝缘层的上表面，且与位于所述沟槽式源-体接触区和所述平面式阳极接触区中的钨插塞形成电气接触；栅极金属，位于所述第二绝缘层的上表面，且与位于所述平面式栅接触区中的钨插塞形成电气接触；漏极金属，位于所述衬底的下表面，同时也作为所述沟槽肖特基整流器单元的阴极。
14.根据权利要求13所述额半导体集成器件，其中所述第三沟槽栅只作为所述沟槽金属氧化物半导体场效应管单元的栅极连接区，实现所述沟槽金属氧化物半导体场效应管单元的栅极与栅金属之间的电气接触。
15.根据权利要求13所述的半导体集成器件，其中所述第二沟槽栅与所述沟槽肖特基整流器单元的阳极之间，即与位于所述沟槽肖特基整流器单元内的外延层的上表面之间形成电气接触。
16.根据权利要求13所述的半导体集成器件，其中所述钨插塞与其所处沟槽之间存在一层由Ti/TiN或Co/TiN或Mo/TiN构成的势垒层。
17.根据权利要求13所述的半导体集成器件，其中所述源极金属或所述栅极金属为Al 合金或Cu合金。
18.根据权利要求13所述的半导体集成器件，其中所述源极金属或所述栅极金属下表面衬有一层由Ti或Ti/TiN构成的降阻层。
19.根据权利要求13所述的半导体集成器件，其中所述平面式阳极接触区仅接触所述外延层的上表面。
20.根据权利要求13所述的半导体集成器件，其中所述平面式阳极接触区延伸入所述外延层，且延伸的深度小于0. 1 μ m。
21.根据权利要求13所述的半导体集成器件，其中所述平面式栅接触区仅接触位于所述第三沟槽栅中的所述栅极导电区域的上表面。
22.根据权利要求13所述的半导体集成器件，其中所述平面式栅接触区延伸入位于所述第三沟槽栅中的所述栅极导电区域，且延伸的深度小于0. 2 μ m。
23.如权利要求13所述的半导体集成器件，其中所述栅极导电区域为所述第一导电类型的掺杂的多晶硅。
24.如权利要求13所述的半导体集成器件，其中所述第一绝缘层为氧化物层。
25.—种如权利要求1所述的半导体集成器件的制造方法，包括提供第一导电类型的衬底的工序；在所述衬底的上表面形成第一导电类型的外延层的工序，其中所述外延层的多数载流子浓度低于所述衬底；提供沟槽掩模板并在外延层中形成多个沟槽的工序，其中多个沟槽包括位于沟槽金属氧化物半导体场效应管单元的多个第一沟槽、位于沟槽肖特基整流器单元的多个第二沟槽和用于栅极连接的至少一个第三沟槽，所述第三沟槽的宽度大于所述第一沟槽和第二沟槽的宽度，且所述第二沟槽与所述第一沟槽相邻；在所述第一沟槽、第二沟槽和第三沟槽的内表面以及所述外延层的上表面形成第一绝缘层氧化层作为栅极氧化层的工序；在所述第一沟槽、第二沟槽和第三沟槽中淀积所述第一导电类型的多晶硅并进行回刻或化学机械抛光形成第一沟槽栅、第二沟槽栅和第三沟槽栅的工序；提供体区掩模板并进行第二导电类型的掺杂剂的离子注入和扩散形成体区的工序； 提供源区掩模板并进行所述第一导电类型的掺杂剂的离子注入和扩散形成源区的工序；在所述外延层的上表面和所述第一、第二和第三沟槽栅的顶部淀积形成第二绝缘层的工序；提供第一接触沟槽掩模板并刻蚀所述第二绝缘层形成多个平面式接触孔的工序，其中所述平面式接触孔包括位于沟槽肖特基整流器单元的至少一个平面式阳极接触孔和用于栅极连接的至少一个平面式栅接触孔；提供第二接触沟槽掩模板并刻蚀所述第二绝缘层和所述外延层形成多个源_体接触沟槽的工序，其中所述源-体接触沟槽位于沟槽金属氧化物半导体场效应管单元，且穿过所述第二绝缘层、所述源区并延伸入所述体区；进行所述第二导电类型的掺杂剂的离子注入形成体接触区的工序； 进行快速热退火激活注入的体接触区掺杂剂离子的工序； 淀积金属钨并进行回刻形成钨插塞的工序；淀积Al合金或Cu合金并提供金属掩模板通过金属刻蚀形成源极金属和栅极金属的工序。
26. —种如权利要求13所述的半导体集成器件的制造方法，包括 提供第一导电类型的衬底的工序；在所述衬底的上表面形成第一导电类型的外延层的工序，其中所述外延层的多数载流子浓度低于所述衬底；提供沟槽掩模板并在外延层中形成多个沟槽的工序，其中多个沟槽包括位于沟槽金属氧化物半导体场效应管单元的多个第一沟槽、位于沟槽肖特基整流器单元的多个第二沟槽和用于栅极连接的至少一个第三沟槽，所述第三沟槽的宽度大于所述第一沟槽和第二沟槽的宽度，且所述第二沟槽与所述第一沟槽相邻；在所述第一沟槽、第二沟槽和第三沟槽的内表面以及所述外延层的上表面形成第一绝缘层氧化层作为栅极氧化层的工序；在所述第一沟槽、第二沟槽和第三沟槽中淀积所述第一导电类型的多晶硅并进行回刻或化学机械抛光形成第一沟槽栅、第二沟槽栅和第三沟槽栅的工序；提供体区掩模板并进行第二导电类型的掺杂剂的离子注入和扩散形成体区的工序； 提供源区掩模板并进行所述第一导电类型的掺杂剂的离子注入和扩散形成源区的工序；在所述外延层的上表面和所述第一、第二和第三沟槽栅的顶部淀积形成第二绝缘层的工序；提供第一接触沟槽掩模板并刻蚀所述第二绝缘层形成多个平面式接触孔的工序，其中所述平面式接触孔包括位于沟槽肖特基整流器单元的至少一个平面式阳极接触孔和用于栅极连接的至少一个平面式栅接触孔；提供第二接触沟槽掩模板并刻蚀所述第二绝缘层和所述外延层形成多个源_体接触沟槽的工序，其中所述源_体接触沟槽位于沟槽金属氧化物半导体场效应管单元，且穿过所述第二绝缘层、所述源区并延伸入所述体区；进行所述第二导电类型的掺杂剂的离子注入形成体接触区的工序；进行快速热退火激活注入的体接触区掺杂剂离子的工序；淀积金属钨并进行化学机械抛光形成钨插塞的工序；淀积Al合金或Cu合金并提供金属掩模板通过金属刻蚀形成源极金属和栅极金属的工序。
27.根据权利要求25所述的半导体集成器件的制造方法，其中所述激活体接触区掺杂剂离子的快速热退火工序条件为900-1000°C，时间为15-60s。
28.根据权利要求26所述的半导体集成器件的制造方法，其中所述激活体接触区掺杂剂离子的快速热退火工序条件为900-1000°C，时间为15-60s。
29.根据权利要求25所述的半导体集成器件的制造方法，其中在所述淀积金属钨的工序之前，还包括淀积一层由Ti/TiN或Co/TiN或Mo/TiN构成的势垒层的工序；进行快速热退火形成硅化物的工序；在淀积金属钨之后对金属钨和势垒层进行回刻的工序。
30.根据权利要求29所述的半导体集成器件的制造方法，其中在淀积所述势垒层后进行快速热退火的工序条件为700-800°C，时间为15-60s。
31.根据权利要求26所述的半导体集成器件的制造方法，其中在所述淀积金属钨的工序之前，还包括淀积一层由Ti/TiN或Co/TiN或Mo/TiN构成的势垒层的工序；进行快速热退火形成硅化物的工序；在淀积金属钨之后对金属钨和势垒层进行化学机械抛光的工序。
32.根据权利要求31所述的半导体集成器件的制造方法，其中淀积所述势垒层后进行快速热退火的工序条件为700-800°C，时间为15-60s。
33.根据权利要求25或26所述的半导体集成器件的制造方法，其中在所述源极金属和所述栅极金属形成之后，还包括对所述衬底的下底面进行研磨并淀积金属Ti/M/Ag形成漏极金属的工序。
全文摘要
本发明公开了一种包括多个沟槽金属氧化物半导体场效应管单元和多个沟槽肖特基镇流器单元的半导体集成器件及其制造方法。在沟槽金属氧化物半导体场效应管单元，采用沟槽式接触区，可以实现在减小器件尺寸的同时降低器件的开启电阻。
文档编号H01L23/528GK102270638SQ20101019823
公开日2011年12月7日 申请日期2010年6月4日 优先权日2010年6月4日
发明者谢福渊 申请人:力士科技股份有限公司