专利名称：用于半导体器件的电网结构及其制造方法
技术领域：
本发明一般地涉及半导体器件制造领域，具体地，涉及向半导体器件提供电功率 的电网结构及其制造方法。
背景技术：
随着诸如晶体管(例如，硅锗(SiGe)异质结双极晶体管(HBT)和/或各种类型的 场效应晶体管(FET))的半导体器件的性能的不断改进，对各种类型的半导体器件的电功 率或电流供给的需求也不断增加。通常，通过一组电互连供给在半导体芯片上制造的这些 半导体器件所使用的电流，这组电互连的作用就像半导体芯片的“电网”，因此在下文中也 如此称呼这组电互连。电网将电功率分配给芯片上的各种有源半导体器件，并且其通常通 过公知为后段制程(BEOL)技术的工艺制成。电网通常遍及包括Ml级、M2级等等的不同的 导电级，并且通常在不同的级使用导电布线、路径和/或通路且在交叉的不同级中使用过 孔和/或插塞(stud)来向各种半导体器件提供电功率或电流，如本领域所公知的。图IA和IB是本领域公知的电网结构的示意性示例，该电网结构向半导体器件提 供电功率。例如，半导体结构100可表示向在单个衬底上制造的一个或多个半导体器件供 给电功率的大规模电网的一部分或片段。例如，半导体结构100包括导电插塞112，例如， CA接触插塞，其形成在半导体器件102的顶上且与半导体器件102接触，其中该半导体器件 102形成在半导体衬底101上。半导体结构100还可包括导电布线路径、或通路122，例如， 在导电插塞112的顶上且与导电插塞112接触的Ml级接触，如图IA所示。导电插塞112 可以形成在电介质层111内和/或穿过电介质层111，该电介质层111例如为级间电介质 (ILD)层。如本领域公知的，通常，导电衬里121可以形成在导电路径122的Ml级接触与 ILD层111之间以及Ml级的侧壁处，以减轻和/或消除潜在的由导电路径122的金属元素 向ILD层111的扩散引起的金属沾污并增加和/或提高导电路径122对ILD层111的粘附 性。此外，可以在导电路径122的顶上形成电介质帽层131 (例如，氮化硅层)，在该电介质 帽层131上可以沉积其他的ILD层(未示出)以形成额外的金属级接触。与导电衬里121 类似地，电介质帽层131可以起减轻金属沾污和/或改善导电路径122的隔离的作用。图IB示意性示例了在半导体器件102的正常操作期间，电子从导电插塞112流向 导电路径122。导电插塞112和导电路径122可以由不同导电性的材料制成。另外，导电 插塞112和导电路径122处的电流密度可以因其不同的电流水平和/或不同的截面积而不 同。因此，在导电插塞112和导电路径122的接合或相交区域120处，会发生电迁移，并且 该电迁移表现为在导电插塞112与导电路径122之间引起或产生空隙。由电迁移产生的空 隙的尺寸会随着半导体器件的使用时间而逐渐增大，并最终会导致在导电插塞112与导电 路径122之间的接合区域120处开路。换句话说，对于为了供给电功率而采用常规电网的 半导体器件(例如结构100)而言，电迁移会产生可靠性问题。当导电路径122为Ml级接 触时，这样的可靠性问题变得特别重要。
发明内容
现有技术中需要产生半导体结构或改进现有的半导体结构，这些半导体结构可被 可靠地用作用于向各种半导体器件供给电功率或电流的电网。这些半导体结构将能够克服 由电迁移引起的上述问题并改善电功率被供给到的半导体器件的总体性能和可靠性。本发明的一个实施例提供一种半导体结构。该半导体结构包括在电介质层内形 成的第一导电材料的插塞；具有底部和侧壁的第二导电材料的过孔，其中所述底部和所述 侧壁被导电衬里覆盖，并且所述底部被直接形成在所述插塞的顶部上且通过所述导电衬里 而与所述过孔接触；以及第三导电材料的一个或多个导电路径，其通过在所述过孔的所述 侧壁处的所述导电衬里而连接到所述过孔。在本发明的一个实施例中，所述过孔的所述第二导电材料的电导率大于在所述底 部和所述侧壁处覆盖所述过孔的所述导电衬里的电导率。在本发明的另一实施例中，通过彼此相对的两个侧壁测量的所述过孔的横向尺寸 小于Blech长度，其中所述Blech长度与所述过孔内的金属原子的电迁移相关且至少部分 地受到所述过孔的所述第二导电材料的特性的影响。在本发明的又一实施例中，所述第二导电材料为铜(Cu)且不同于所述导电路径 的所述第三导电材料，其中所述铜材料的所述Blech长度大致在10微米左右。在本发明的再一实施例中，所述第一和第二导电材料选自钨(W)、铝(Al)、铜(Cu) 以及其合金，并且所述第三导电材料选自铝(Al)、铜(Cu)、银(Ag)和金(Au)。在本发明的再一实施例中，导电衬里由选自钛(Ti)、钽(Ta)、钌(Ru)、钨(W)、氮化 钛(TiN)、氮化钽(TaN)、氮化钌(RuN)和氮化钨(WN)的材料制成，并且所述导电衬里能够 防止导电材料扩散穿过。在本发明的再一实施例中，直接在所述电介质层之下的衬底中形成的半导体器件 的接触部位的顶上形成所述插塞。作为一个实例，所述半导体器件为场效应晶体管(FET)， 并且所述接触部位为该FET的栅极区、源极区或漏极区。作为另一个实例，所述半导体器件 为异质结双极晶体管(HBT)，并且所述接触部位为该HBT的基极区、发射极区或集电极区。
通过结合附图给出的对本发明的以下详细描述，将更充分地了解和理解本发明， 其中图IA和IB是向半导体器件提供电功率的现有技术结构的示意性示例；图2是根据本发明的实施例的电网结构的示意性示例；图3是根据本发明的实施例形成电网结构的方法的示意性示例；图4是根据本发明的另一实施例形成电网结构的方法的示意性示例；图5是根据本发明的又一实施例形成电网结构的方法的示意性示例；图6是根据本发明的再一实施例形成电网结构的方法的示意性示例；图7是根据本发明的再一实施例形成电网结构的方法的示意性示例；图8是根据本发明的再一实施例形成电网结构的方法的示意性示例；图9是根据本发明的再一实施例形成电网结构的方法的示意性示例；图10是根据本发明的再一实施例形成电网结构的方法的示意性示例；
图11是根据本发明的另一实施例形成电网结构的方法的示意性示例；图12是根据本发明的再一实施例形成电网结构的方法的示意性示例；图13是根据本发明的另一实施例的大规模电网的顶视图的示意性示例；以及图14A和14B是示例出不同过孔尺寸的蚀刻速率的样品试验测试结果。应理解，为了示例的简化和清楚，附图中的要素未必按比例绘制。例如，为了清楚 的目的，可以相对于其他要素的尺寸扩大某些要素的尺寸。
具体实施例方式在以下的详细描述中，为了提供对本发明的各种实施例的全面了解，阐述了多种 具体细节。然而，应理解，可以在没有这些具体细节的条件下实施本发明的实施例。为了不使本发明的本质和/或实施例的表示模糊，在以下的详细描述中，为了表 示和/或示例的目的，可以将本领域中公知的某些处理步骤和/或操作组合在一起，并且在 一些情况下不进行详细描述。在其他情况下，根本不描述本领域中公知的某些处理步骤和 /或操作。另外，某些公知的器件处理技术不进行详细描述，并且，在某些情况下，可以参考 其他公开的论文、专利和/或公开的专利申请，以不使对本发明的本质和/或实施例的描述 描述模糊。应理解，以下描述更注重于本发明的各种实施例的不同特征和/或要素。 图2是根据本发明的一个实施例的电网结构的示意性实例。例如，电网结构200或 结构200包括在电介质层211内形成或产生的诸如CA接触的导电插塞212。导电插塞212 可形成在半导体器件202的顶上且与半导体器件202接触，并且可以被制造为适合将电功 率或电流传导或传送到半导体器件202。半导体器件202可以形成在被电介质层211覆盖 的半导体衬底201中，如图2中所示。结构200还可包括导电过孔242，该导电过孔242至少部分地形成在电介质层232 内并且直接在导电插塞212的顶上且接触导电插塞212。导电过孔242包括覆盖其底部和 侧壁的导电衬里241。附加地，结构200包括一个或多个导电路径222，该导电路径222例 如为Ml级接触或布线，且通过导电衬里241而与导电过孔242接触。导电路径222可以通 过导电衬里221而形成在电介质层211的顶上且被电介质帽层231覆盖，在该电介质帽层 231上可形成电介质层232。这里，应理解，结构200可以是如图13所示的大电网300的部分或片段，在一个实 施例中，大电网300包括多个与结构200类似的半导体结构且根据需要而被适宜地互连，以 向位于公共衬底上的一个或多个半导体器件供给电功率。换句话说，结构200可以用作和 被视为图13中所示的大电网300的“节点”或“岛”，在下文中将会多次提到所述“节点”或
ojj ο根据本发明的另一实施例，导电过孔242可以被形成为具有与导电过孔242的电 迁移的Blech长度相比小的横向尺寸。这里，应理解，在与导电路径222通常相同的横向级 中且在导电过孔242的两个相对的侧壁之间测量导电过孔242的横向尺寸。导电材料的 Blech长度或Lb1^1通常由等式LBle。h= (jL)th/j确定，其中(jL)th是本领域中公知的导电 材料的Blech阈值，j是沿测量Blech长度的方向流过导电材料的电流密度。例如，导电过 孔242的Blech阈值(jL) th通常受到导电过孔242的形成材料的电导率的影响，例如，对于 由铜材料制成的导电过孔，Blech阈值(jL)th典型地为约200毫安每微米(mA/μ m)。例如，
7通常以毫安每平方微米(mA/μπι2)为单位测量电流密度。因此，对于横向流过导电过孔242 的例如20mA/ μ m2的电流密度，典型地，发现Blech长度为约10微米(μ m)。导电过孔242的形成材料可以不同于导电插塞212的材料且可以不同于导电路径 222的材料。因此，导电过孔242、导电插塞212和导电路径222的电导率可以不同。例如， 在本发明的一个实施例中，导电过孔242的电导率可以大于导电插塞212的电导率。在另 一实施例中，可以使导电过孔242的电导率与导电路径222的电导率相同。图3是根据本发明的一个实施例形成电网结构的方法的示意性示例。该电网可以 包括类似于图2所示的电网结构200的一个或多个结构。例如，如图3所示例的，本发明的 一个实施例包括提供半导体衬底201，在该半导体衬底201上可以形成有诸如半导体器件 202的一个或多个半导体器件以及各种其他器件(未示出)，并且在该半导体衬底201上将 要形成电网以为各种器件提供电流。本发明的一个实施例包括在衬底201的顶上沉积级间 电介质层(ILD) 211，并且随后在ILD层211内部或其内产生诸如CA接触的导电插塞212。 导电插塞212可被形成为在导电插塞212与ILD层211之间的侧壁处包括导电金属衬里 213。导电衬里可被形成为，其中，防止导电插塞212的金属元素潜在地金属沾污ILD层211， 并且提高导电插塞212对ILD层211的粘附性。可以通过应用任何合适的现有BEOL工艺 和/或任何将来开发的技术来产生或形成导电插塞212，并且该导电插塞212可以由诸如钨 (W)、铝(Al)、铜(Cu)或其合金的材料制成。导电衬里213可以由诸如钛(Ti)、钽(Ta)、氮 化钛(TiN)、氮化钽(TaN)、以及其组合或合金的材料制成。导电插塞212可以形成在将被 供给或提供电功率的半导体器件202的接触部位的顶上且与该接触部位接触。图4是根据本发明的另一实施例形成电网结构的方法的示意性示例。例如，在形 成导电插塞212之后，本发明的一个实施例包括在ILD层211的顶上形成或沉积另一 ILD 层214，其中如参考图5在下面详细描述的那样形成导电路径或通路。ILD层214可以形成 在ILD层211和导电插塞212 二者的顶上以覆盖二者；可以是与ILD层211的电介质材料 相同的电介质材料；并且优选具有接近将要在其中形成的接触级布线结构的厚度的厚度， 但在这些方面，本发明的实施例不受限制。应理解，可以在形成ILD层214时使用不同的电 介质材料和/或不同的厚度。图5是根据本发明的又一实施例形成电网结构的方法的示意性示例。例如，本发 明的一个实施例可包括在ILD层214内产生一个或多个导电路径222。导电路径222可以 是Ml级接触或Ml级布线结构，其用于最终通过导电插塞212而将电功率或电流传送到半 导体器件202。导电路径222可以被制作在ILD层214内部，优选邻近且优选不接触导电插
^^ 212ο根据本发明的一个实施例，ILD层214的一部分可以留在导电插塞212的顶上。 ILD层214的该部分的横向尺寸由ILD层214的该部分所在的位置处的将被用于形成图2 所示的导电过孔242的导电材料的类型和特性(例如电导率)确定，如下面更详细描述的。 然而，应理解，在该方面，本发明的实施例不受限制。例如，本发明的另一实施例可包括将导 电路径222形成为接触和/或覆盖导电插塞212，其中在导电插塞212的顶上的导电路径部 分被去除和/或被稍后形成的导电过孔取代。本发明的一个实施例可包括通过应用任何适宜的现有BEOL工艺和/或将来发展 的技术形成或产生导电路径222，并且可包括在形成导电路径222之前在ILD层211的顶上沉积导电金属衬里221。适合用于导电路径222的材料可以与用于导电插塞212的材料 相同或不同。例如，导电路径222可以由其电导率大于导电插塞212的电导率的材料制成。 此外，例如，这些材料可包括铜(Cu)、铝(Al)、银(Ag)、金(Au)或其合金。例如，用于导电衬 里221的材料可包括钛、钽、钌、钨、氮化钛、氮化钽、氮化钌和/或氮化钨等等。此时，可以在导电路径222与如图IA所示的常规导电路径122之间进行比较。应 理解，本发明的一个实施例形成导电路径222而不去除电介质材料214的直接在导电插塞 212的顶上的部分，其中，根据本发明的一个实施例，将要形成如图2所示的被导电衬里241 覆盖的导电过孔242，如下面参考图6-9更详细描述的。图6是根据本发明的又一实施例形成电网结构的方法的示意性示例。例如，本发 明的一个实施例可包括在导电路径222和ILD层214的顶上沉积电介质帽层231，然后在 电介质帽层231的顶上沉积另一 ILD层232。电介质帽层231的使用有助于防止导电路径 222的材料对ILD层232的沾污且改善导电路径222的总体隔离。图7是根据本发明的又一实施例形成电网结构的方法的示意性示例。在形成ILD 层232之后，本发明的一个实施例可包括在ILD层232内部、以及在导电路径222之间和 导电插塞212的顶上存在如图6所示的ILD层214的剩余部分的位置处，形成过孔穴233。 可以通过任何适宜的BEOL工艺形成过孔穴233，这些工艺包括例如在ILD层232的顶上施 加抗蚀剂层291、通过例如光刻工艺构图抗蚀剂层291、以及形成过孔图形292，该过孔图形 292与下方的导电插塞212对准且具有至少与在导电路径222之间的剩余ILD层214(图 6)的尺寸一样大的尺寸。本发明的该实施例还可包括通过过孔图形292蚀刻ILD层232和 下方的ILD层214，从而形成或产生具有侧壁236和237的过孔穴233。去除导电路径222 之间的ILD层214，从而暴露导电路径222的侧壁和导电插塞212的顶表面。在插塞212上 方的区域中的导电路径222的侧壁237可被导电衬里221覆盖。如图7所示，过孔穴233可被细分为两个不同部分。主要形成在ILD层232内部 的上部具有宽度234，该宽度234至少等于且在多数情况下大于主要形成在ILD层214的剩 余部分(图6)先前存在的位置处的下部的宽度235。当产生或形成过孔穴233时，上部的 宽度234由过孔图形292的尺寸确定，如上所述，而下部的宽度235由在导电路径222之间 剩余的、大部分保留在导电插塞212的顶上的ILD层214(图6)的尺寸确定。本发明的另 一实施例包括将过孔图形292制作为大于导电路径222之间的ILD层214的尺寸，从而确 保在导电路径222之间的剩余电介质材料至少基本上被去除或蚀刻掉，从而暴露金属衬里 221。蚀刻工艺可以为选择性的，因此可以不蚀刻导电金属衬里221，由此使过孔穴233的下 部的尺寸由两个导电路径222之间的距离确定和/或限制。本发明的又一实施例可包括使 过孔穴233足够深，以暴露导电插塞212的顶表面。图8是根据本发明的又一实施例形成电网结构的方法的示意性示例。例如，本发 明的一个实施例可包括在ILD层232的内部和导电路径222之间的过孔穴233的内侧壁 和底部之上沉积导电衬里241，例如金属衬里。导电衬里241的材料优选具有与导电路径 222相比较低的电导率，但在该方面，本发明的实施例不受限制。例如，导电衬里241的材料 可包括例如钛、钽、钌、钨、氮化钛、氮化钽、氮化钌和/或氮化钨，但还可预期其他适宜的材 料。导电衬里241还可以由用作阻挡层且能够防止导电材料扩散通过的任何其他导电材料 形成。
图9是根据本发明的又一实施例形成电网结构的方法的示意性示例。例如，本发 明的一个实施例可包括在图8的过孔穴233中沉积导电材料，以形成具有被导电衬里241 覆盖的侧壁和底部的导电过孔242，从而形成电网结构200，其可以与图2所示的电网结构 200相同。填充图8的过孔穴233的导电材料可以包括例如钨(W)、铝(Al)、铜(Cu)以及其 合金。在图10中示例出电网结构200的A-A’处的截面视图。图10是根据本发明的又一实施例形成电网结构的方法的示意性示例。实际上，电 网结构200是如图9所示的A-A’处指示的电网结构200的截面视图。例如，一个或多个导 电路径222可以被形成在电介质层214内部并且接触导电衬里241处的过孔242。导电衬 里241可覆盖过孔242的侧壁，同时导电衬里221可以形成在导电路径222与电介质层214 之间。图11是根据本发明的另一实施例形成电网结构的方法的示意性示例。例如，图11 示例出形成或产生过孔穴251的方法，该过孔穴251是与图8中的过孔穴233相同或不同 的过孔。在本发明的该实施例中，可以调整和/或设计产生过孔穴251 (其暴露下方的导电 插塞212)的蚀刻工艺以及具体地，蚀刻速率，以与在ILD层232的其他过孔在导电路径222 处停止的位置处的其他区域中产生其他过孔的工艺协作。换句话说，在ILD层232的其他 区域中产生的其他过孔，例如，过孔穴256，可具有与253和254的组合深度不同的258和 259的组合深度。因此，过孔穴251的产生可以不需要任何单独的和/或附加的蚀刻工艺。简要地，参考图14A和14B，其示例出不同过孔尺寸的蚀刻比率。如图14A所示，在 电介质材料中蚀刻过孔穴期间，本领域普通技术人员公知深度方向上的蚀刻速率通常受到 过孔穴的横向尺寸的影响。例如，在图14A中，χ坐标表示在蚀刻下的过孔穴的纵横比，并 且y坐标以任意单位表示在通过过孔穴的宽度归一化之后的蚀刻时间。图14A表明随着 过孔穴的纵横比增大，即，随着过孔穴的横向尺寸减小，蚀刻过孔穴所需的时间也增加。在 本发明的另一实施例中，发现蚀刻时间的增加几乎为纵横比的多项式的第二阶。在图14B中还可观察到在蚀刻速率与过孔穴的深度对横向尺寸的比率之间的这 种关系，其示意性示例出不同横向尺寸的一组过孔穴501的顶视图(示于图14B的垂直方 向上的顶视图中)以及示出在同一蚀刻工艺期间这组过孔穴501的不同蚀刻深度的SEM图 502。从图14B所示的实验结果可得出结论即使在其他方向上具有相同的尺寸，在一个方 向上具有不同尺寸的过孔穴在同一蚀刻工艺期间也会以不同速率被蚀刻。例如，同一蚀刻 工艺会产生过孔穴的不同蚀刻深度，其中具有较大尺寸的过孔穴被更深地蚀刻到电介质材 料中。现在返回参考图11，其中示例出在与产生过孔穴251相同的蚀刻工艺期间产生过 孔穴256。例如，根据一个实施例，本发明包括根据如图14A和14B所示的不同横向尺寸的 过孔穴的不同蚀刻比而选择和/或设计过孔穴256和过孔穴251的横向尺寸252和257之 间的相对关系。在另一实施例中，当过孔穴251被蚀刻穿过ILD层232的整个厚度253时， 对于过孔穴256，ILD层232的仅仅一部分258被蚀刻，并且在蚀刻过孔穴251的厚度254 的ILD层214(图6)期间，对于过孔穴256，ILD层232的剩余部分259被蚀刻。在本发明 的另一实施例中，在选择过孔穴251的蚀刻速率以及其如何影响过孔穴256的蚀刻时还可 以考虑过孔穴251的横向尺寸255。应理解，本发明的实施例在上述方面不受限制。例如，对过孔穴251和256的蚀刻
10不必同时进行，且不必被同时或基本上同时蚀刻到底部。实际上，例如，过孔穴256和/或 过孔穴251的底部可被金属衬里221覆盖，由于蚀刻工艺的选择性，该金属衬里221通常不 被蚀刻。换句话说，可以主要为电介质材料的蚀刻设计蚀刻条件，并且金属衬里221在过孔 蚀刻工艺期间用作蚀刻停止层。因此，根据本发明的另一实施例，即使蚀刻未同时达到过孔 穴的底部，也可以以独立的速率蚀刻过孔穴251和256。图12是根据本发明的又一实施例形成电网结构的方法的示意性示例。在形成过 孔穴251和256 (图11)之后，用导电材料填充过孔穴251和256，以形成过孔242和过孔 262。可通过例如利用适宜的目前可用的BEOL工艺或任何将来发展的技术来沉积导电材料 而形成过孔242和262。可以通过应用本领域公知的化学机械抛光(CMP)工艺，去除留在 ILD层232的顶上的任何过量的导电材料。图13是根据本发明的另一实施例形成大规模电网结构的顶视图的示意性示例。 例如，电网300可包括例如第一组的多个导电路径301和第二组的多个导电路径302。第一 组的导电路径301可与第二组的导电路径302中的一个或多个相交(优选垂直地相交)。 然而，本发明的实施例在该方面不受限制，并且在一个或多个点处，两组导电路径以非直角 的角度彼此相交。并且，相交点中的至少一个，例如，相交点311，可以是电网300的“节点” 或“岛”，并且其可具有如图2所示且在上面详细描述的结构。这里，应理解，电网结构的“节 点”或“岛”，例如图2中所示的电网结构200，可以不限于仅仅相交点。例如，可以在沿导电 路径301和/或302中的任何导电路径的任何点处使用如同图2所示的电网结构，此外，还 可以在半导体芯片结构的不同接触级处使用该电网结构。虽然在此示例和描述本发明的特定特征，但现在本领域的普通技术人员将想到多 种修改、替代、改变和等价物。因此，应理解，所附的权利要求旨在包容落入本发明的精神内 的所有这样的修改和改变。
权利要求
一种半导体结构，包括在电介质层内形成的第一导电材料的插塞；具有底部和侧壁的第二导电材料的过孔，所述底部和所述侧壁被导电衬里覆盖，所述底部被直接形成在所述插塞的顶部上且通过所述导电衬里而与所述过孔接触；以及第三导电材料的一个或多个导电路径，其通过在所述过孔的所述侧壁处的所述导电衬里而连接到所述过孔。
2.根据权利要求1的半导体结构，其中所述过孔的所述第二导电材料的电导率大于在 所述底部和所述侧壁处覆盖所述过孔的所述导电衬里的电导率。
3.根据权利要求2的半导体结构，其中通过彼此相对的两个所述侧壁测量的所述过孔 的横向尺寸小于Blech长度，所述Blech长度与所述过孔内的金属原子的电迁移相关且至 少部分地受到所述过孔的所述第二导电材料的特性的影响。
4.根据权利要求3的半导体结构，其中所述第二导电材料为铜(Cu)，并且其中所述铜 材料的所述过孔内的所述Blech长度为约10微米。
5.根据权利要求3的半导体结构，其中所述第一和第二导电材料选自钨(W)、铝(Al)、 铜(Cu)以及其合金，并且所述第三导电材料选自铝(Al)、铜(Cu)、银(Ag)、金(Au)以及其
6.根据权利要求1的半导体结构，其中所述导电衬里由选自钛(Ti)、钽(Ta)、钌(Ru)、 钨(W)、氮化钛(TiN)、氮化钽(TaN)、氮化钌(RuN)和氮化钨(WN)的材料制成，并且其中所 述导电衬里能够防止导电材料扩散穿过。
7.根据权利要求1的半导体结构，其中直接在所述电介质层之下的衬底中形成的半导 体器件的接触部位的顶上形成所述插塞，所述半导体器件为场效应晶体管并且所述接触部 位为所述场效应晶体管的栅极区、源极区或漏极区，或者，所述半导体器件为异质结双极晶 体管并且所述接触部位为所述异质结双极晶体管的基极区、发射极区或集电极区。
8.一种电网，包括形成在多个半导体器件的顶上的电介质层；多个导电插塞，其形成在所述电介质层内且位于所述多个半导体器件的顶上；至少一个过孔，其形成在所述多个导电插塞中的一个的顶上，所述过孔在底部和侧壁 处被导电衬里覆盖；以及一个或多个导电路径，其通过所述导电衬里而连接到所述过孔。
9.根据权利要求8的电网，其中所述多个导电插塞由具有第一电导率的第一导电材料 形成；所述过孔由具有第二电导率的第二导电材料形成；并且所述一个或多个导电路径由 具有第三电导率的第三导电材料形成，所述第二电导率大于覆盖所述过孔的所述底部和所 述侧壁的所述导电衬里的电导率。
10.根据权利要求9的电网，其中通过彼此相对的两个所述侧壁测量的所述过孔的横 向尺寸小于Blech长度，所述Blech长度与所述过孔内的金属原子的电迁移相关且至少部 分地受到所述过孔的所述第二导电材料的特性的影响。
11.根据权利要求10的电网，其中所述第二导电材料为铜(Cu)，其中所述铜材料的所 述过孔内的所述Blech长度为约10微米。
12.根据权利要求10的电网，其中所述第一和第二导电材料选自钨(W)、铝(Al)、铜(Cu)以及其合金，并且所述第三导电材料选自铝(Al)、铜(Cu)、银(Ag)、金(Au)以及其合^^ ο
13.根据权利要求8的电网，其中所述导电衬里由选自钛(Ti)、钽(Ta)、钌(Ru)、钨 (W)、氮化钛(TiN)、氮化钽(TaN)、氮化钌(RuN)和氮化钨(WN)的材料制成，并且其中所述 导电衬里能够防止导电材料扩散穿过。
14.根据权利要求8的电网，其中直接在所述电介质层之下的衬底中形成的所述多个 半导体器件中的一个的接触部位的顶上形成所述多个导电插塞，所述多个半导体器件的所 述一个为场效应晶体管或异质结双极晶体管，并且所述接触部位为所述场效应晶体管的栅 极区、源极区或漏极区，或者为所述异质结双极晶体管的基极区、发射极区或集电极区。
15.一种方法，包括在第一电介质层内形成导电插塞；在第二电介质层内形成一个或多个导电路径，所述第二电介质层在所述第一电介质层 的顶上，其中所述一个或多个导电路径基本上邻近在所述导电插塞的顶表面的顶上剩余的 所述第二电介质层的区域；形成过孔穴，所述过孔穴在所述导电插塞的所述顶表面的顶上且暴露所述导电插塞的 所述顶表面，所述过孔穴暴露所述一个或多个导电路径的侧壁的至少一部分；在所述过孔穴的底部和侧壁处沉积导电衬里；以及在形成过孔的所述过孔穴中沉积导电材料，所述过孔通过所述导电衬里接触所述一个 或多个导电路径。
16.根据权利要求15的方法，其中形成所述导电插塞包括在半导体器件的接触部位 的顶上且与所述接触部位接触地形成所述导电插塞，所述半导体器件被产生在半导体衬底 中，其中所述半导体衬底在所述第一电介质层下方。
17.根据权利要求15的方法，其中在所述过孔中沉积所述导电材料包括选择其电导率 小于所述导电衬里的电导率的所述导电材料并且在所述过孔穴中沉积所述选择的导电材 料。
18.根据权利要求15的方法，还包括在所述一个或多个导电路径和所述第二电介质层 的顶上沉积第三电介质层，其中形成所述过孔穴还包括在所述第三电介质层和所述第二电 介质层中形成所述过孔穴。
19.根据权利要求18的方法，其中形成所述过孔穴还包括在所述第三电介质层中形成 所述过孔穴的一部分，在所述第三电介质层中的所述过孔穴的所述部分至少与所述导电插 塞的所述顶表面的顶上剩余的所述第二电介质层的所述部分一样大且基本上覆盖所述导 电插塞的所述顶表面的顶上剩余的所述第二电介质层的所述部分，以便在形成所述过孔穴 期间基本上去除所述导电插塞的所述顶表面的顶上剩余的所述第二电介质层的所述部分。
20.根据权利要求15的方法，其中用于填充所述过孔穴的所述导电材料选自钨(W)、铝 (Al)、铜(Cu)以及其合金。
21.根据权利要求15的方法，其中所述导电插塞的所述顶表面的顶上的所述区域所具 有的横向尺寸小于由所述导电材料制成的所述过孔的Blech长度。
22.根据权利要求15的方法，其中所述过孔由铜(Cu)制成且具有约10微米的Blech 长度。
23.根据权利要求15的方法，其中所述过孔由选自钨(W)、铝(Al)、铜(Cu)以及其合金 的导电材料制成。
24.根据权利要求15的方法，其中所述导电衬里由选自钛(Ti)、钽(Ta)、钌(Ru)、钨 (W)、氮化钛(TiN)、氮化钽(TaN)、氮化钌(RuN)和氮化钨(WN)的材料制成，并且其中所述 导电衬里能够防止导电材料扩散穿过。
全文摘要
本发明涉及用于半导体器件的电网结构及其制造方法。本发明的一个实施例提供一种半导体结构，其包括在电介质层内形成的第一导电材料的插塞；具有底部和侧壁的第二导电材料的过孔，其中所述底部和所述侧壁被导电衬里覆盖，并且所述底部被直接形成在所述插塞的顶部上且通过所述导电衬里而与所述过孔接触；以及第三导电材料的一个或多个导电路径，其通过在所述过孔的所述侧壁处的所述导电衬里而连接到所述过孔。还提供制造该半导体结构的方法。
文档编号H01L21/768GK101930965SQ20101020636
公开日2010年12月29日 申请日期2010年6月17日 优先权日2009年6月25日
发明者R·G·菲利皮, 李伟健, 王平川 申请人:国际商业机器公司