具有非晶沟道控制层的半导体部件的制作方法

专利名称：具有非晶沟道控制层的半导体部件的制作方法
技术领域：
本发明涉及具有漂移区的半导体部件。
背景技术：
诸如功率M0SFET、功率IGBT或功率二极管之类的功率半导体部件包括通常低掺 杂的漂移区，该漂移区被布置在两个连接区之间并且其中当该部件阻断时空间电荷区扩 展。这个漂移区的特性有效地决定部件的导通电阻及其阻断电压能力。研发功率半导体部 件的一个目标是减小比导通电阻(specific on-resistance)RDSon-A,即对于给定的芯片面 积，制作具有尽可能高的阻断性但却具有低导通电阻的部件。一种减小具有给定阻断电压能力的功率半导体部件的导通电阻的可能性是应用 补偿原理。这里，在漂移区中提供与漂移区互补掺杂的补偿区。用于减小半导体部件的导通电阻的又一可能性是提供与漂移区介电绝缘的场电 极。而且，已知横向功率MOSFET具有若干辅助电极布置在部件的漂移区中且通过电 介质与漂移区绝缘。这些辅助电极由半绝缘多晶硅(SIPOS)或者电阻器材料制成并且被布 置在部件的源极端子和漏极端子之间。当部件在其阻断状态中被驱动时，辅助电极实现在 漂移区中形成耗尽层。根据用于减小功率半导体部件的导通电阻的较新概念，提供所谓的漂移控制区， 该漂移控制区由半导体材料制成、沿漂移区在电流流动方向上延伸并且与漂移区介电绝 缘。在这点上，漂移控制区被电连接成使得其使用导电部件控制漂移区中的积累或反型沟 道并且使得空间电荷区使用阻断部件在漂移区以及在漂移控制区中扩展。

发明内容
本公开内容的一个方面涉及半导体部件，该半导体部件包括漂移区，其被布置在 第一和第二连接区之间；非晶半绝缘材料的沟道控制层，其被布置成邻近漂移区。


在下文中将参考附图来说明实例。这些附图用来解释基本原理，所以在附图中仅 示出对理解基本原理所必要的特征。除非另外指出，在全部附图中相同的附图标记表示具 有相同意义的相同特征。图1借助于通过半导体主体的截面示出具有漂移区和邻近漂移区布置的非晶半 绝缘材料的沟道控制层的部件。图2借助于能带图示出第一导电类型的半导体材料上的非晶半绝缘沟道控制层 的工作原理。图3借助于能带图示出第二导电类型的半导体材料上的非晶半绝缘沟道控制层 的工作原理。
图4借助于通过半导体主体的截面示出具有漂移区和邻近漂移区布置的非晶半 绝缘材料的沟道控制层的半导体部件，其中介电层被布置在沟道控制层和漂移区之间。图5示出根据图4的部件的能带图。图6借助于通过半导体主体的截面示出具有带有两个互补掺杂的漂移区段的漂 移区的部件。图7借助于通过半导体主体的截面示出具有平面控制结构的横向晶体管部件的 第一实施例。图8借助于通过半导体主体的水平截面示出根据图7的部件的实施例。图9到12示出具有平面控制结构的横向晶体管部件的另外实施例。图13示出具有布置在沟槽中的漂移区的横向晶体管部件的第一实施例。图14示出具有布置在沟槽中的漂移区的横向晶体管部件的第二实施例。图15示出横向二极管的第一实施例。图16示出横向二极管的第二实施例。图17到22借助于通过半导体主体的截面示出垂直晶体管部件的实施例。图23借助于通过半导体主体的采用水平剖面的截面示意性地示出具有六边形晶 体管单元几何形状的晶体管部件。图24借助于通过半导体主体的采用水平剖面的截面示意性地示出具有矩形晶体 管单元几何形状的晶体管部件。图25借助于通过半导体主体的采用水平剖面的截面示意性地示出具有条形晶体 管单元几何形状的晶体管部件。图26到28借助于通过半导体主体的截面示出垂直晶体管部件的实施例。图29借助于通过半导体主体的截面示出具有带有非晶半绝缘层的平面控制结构 的晶体管部件的第一实施例。图30借助于通过半导体主体的截面示出具有带有非晶半绝缘层的平面控制结构 的晶体管部件的第二实施例。图31示出具有带有布置在沟槽中的非晶半绝缘层的控制结构的横向晶体管部件 的第一实施例。图32示出具有带有布置在沟槽中的非晶半绝缘层的控制结构的横向晶体管部件 的第二实例。图33到36示出具有带有非晶半绝缘层的控制结构的垂直晶体管部件的实例。图37示出用于制作根据图36的部件的方法的实施例。
具体实施例方式本公开涉及一种减小半导体部件(尤其是功率半导体部件)的漂移区的电阻的概 念。这个概念可以被应用于将在下文中详细说明的多个不同部件。首先将参考图1到6来
解释基本原理。参考图1，为了解释这个基本概念，研究一种半导体部件，该半导体部件具有第一 和第二连接区11、12以及在第一和第二连接区11、12之间布置的漂移区。连接区11、12通 过连接触点(被示意性地示出)进行接触，经由所述连接触点可以在连接区11、12之间施加电压。漂移区30由半导体材料(尤其是单晶半导体材料)制成。该部件包括邻近漂移区30的非晶半绝缘材料的沟道控制层，该沟道控制层在所 示出的实例中直接接触漂移区30。用于沟道控制区21的非晶材料的功函数适应于漂移区 30的掺杂类型和掺杂浓度以便沿漂移区30和沟道控制区21之间的界面在漂移区30中形 成反型沟道或积累沟道。半绝缘非晶材料一般是已知的。这种材料的实例是可不被掺杂的非晶硅(aSi)或 可被掺杂了氢的非晶硅(aSi:H)、可不被掺杂的非晶碳化硅(aSihC；)或可被掺杂了氢的非 晶碳化硅(aSihC^H)、可不被掺杂的类金刚石碳(DLC)或可被掺杂了氢、硅或氮的类金刚 石碳(DLC)、或者半绝缘多晶硅(SIPOS)。非晶半绝缘层的另外实例是金属掺杂的碳层，其 可另外包括氢。非晶半绝缘层的其他合适掺杂剂例如是氟(F)、氧(0)、硼(B)等等。可例如通过汽相沉积或通过化学汽相沉积(CVD)来制作这种半绝缘非晶材料层。 纯DLC层、硅掺杂的DLC层或非晶SiC层例如可通过等离子体支持的CVD由诸如硅烷或甲 烷之类的前体(precursor)气体来制作。硅掺杂的DLC层，比如非晶SipxCx层，包括碳和硅 作为化学元素，DLC层特征在于可通过适当选择沉积条件而获得的类金刚石基本结构。根据前体气体的流量，在硅掺杂DLC层或非晶SihCx层中，可以设定硅(Si)和碳 (C)的混合比χ。为了获得沟道控制层21与漂移区30的良好电连接，作为非晶层布置在其上的漂 移区30的表面的接触表面可以被事先清洁。为此，例如，使用例如氟离子的等离子体蚀刻 或者用惰性气体离子溅射该表面是合适的。众所周知，非晶半绝缘层的功函数可通过选择制作期间的沉积条件(诸如工作压 力、沉积期间的HF功率、气体流量、组分、以及由腔几何形状引起的等离子体电势(自偏 压))以及通过其掺杂来设定。如在下文中将说明的，功函数确定沟道控制层21沿沟道控 制层21在漂移区30中实现反型或积累沟道的适合性。首先研究的情况是反型沟道应当形成在由沟道控制层32引起的ρ掺杂或η掺杂 的漂移区30中。在ρ掺杂的漂移区30中，反型沟道是电子沟道(η沟道)，而在η掺杂的漂 移区30中，反型沟道是空穴沟道(ρ沟道)。为了在ρ掺杂的漂移区30中形成反型沟道，必 须分别存在表面电势或接触电势，其至少为
ψ5 (ιην) - -In
q
、 /
/ V
(la)(参见 Sze “半导体装置(Semiconductor Devices)“，第二版，作者 Johnffiley 和Sons，2002年，第175页)。这里，k表示波尔兹曼常数，T表示绝对温度，q表示基本电 荷，Na表示受主浓度(ρ掺杂)，Iii表示本征浓度。同样地，在η掺杂的漂移区中为了形成反 型沟道，必须存在表面电势，其至少为
6
(lb)这里，Nd表示漂移区中的施主浓度。ρ掺杂的半导体材料的所谓的势垒高度q。Bp是接触电势与在费米能级Ef和价带 能级Ev之间的差Ef-Ev之和。因此其适用以下方程式qOBp = q￥s+EF-Ev(2a)同样地，在η掺杂的半导体材料中，势垒高度qOBp是接触电势与在导带能级 Ec和费米能级Ef之间的差Ec-Ef之和。因此其适用以下方程式qOBn = q￥s+Ec-EF(2b)在方程(2a)和(2b)中，Ws—般表示表面电势。这些方程与任何表面电势无关 地应用。如果方程(2a)和(2b)中的Wjg据方程(Ia)和(Ib)被设定为等于表面电势 Ws (inv)，则获得用于开始(setting-in)强反型的势垒高度。ρ掺杂的半导体材料中的费米能级和价带或价带边缘的能级之间的差Ef-Ev,以及 η掺杂的半导体材料中的导带能级Ε。和费米能级之间的差E。-Ef在所有情况下都分别与受 主浓度Na和施主浓度Nd相关。其适用于这些差 (参见SZe，l.c·，第39页)。这里，Nc表示导带中的有效(等效)态密度，Nv表示 价带中的有效(等效)态密度。这些态密度是材料常数并且与半导体材料的类型无关。例 如，对于 Si =Nv = 2. 66 X IO1W3 以及 Nc = 2. 86 X IO19CnT3 (参见 Sze, 1. c.，第 538 页)。通过高频测量具有非晶半绝缘层和结晶半导体层的系统的结电容，可以表明非晶 半绝缘层和邻接的半导体材料之间的非晶-结晶异质结的作用就像肖特基结一样。这种肖 特基结相对于P掺杂半导体材料的势垒高度为q Φ Bp = Eg-q (Φ m_ x )(4a)同样地，这种肖特基结相对于η掺杂半导体材料的势垒高度为
(4b)(参见Sze.，l.c.，第226页)。这里，Eg表示所用半导体材料的带隙，χ表示电子 亲合势，q。m表示所用肖特基金属的功函数。带隙Eg和电子亲合势X是材料常数。例如，对 于作为半导体材料的硅Eg = 1. 12eV，q χ = 4. 05eV，对于砷化镓(GaAs) =Eg = 1. 42eV，q χ =4. 07eV,以及对于 6H 多型体(polytype)的碳化硅(SiC) =Eg = 3. 05eV, q χ = 3. 77eV。如果将方程(4a)和(4b)应用于这样的非晶异质结，在该非晶异质结处具有功函 数q。a的非晶材料接触漂移区30而非接触肖特基金属，则势垒高度以同样的方式计算qOBp = Eg-q(Oa-x)(5a)qOBn = q(Oa-x)(5b)
使用与方程(Ia)和(Ib) —起定义反型开始所需的势垒高度的方程(2a)和(2b) 以及使用计算形成反型层所需的非晶半绝缘沟道控制层的该功函数q。a的方程(5a)和 (5b)时，有以下方程作为条件qOa ^ Eg+qx-q￥s(inv)-(EF-Ev)(6a)qOa ^ qx-q￥s(inv) + (Ec-EF)(6b)方程(6a)对ρ掺杂的漂移区有效，即它定义用于在ρ掺杂的漂移区中形成η沟道 的沟道控制层21的非晶材料的所需功函数，而方程(6b)对η掺杂的漂移区30有效，即它 定义用于在η掺杂的漂移区中形成P沟道的沟道控制层21的非晶材料的所需功函数。根据另一个实例，在漂移区30中形成由非晶半绝缘沟道控制层21引起的积累沟 道。这个积累沟道对于η掺杂的漂移区30是电子沟道(η沟道)，而对于ρ掺杂的漂移区 30是空穴沟道(ρ沟道)。为了形成这种积累沟道，对于η掺杂的漂移区，功函数是q Φ a < q χ + (Ec-Ef)(7a)而对于ρ掺杂的漂移区，功函数q。a是qOa > Eg+q X-(Ef-Ev)(7b)方程(6a)和(6b)中给出的表面电势和能量差以及方程(7a)和(7b)中给出的能 量差参考与温度相关的方程(Ia)和(Ib)以及方程(3a)和(3b)。在这点上，功函数q。a 被选择成使得至少对于为部件指定的这个温度范围能够满足根据方程(6a)、(6b)、(7a)或 (7b)的条件。这个温度范围例如是在225K和425K之间。作为实例，研究作为漂移区材料的且具有的受主浓度队为1 · IO17CnT3的ρ掺杂硅。 下列值在室温(大约300K)下有效。在这种情况下，根据方程(Ia)，反型所需的接触电势是 ￥s(inv) =0.82V。在这种情况下，导带和价带之间的差是Ef-Ev = 0.12eV，以致根据方程 (2a)产生至少必须达到的0. 94eV的势垒高度。对于大约1018cm_3的更高掺杂浓度NA，需要 用于开始强反型的较高接触电势vs = 0.93V。然而，SEf-Ev减小到大约0.07eV，以致产 生大约LOeV的总势垒高度。根据方程(5a)必须由功函数设定的势垒高度因此对于第一实例必须为至 少0.94eV，而对于第二实例为至少l.OeV。这是在功函数分别为^ 4. 23eV和 qOa^4. 17eV的情况下获得的。适合作为非晶半绝缘沟道控制层21的层例如是在电容性 耦合的平行板反应器中以大约13. 56MHz的频率通过HF沉积所沉积的非晶DLC层。使用甲 烷或另一种气态烃作为用于DLC层的碳的第一前体气体。DLC层的硅掺杂是通过添加硅烷 作为第二前体气体而实现的。DLC层的特性，尤其是其功函数，由HF功率、处理腔中的工作 压力、前体的气体流量以及腔几何形状确定。后者确定所谓的自偏压，所述自偏压形成在等 离子体中并且实现加速带正电的离子实(ion core)到达非晶层要沉积于其上的半导体层。ρ掺杂层上的具有例如4. 17eV的功函数(即具有1. OeV的势垒高度)的DLC层可 例如以处理腔中的大约IOOmT的工作压力、第一和第二前体气体之间大约为3的气体流量 比以及大约200W的HF功率进行沉积。应当指出，把DLC层用作非晶半绝缘层仅仅是实例，可使用任何其它非晶半绝 缘层，其中通过适当地选择沉积条件把功函数设定成使得取决于漂移区30的掺杂，条件 (6a)、(6b)、(7a)或(7b)之一得到满足。凭经验可以说，在根据方程(3b)由功函数设定的势垒高度是所用半导体材料的带隙Eg的至少65%并且尤其是至少70%时，反型沟道形成。这对于任何半导体材料都 有效并且对于在P掺杂的漂移区30中形成反型沟道(如先前所说明的)以及对于在η掺 杂的漂移区中形成反型沟道都是有效的。先前指出的P掺杂硅的0.94eV和LOeV的势垒 高度是例如1. 12eV的带隙的84%和89%。在下文中将使用图2A和2B中示出的能带图来说明用于在由沟道控制区控制的ρ 掺杂漂移区30中形成反型层的条件。图2Α左侧示出非晶沟道控制层“Α”的能带图，而右 侧示出半导体材料“S”的能带图。这里，Eva。表示真空能级，E。pt表示非晶材料的所谓的光 学带隙，以及Ei表示半导体的本征能级。图2B示出非晶-结晶异质结的能带图。由于非晶材料和半导体材料的不同费米能级，在半导体材料中存在能带弯曲。这 个能带弯曲的幅度对应于接触电势Ψ3，其中当如示出的那样在半导体表面的能带弯曲是 费米能级Ef和本征能级Ei之间的差的两倍时开始强反型。势垒高度q。Bp分别对应于接触 电势、或者能带弯曲加上费米能级和价带边缘能级之间的差ef-Ev。先前示出的能带图对于任何半导体材料都有效，诸如具有带隙Eg = 1. 42eV和电 子亲和势q χ = 4. 07eV的砷化镓(GaAs)、或者碳化硅(SiC)，尤其是具有带隙Eg = 3. OeV 和电子亲和势q χ = 3. 77eV的6H_SiC。可见，具有4. 23eV或更小的功函数的的非晶 半绝缘材料也适合用于在这种半导体材料的P掺杂层中形成反型沟道，其中在这些材料中 由于较高的带隙所以与硅相比存在较强的能带弯曲。在上文中由沉积条件和/或由掺杂而调节的且为在漂移区中形成反型沟道所需 的功函数被导出(参见方程(6a)和(6b))。为强反型所需的功函数被导出。在这点上，应 当指出，具有不满足方程(6a)和(6b)中给出的条件的功函数的非晶半绝缘沟道控制层21 也可已经有助于减小开关损耗，即使在这种情况下仅存在弱反型。图3A示出在非晶材料和η掺杂的漂移区之间的非晶-结晶异质结的能带图。所 选择的非晶材料可以适合用于在P掺杂的漂移区30中形成反型沟道，即势垒高度qOBp因 此是带隙Eg的至少70%。因为Eg = qOBp+qOBn(参见Sze，l.C.，第227页)，η掺杂材料 的势垒高度在这种情况下是带隙Eg的30%或者更小。参考图3Α，这种低带隙促成所谓的 平带条件或者在漂移区30中以较低的η掺杂形成积累沟道。连续积累沟道或连续积累边缘层的形成分别可通过在漂移区30和沟道控制层21 之间插入绝缘层22来得以支持，如果经此可以在部件的接通状态下提高在垂直方向上的 电势差。由于作为介电层的绝缘中间层22例如根据沟道控制层21的接触来防止电流流过 非晶-结晶异质结，所以得到(settle in)跨越半绝缘沟道控制层21的恒定电势或横向线 性电势曲线。由于这种情况总是接近于平带条件，边缘层的总体(population)可以被迅速 减小，尤其是当在半导体表面处和在没有附加势垒的沟道控制层中的电势曲线在接通状态 中相等时。具有这种绝缘层或介电层22的非晶-结晶异质结的能带图被分别示出于图5 中。在非晶沟道控制层21和漂移区30的掺杂彼此适应以形成反型沟道的结处，在沟 道控制层21和漂移区30之间提供介电层不是必须的，因为高能带弯曲已经提供足够量的 沟道区。不过，还是可以提供这种介电层；但是，其弱化反型沟道的形成，因为跨越介电层 22的接触电势或参考电势的一部分分别下降。参考图6，漂移区30可包括两个不同掺杂的漂移区段第一漂移区段31，具有适于
9非晶沟道控制层21的功函数的掺杂类型和掺杂浓度以致沿沟道控制层21和第一漂移区段 31之间的界面形成反型沟道；第二漂移区段32，其被与第一漂移区段31互补地掺杂并且通 过第一漂移区段31与沟道控制层21至少部分地分离。第一漂移区段31也被称为漂移区 30的反型段。可选地，介电层22被布置在沟道控制层21和漂移区30之间。当存在这个介 电层22时，介电层22接触第一漂移区段31 ；在这种情况下，(以未示出的方式)沟道控制 层21至少在横向末端处于限定的电势。这个电势可为漂移区30的电势或者连接区11、12 之一的电势。第一漂移区段31的尺寸可分别适应于沟道控制层21和介电层22的尺寸，以致沟 道控制层21和介电层22分别排他地接触漂移区30的反型段31。然而，反型段31的尺寸 也可分别小于沟道控制层21和介电层22的尺寸。在这种情况下，沟道控制层21和介电层 22也分别接触各段中的第二漂移区段32。前文说明的用于在半导体部件的漂移区30中控制反型沟道或积累沟道的概念可 以应用于具有漂移区的任何半导体部件。在下文中将说明这种半导体部件的实例。图7借助于通过半导体主体100的截面示出被实施为MOSFET(尤其是功率 M0SFET)的半导体部件的实施例。在这个部件中，第一和第二连接区11、12形成彼此远离布 置的源区和漏区。在漂移区30和源区11之间，该部件包括控制结构40，该控制结构40具 有主体区41、栅电极43，所述栅电极43通过栅极电介质与主体区41介电绝缘并且用于控 制源区11和漂移区30之间的主体区41中的导电沟道。在正常关断的MOS晶体管中，主体 区41与源区11互补地掺杂。在这种情况下，栅电极43用于控制沿源区11和漏区30之间 的栅极电介质42的反型沟道。在正常导通的MOS晶体管中，主体区41也与源区11互补地 掺杂，但是包括沿栅极电介质42的互补掺杂的半导体区(未示出)。在这种情况下，栅电极 43用于当把部件驱动至阻断时中断该沟道。该部件的导电类型由源区11的掺杂类型确定。源区11在η导电部件中被η掺 杂，而在P导电部件中被P掺杂。主体区41在η导电部件中被P掺杂，而在P导电部件中 被η掺杂。在η导电部件中，多数电荷载流子是电子，而在P导电部件中多数电荷载流子是 空穴。漂移区30和沟道控制层21的掺杂类型彼此适应以便当部件导电时在漂移区30中 多数电荷载流子流动是可能的。这可由于如下事实而得以实现漂移区30具有与源区相同 的导电类型，以及非晶沟道控制层21的功函数被调节成使得在漂移区30中形成积累沟道。 为此，在η导电部件中漂移区30被η掺杂，而在ρ导电部件中漂移区30被ρ掺杂。可选地， 多数电荷载流子流动可由于如下事实而在漂移区30中得以实现漂移区30与源区11互补 地掺杂，以及沟道控制层21的功函数被设定成使得在漂移区30中形成反型沟道。在后者 情况下，沟道控制层21尤其被实施成使其沿电流流动方向从漏区12到达栅电极42，以便当 部件导电时沿漂移区30的整个长度明确地实现反型沟道的形成。在这点上，“电流流动方 向”是其中电荷载流子在该部件的漂移区中扩散的方向。在图7所示出的部件中——其中 源区11和漏区12在半导体主体100的横向方向上被彼此远离布置，该方向是半导体主体 100的横向方向。参考图7，可选地介电层22可被提供在沟道控制层21和漂移区30之间。当漂移 区30的掺杂和沟道控制层21的功函数彼此适应以致在漂移区30中形成反型沟道时，可特 别地省略介电层22。
应当指出，先前参考图1到6关于在漂移区中形成反型或积累沟道所作的说明确 实相应地应用于根据图7的部件以及将在下文中说明的所有其它部件。在图7中，附图标记51和52表示源区11和漏区12的连接电极。源区11和主体 区41可被短路，这对于MOS晶体管一般是已知的。为此，在所示出的实施例中提供与主体 区41相同的导电类型的较高掺杂连接区44，该较高掺杂连接区邻接主体区41并且被连接 电极51接触。参考以剖面A-A示出根据7的部件的截面的图8，先前说明的部件区可被实施为在 与电流流动方向垂直的方向上的细长部件区。该部件的电流能力随着在与电流流动方向垂 直的方向上这些部件区的尺寸增大而增大。以未详细示出的方式，这些部件区也可被布置 成围绕漏区的圆形。在MOSFET中，漏区12具有与源区11相同的导电类型。在根据6的部件中以及在 下文中说明的所有其它晶体管中，沟道控制层21可从栅电极43延伸到漏电极52，然而它也 可布置成远离这些电极。沟道控制层21尤其分别连接到下列端子或电极之一栅极、源极 或漏极，或者在二级管中分别至少连接到阴极或阳极。图9借助于通过半导体主体100的截面示出与图7所示出的部件不同之处在于漂 移区30(与对图6给出的说明相一致)包括第一和第二漂移区段31、32的部件。第一漂移 区段或反型段31分别与源区11互补地掺杂，即在η导电部件中它被ρ掺杂，而在ρ导电部 件中它被η掺杂。第二漂移区段32具有与源区11相同的导电类型。沟道控制层21在电 流流动方向上的尺寸尤其对应于第一漂移区段31在电流流动方向上的尺寸，以便可在第 一漂移区段31中沿第一漂移区段31的整个长度形成反型沟道。在这个部件中，沟道控制 层21尤其可延伸到栅电极43 (以虚线示出)，其中在这种情况下第一漂移区段31可延伸到 主体区41。第一漂移区段31和主体区41可具有相等的掺杂浓度。在漂移区30的漏极侧 末端，漏区12可邻接第一漂移区段31 (如示出的)。可选地，第一漂移区段31可被布置成 远离漏区12。参考图9，介电层22可被布置在沟道控制层21和漂移区30之间。然而，参考图 10，这个介电层22也可被省略。这个介电层22的省略改善了反型沟道在第一漂移区段31 中的形成，如所说明的。参考图7、9和10，在实现部件区的区域中的半导体主体100可包括对应于主体区 41的掺杂的基本掺杂。其余部件区，即源区11、漏区12和漂移区30以及连接区44可通过 注入和/或扩散方法来制作，其中漂移区30可包括第一和第二漂移区段31、32。参考示出对图10中所示出的部件的修改的图11，也可将半导体主体100的基本 掺杂选择为使得其对应于漂移区30的掺杂或者使得当漂移区30包括第一和第二漂移区段 31,32时其对应于第二漂移区段32的掺杂。在这个部件中，源区11、漏区12、主体区41、连 接区44以及可选存在的第一漂移区段31是使用注入和/或扩散方法来制作的。对于其余 部分，先前参考根据图7和10的部件作出的且与沟道控制层21和漂移区30有关的所有说 明相应地应用于根据图11的部件。当然，在这个部件中也可能在沟道控制层21和漂移区 30之间提供介电层(未示出)，即以参考图9其已被说明的方式提供。参考图11，半导体主体100可选地包括两个半导体层第一半导体层110，在其中 布置晶体管的部件区并且具有对应于漂移区30的基本掺杂；以及第二半导体层120，被布置在第一半导体层Iio上并且与第一半导体层Iio互补地掺杂。第二半导体层120例如是 半导体衬底，第一半导体层110例如是布置在半导体衬底120上的外延层。以对应的方式，参考图7到10所示出的部件也可被实现为具有两个互补掺杂的半 导体层的两层(two-layered)，其中部件区被布置在其中的区域中的半导体主体的基本掺 杂对应于主体区41的基本掺杂。这些部件也可被实现为所谓的SOI部件。对于先前参考图11所说明的部件，这被 示出于图12中。然而，这个原理适用于先前参考图7到10所相应说明的任何其它部件，并 且也适用于在下文中说明的部件。在这个SOI部件中，部件区被实施在其中的第一半导体 层110被布置在绝缘层130上，该绝缘层130分离第一半导体层110与半导体衬底120。现在将简要地描述先前参考图7到12所说明的部件的工作原理。就此，假设这些 晶体管部件是正常关断的部件。当施加到栅电极43的电势不足以沿栅极电介质42在主体 区41中形成反型沟道时以及当阻断电压被施加在漏区12和源区11之间时，这些部件是阻 断的。在η导电部件中，这个阻断电压是漏极和源极之间的正电压，而在ρ导电部件中，这 个阻断电压是漏极和源极之间的负电压。当部件阻断时，空间电荷区从漂移区30和主体 区41之间的ρη结开始在漂移区30中扩散。如果漂移区30包括第一和第二漂移区段31、 32，则空间电荷区从第二漂移区段32中的主体区开始扩散，其中随着阻断电压的增大第一 漂移区段31被耗尽，即第一漂移区段31的电荷载流子找到第二漂移区段32中的对应反电 荷。经此，源极11和漏极12之间的导电沟道被中断。漂移区30以及第一和第二漂移区段31、32的掺杂浓度例如分别是在IO13CnT3和 IO1W3之间的范围内。源区11和漏区12的掺杂浓度例如是在IO19cm-3到IO21cm-3的范围 内，并且主体区41的掺杂浓度例如是在IO17CnT3到IO18CnT3的范围内。对于两部分的漂移 区30，第一和第二漂移区段31、32的掺杂浓度被特别地彼此适应以使得当部件阻断时这两 段彼此完全耗尽，即它们相互补偿。出于解释目的，假设漂移区30被ρ掺杂或者包括具有先前说明的在IO13CnT3到 IO15CnT3的掺杂范围内的掺杂的ρ掺杂反型段。对于硅作为漂移区的材料，根据方程(2a)和 (Ia)为形成反型沟道而必须超过的势垒高度qOBp是在0. 72eV和0.84eV之间。这些势垒 高度分别对应于1. 12eV的带隙的0. 65%和0. 75%。为此，需要小于4. 45eV和小于4. 33eV 之间的功函数qOa。在这个部件中，先前说明的具有4. 17eV的功函数的DLC层将适合作为 非晶半绝缘沟道控制层21。对于GaAs (具有Eg= 1. 42ev的带隙、4. 07eV的电子亲和势、1. 8 X IO6CnT3的本征浓 度、以及在价带边缘处7X IO18CnT3的等效态密度Nv)作为漂移区的材料，用于开始强反型的 势垒高度qOBp = 1. 28eV是分别在漂移区或第一漂移区段31的受主浓度Na = 1 X 1015cm_3 时获得的。这对应于带隙1的90%。根据方程(6a)所需的功函数是4. 21eV或更小。对于6H多型体的SiC (具有3. 05ev的带隙、3. 77eV的电子亲和势、1. 6 X IO6CnT3的 本征浓度、以及在价带边缘处2. 5X IO19CnT3的等效态密度Nv)作为漂移区的材料，用于开始 强反型的势垒高度qOBp = 2. 75eV是分别在漂移区30或第一漂移区段31的受主浓度Na = IX IO15CnT3时获得的。这对应于带隙的90%。根据方程(6a)所需的功函数是4. 07eV或更 小。在先前参考图7到10所说明的横向晶体管部件中，沟道控制区21被布置在半导体主体100的第一侧之上，所述第一侧在下文中将被称为前侧。为了更好地使用半导体主 体100的给定体积、以及为了提高部件在半导体主体的给定体积下的电流能力，沟道控制 层21以及可选存在的介电层22可被布置在半导体主体100的沟槽中。图13借助于以剖面B_B(图13A)的水平截面以及借助于以剖面C-C和D-D的两 个垂直截面示出这种部件。参考图13B和13C，在这个部件中，源区11和漏区12在垂直方 向上从前侧开始延伸到半导体主体100中。在所示出的实施例中，主体区41和漂移区30在 垂直方向上与源区11或漏区12 —样深地延伸到半导体主体100中。在这点上，应当指出 这些部件区也可比源区11和漏区12更深或更浅地延伸到半导体主体中。以对应的方式， 栅电极43也在垂直方向上延伸到半导体主体中。在这个部件中，在导电状态下在栅极电介 质42和主体区41之间的垂直界面处形成导电沟道，所述主体区41在漂移区30和源区11 之间。在所示出的实施例中，沟道控制区21 —方面直接邻接栅电极43而另一方面邻接漏 区12，并且在半导体主体的垂直方向上至少与漂移区30 —样深地延伸到半导体主体中。漂移区30和沟道控制层21可以先前说明的任何方式被实施，这意味着例如以这 样的方式被实施沟道控制层21的功函数和漂移区30的掺杂类型被彼此适应以致在漂移 区30中形成反型沟道或者以致在漂移区30中形成积累沟道。不言而喻，也可把漂移区30 实施为具有第一和第二漂移区段31、32，如其以虚线被示出于图13A中。可选地，介电层22 可被布置在沟道控制层21和漂移区30之间。参考图13A，部件包括多个类似的结构，每个结构具有控制结构40、栅电极43、栅 极电介质42和主体区41并且具有带有相邻沟道控制层21的漂移区30，而且每个结构被布 置在源区11和漏区12之间。各个结构的栅电极43相互电连接，以便多个并联连接的晶体 管或晶体管单元分别存在于半导体主体中。这个部件的电流承载能力随着晶体管单元数量 的增加而增大。在所示出的实施例中，带有控制结构40以及漂移区30和沟道控制层21的这些结 构在与电流流动方向垂直的横向方向上以及在垂直方向上被半导体区40包围，半导体区 40具有与主体区41相同的导电类型，并且其掺杂类型可对应于主体区的掺杂类型。这个半 导体区40可分别通过对半导体衬底或半导体层的基本掺杂而产生，晶体管部件的各个部 件区被布置在该半导体衬底或半导体层中。先前说明的在其中在主体区41中沿栅电极43的“侧壁”形成由栅电极控制的沟 道的晶体管也将被称为侧壁晶体管。图14A到14C借助于剖面B-B (图14A)的截面以及借助于剖面C-C和D-D的两个 垂直截面示出对参考图13所说明的部件的修改。在根据图14的部件中，漂移区包括第一 和第二漂移区段31、32，其中第一漂移区段31直接接触沟道控制层21。可选地，介电层22 可被布置在沟道控制层21和漂移区30之间。在这个部件中，第一漂移区段31延伸到主体 区41，其中第一漂移区段31的掺杂类型以及掺杂浓度可对应于主体区41的掺杂类型和掺 杂浓度。在这个部件中，第二漂移区段在与电流流动方向垂直的横向方向上从一个晶体管 单元的第一漂移区段31延伸到另一个晶体管单元的第一漂移区段31。在垂直方向上，在 带有控制结构以及主体区41的各个结构之下布置与主体区41具有相同导电类型的部件 区。这个部件区可通过半导体层的基本掺杂而产生，该半导体层中布置有晶体管部件的部 件区。这个半导体区14的掺杂浓度可对应于主体区41的掺杂浓度。
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参考图15和16，先前说明的通过使用非晶半绝缘层来形成反型或积累沟道从而 减小漂移区30的电阻的概念也可以被应用于例如二极管。图15和16借助于半导体主体 100的截面示出横向二极管的实施例。在这个二极管中，漂移区30直接邻接第一连接区11 和第二连接区12。该二极管可被实施为双极型二极管。在这种情况下，连接区11、12被彼 此互补地掺杂。例如，第一连接区11被ρ掺杂，而第二连接区12被η掺杂。漂移区30的掺 杂类型取决于应当在漂移区30中形成由沟道控制层31引起的是反型沟道还是积累沟道。 当然，也可给漂移区30提供第一漂移区段31 (反型段)和第二漂移区段32。反型段31可 在横向方向上从第一连接区延伸到第二连接区。在这种情况下，沟道控制层21在横向方向 上从第一连接区11延伸到第二连接区12。在沟道控制层21和漂移区30之间可提供介电层22，如在图15中所示出的。尤其 是，当漂移区30的掺杂类型被选择成使得形成反型沟道时或者当漂移区30包括两个漂移 区段31、32时，这个介电层22可被省略，如在图16中所示出的。该二极管可被实施为肖特基二极管。在这种情况下，连接区之一(诸如第一连接 区11)由肖特基金属制成，而另一个连接区(诸如第二连接区12)被η掺杂。先前关于晶 体管或双极型二极管以及关于漂移区30和沟道控制层21的实施方式的说明确实也相应地 应用于肖特基二极管。不言而喻，带有沟道控制层21的漂移区30也可被提供在垂直半导体部件中，尤其 是在垂直晶体管中，所述沟道控制层21由非晶半绝缘半导体材料制成并且被布置成邻近 漂移区。在下文中将参考图17到22来说明具有漂移区30和非晶半导体材料的沟道控制层 21的这种垂直晶体管的实施例。在这些部件中，源区11和漂移区12或者第一和第二连接 电极51、52分别被布置成在半导体主体100的垂直方向上彼此远离。以同样的方式，在这 些部件中漂移区30和邻近漂移区30布置的沟道控制层21在半导体主体100的横向方向 上在控制结构40和漏区12之间延伸。在图17到20所示出的部件中，控制结构是横向控 制结构。这里，源区11被布置成在半导体主体100的横向方向上远离沟道控制层21。栅电 极43被布置在半导体主体的前侧101之上并且通过栅极电介质42与主体区41绝缘。在 这个部件中，沟道控制层21被布置在半导体主体的沟槽中并且可延伸到源电极51和栅电 极43，如示出的。依据先前给出的说明，漂移区30和沟道控制层21可被彼此适应以使得在漂移区 30中形成积累沟道或反型沟道。当然，也存在可选地在沟道控制层21和漂移区30之间提 供介电层22的可能性。在图17和18所示出的部件中，漂移区30与主体区41互补地掺杂， 并且漂移区30和沟道控制层21被彼此适应以使得在漂移区30中形成积累沟道。在图17到22所示出的垂直晶体管部件中，漂移区30被布置在带有沟道控制 层21的沟槽的两侧上。参考图18，在这点上可能实施沟道控制层21以使得其不完全 填充沟槽而是仅布置在沟槽的侧壁上。沟槽的其余部分可以用填充材料23进行填充。 这种填充材料例如是未掺杂的氧化硅(USG)或者有机材料，诸如聚酰亚胺、苯并环丁烯 (benzo-cyclo-buthene) (BCB)、环氧树脂或硅氧烧(silicone)。在图17和18所示出的部件中，与漂移区30互补掺杂的部件区沿漂移区从源区11 延伸到漏区12。就其掺杂类型和其掺杂浓度而言，这个部件区14可对应于主体区41。在 这个部件中，当部件阻断时漂移区30和另外的部件区14彼此耗尽，以便实现高电压阻断能力。在图19和20所示出的部件中，漂移区30包括第一漂移区段31 (反型)和第二漂 移区段32。在这个部件中，反型段31被实施成使得其在垂直方向上从漏区12延伸到主体 区41。第一漂移区段31的掺杂浓度可对应于主体区41的掺杂浓度。依据参考图17和18 给出的说明，带有沟道控制层21的沟槽可完全被填充沟道控制层。可替换地，存在用填充 材料23部分地填充该沟槽的可能性，如图20中所示出的。当然，在根据图19和20的部件中可选地存在在沟道控制层21和漂移区30之间 提供介电层22的可能性。图21和22示出在其中的控制结构40具有所谓的沟槽结构的垂直晶体管部件的 实施例；这里，栅电极43被布置在半导体主体100的沟槽中并且在横向方向上被布置成邻 近主体区41。在示出的实施例中，栅电极43在半导体主体的垂直方向上被布置在沟道控 制层21之上。先前参考图17到20关于沟道控制层21和漂移区30所给出的说明也确实 相应地适用于图21和22所示出的部件。在图21所示出的部件中，漂移区30被掺杂以使 得在漂移区中形成积累沟道，即漂移区30与主体区41互补地掺杂。在图21所示出的部件 中，漂移区30包括第一和第二漂移区段31、32，其中第一漂移区段31从主体区41延伸到漏 区12，其中第一漂移区段31的掺杂类型可对应于主体区41的掺杂类型。任选地，在图21 和22所示出的部件中，介电层22可被布置在沟道控制层21和漂移区30之间。而且，带有 沟道控制层21的沟槽可任选地用填充材料23进行部分填充。为提高部件的电流能力，分别参考图17到22示出的多个结构或晶体管单元可被 布置在半导体主体100中，其中这些结构被并联连接。在这点上，各个晶体管单元的几何形 状基本上由沟道控制层21被布置在其中的沟槽的几何形状确定。参考图23到25，任何几 何形状都适合于此。图23示意性地示出六边形单元的几何形状。在此，沟道控制层21被 布置在六边形“半导体岛”之间的沟槽中，其中漂移区被布置在这些六边形半导体岛中，其 被描绘在图23中的一个位置处。而且，带有沟道控制层21的沟槽也可被布置在方形或矩 形半导体岛之间，由此产生图24中所示出的单元场的矩形几何形状。参考图25，也存在把 带有沟道控制层21的沟槽实施为条形半导体岛之间的细长沟槽的可能性。参考图26到28，以与垂直晶体管相同的方式，当然也可实施垂直二极管。图26借 助于半导体主体100的截面示出具有第一和第二连接区11、12的垂直双极型二极管的实施 例，所述第一和第二连接区11、12被彼此互补地掺杂并且在半导体主体的垂直方向上被布 置成彼此远离。第一连接区11例如被P掺杂并且形成部件的阳极区，第二连接区12例如 被η掺杂并且形成部件的阴极区。两个连接区11、12由第一和第二连接电极51、52接触。 漂移区30在垂直方向上在第一和第二连接区11、12之间延伸，其中沟道控制层21被布置 成在横向方向上邻近漂移区。在示出的实施例中，沟道控制层21直接接触漂移区30。可选 地，存在在沟道控制层21和漂移区30之间提供介电层22(以虚线示出)的可能性。在示 出的实施例中，漂移区30被实施成带有两个漂移区段第一漂移区段(反型段)31以及与 第一段互补掺杂的第二段32。沟道控制层21和第一漂移区段31被彼此适应以使得在第一 漂移区段中形成反型沟道。图27示出对图26中所示出的二极管的修改。在这个部件中，漂移区30被实施成 使得在漂移区中形成积累沟道。在这个部件中，第一连接区11被如此高度掺杂使得其同时充当场停止(field stop)层。在横向方向上，这个第一连接区11分别延伸到沟道控制层 21或者可选存在的介电层。在半导体主体的横向方向上，互补掺杂的半导体区邻接漂移区 30，这个半导体区使得漂移区30在部件阻断时被完全耗尽。图28借助于通过半导体主体100的垂直截面示出垂直肖特基二极管的实施例。在 这个肖特基二极管中，连接电极之一(在所示出的实施例中是第一连接电极51)由肖特基 金属制成并且直接接触漂移区30。在这个部件中，漂移区30包括两个漂移区段第一漂移 区段31，被布置成直接邻近沟道控制层21，其中沟道控制层21和第一漂移区段31被彼此 适应以使得在第一漂移区段31中形成反型沟道；以及第二漂移区段32，其被η掺杂。由第 二连接电极52接触的较高η掺杂的第二连接区12在与第一连接电极51相对的一侧邻接 漂移区30。在这点上，“较高η掺杂”意指第二连接区12被掺杂得比漂移区30的第二漂移 区段32高。在示出的部件中，第一漂移区段31直接邻接第二连接区12并且远离第一连接 电极51。如图28中所示的，第一漂移区段31也可以延伸到第一连接电极51。在先前说明的MOS晶体管中，控制结构40的栅极电介质42是MOS晶体管常用的栅 极电介质并且例如由氧化物构成。栅电极43例如由金属或高掺杂的多晶半导体材料(诸 如多晶硅)构成。栅极电介质42需要具有高介电强度和低密度的移动或固定电荷。热生 长的氧化物的最大击穿场强例如是在5MV/cm和lOMV/cm之间。在场强高于这个击穿场强 时，横跨氧化物阻挡层的福勒-诺德海姆(Fowler-Nordheim)遂穿电流开始。这个最大击 穿场强限制所允许的栅电压，并且因此限制可以沿栅极电介质在主体区41沟道中以反型 设定的电荷密度。而且，作为栅极电介质42的氧化物可能由于温度引起的机械应力、宇宙 辐射或热电荷载流子注入而退化，其中后者可能例如在MOSFET的雪崩击芽的情况下发生。为了避免这个问题，代替栅电极43和主体区41之间的电介质，根据实施例在栅电 极43和主体区41之间提供一层非晶半绝缘材料。这个层在下文中将被称为栅控制层，这 个层连同栅极的合适控制一起来控制主体区41中沟道的形成。在这点上，栅控制层可由与 沟道控制层21相同的材料构成，并且还可连同沟道控制层21 —起被实施为共同层。可以通过用非晶半绝缘层相应地替换栅极电介质42来修改先前说明的所有MOS 晶体管结构。图29借助于通过半导体主体100的截面示出横向晶体管部件的实施例，该横向晶 体管部件是基于图10中示出的部件并且与根据图10的部件不同之处在于代替栅极电介质 42而提供非晶半绝缘沟道控制层46。这个沟道控制层46连同沟道控制层21 —起被实施 为共同层。在下文中将说明根据图29的部件的控制结构40与根据图10的部件的控制结 构40之间的不同。关于其余部件部分的针对根据图10的部件已给出的说明相应地适用于 根据图29的部件。在图29所示出的晶体管中，沟道控制层21和漂移区30的第一漂移区段31被彼此 适应以使得在第一漂移区段31中形成反型沟道。第一漂移区段31的掺杂类型对应于主体 区41的掺杂类型。在η导电晶体管中，这些部件区被ρ掺杂。为了沿栅电极43在主体区 中获得正常关断的部件，控制结构40包括被掺杂得比第一漂移区段31高的沟道区45。由 此，防止仅由非晶半绝缘栅控制层46的存在就在主体区41中形成导电沟道。在这个部件 中，沿栅电极43在主体区41中的这种导电沟道只有在对应的驱动电势被施加到栅电极43 时才形成。在η导电晶体管中，这个驱动电势相对于源极电势(即在源极端子处的电势)
16是正电压，而在P导电晶体管中，这个驱动电势是负电压。在η导电晶体管中，沟道区41的 P掺杂浓度例如大约在IO16CnT3和IO17CnT3之间。栅控制层46以及沟道控制层21的厚度例如在50nm和500nm之间的范围内。这 些值适用于先前说明的所有部件的沟道控制层21。可以通过用46的非晶半绝缘栅控制层替换栅介电层42以及通过沿栅控制层46 把主体区41至少局部掺杂得很高以致在零伏特的栅-源电压下在主体区41中沿栅控制层 46不存在反型沟道(这意味着该部件是正常关断的部件)，以同样的方式修改先前说明的 所有其余MOS晶体管。在下文中将参考图30到36简短地说明这种部件的实施例。在这些 图中示出的部件是先前说明的部件的修改，对这些部件给出的说明以同样的方式应用于根 据图30到36的部件。图30示出的部件是基于图11中所示出的部件并且具有通过提供非晶半绝缘栅控 制层46而被修改的控制结构。图31示出基于图13中所示出的侧壁晶体管的侧壁晶体管的顶视图。图31中所 示出的晶体管与图13中所示出的晶体管不同之处在于介电层22被非晶半绝缘栅控制层替 换，所述非晶半绝缘栅控制层形成沿漂移区30的沟道控制层21和沿主体区41的栅控制层 46。在这点上，在横向方向上邻接栅电极43且布置在沟道控制层21的两段之间的沟槽可 用填充材料23进行填充。不言而喻，也存在分别用沟道控制层21或栅控制层46的非晶半 绝缘材料完全填充这个沟槽的可能性。图32示出关于与根据图14的部件相比被修改的半导体部件的顶视图。在根据图 32的部件中，控制结构40包括非晶半绝缘栅控制层46来代替栅极电介质。图33示出基于图17和18中所示出的部件的垂直晶体管部件，其中作为根据图17 和18的部件的修改的这个部件的控制结构40包括非晶半绝缘层作为栅控制层。图34示出基于图19和20中所示出的部件的垂直晶体管部件；并且图35示出基 于图21和22中所示出的部件的垂直晶体管部件。图36借助于通过半导体主体100的垂直截面示出具有非晶半绝缘沟道控制层21 的垂直晶体管。在这个部件中，漂移区包括第一和第二漂移区段31、32，其中第一漂移区段 31直接邻接主体区41，且其中这个第一漂移区段31和主体区41就掺杂类型和掺杂浓度而 言是相同的。源电极51接触源区11并且经由较高掺杂的连接区44也接触主体区41。在 示出的部件中，栅电极43由不同材料(尤其是不同金属)的两个栅电极段43A、43B构成。 然而，栅电极43的两部分的实施方式仅是可选的。不言而喻，也存在提供单部分的栅电极 的可能性。这个栅电极可由金属或多晶半导体材料(诸如多晶硅)构成。在下文中将参考图37A到37M来说明用于制作根据图36的部件的可能方法。这 些图每个示出在制作方法的不同步骤期间半导体主体100的垂直截面。参考图37A，该方法首先提供具有不同掺杂半导体层的半导体主体100 第一层， 形成第二连接区12 ；第二层32’，形成后面的第二漂移区段；以及第三层44’，形成后面的连 接区44。结构化的蚀刻掩模被布置在半导体主体100的分别与第二连接区或漏区12相对 的一侧上，该蚀刻掩模例如是硬掩模。使用这个硬掩模，随后在半导体主体中蚀刻沟槽103。 这个沟槽例如使用各向同性蚀刻方法来制作，即使得沟槽103在垂直方向上延伸到第二连 接区12。在这点上，应当指出第二连接区12例如由半导体衬底形成，而半导体层32’和半导体层44’例如是外延层。参考图37C，在制作沟槽103之后，整体制作半导体层31’，即在沟 槽的侧壁和底部以及在半导体主体100的前侧上制作半导体层31’。这个半导体层31’形 成后面的第一漂移区段31并且具有对应的掺杂。例如使用外延方法来沉积半导体层31’。随后半导体层31’从沟槽的底部以及在半导体主体的前侧的区域中被去除，以便 半导体层仅保留在沟槽103的侧壁处，在那里其形成第一漂移区段31。此结果被示于图37D 中。而且，在回蚀刻半导体层31’之后，掺杂剂被注入到半导体主体100的前侧中以制作源 区11。在图37E到37G中示出的另外方法步骤期间形成栅极电介质42。例如使用氧化方 法来制作这个栅极电介质42。为了实现半导体主体的局部氧化，在氧化步骤之前制作保护 层301，其仅使半导体主体中要制作栅极电介质层的那些区域未被覆盖。参考图37E，制作 这个保护层301包括在沟槽103中的所有表面上以及在半导体主体的前侧上制作保护层、 以及参考图37F，在沟槽中要制作栅极电介质42的侧壁段的那些区域中局部地去除这个保 护层。例如通过使用布置在保护层301的前侧之上的抗蚀剂掩模以及通过把沟槽填充到其 中将要制作栅极电介质42的这种侧壁区域的水平，来执行这种局部去除保护层。参考图37G，执行沟槽的侧壁的未覆盖区域中的半导体主体的局部氧化，以便产生 栅极电介质层42。参考图37H，随后制作非晶半绝缘半导体层21。在这个实施例中执行制作这个半 绝缘层以使得该层仅覆盖沟槽的底部和侧壁，而不完全填充该沟槽。在示出的方法中，沟槽 用填充材料23进行填充，参考图371，该填充材料23首先被整体沉积，并且参考图37J，随 后分别被去除到某种程度或被回蚀刻，以使得其填充沟槽的下部区域，而使栅极电介质42 的区域中的沟槽未被覆盖。参考图37K和37L，随后制作栅电极。为此，接连地沉积两个导电层，诸如钛层43A’ 和铝层43B’。随后，这两层从半导体主体的前侧之上的区域中被去除。为此，例如蚀刻或抛 光方法(诸如CMP方法)是适合的。参考图37M，随后制作绝缘层61，，该绝缘层61，至少覆盖栅电极43A、43B并且用 来使栅电极与随后制作的源电极51电绝缘。随后，例如使用蚀刻方法来制作到源区11和 连接区44的接触孔，其中在另外的方法步骤中在这个接触孔中制作源电极51，其结果被示 于图36中。最后，应当指出，参考先前说明的图之一已说明的特征可与其它图的特征组合，即 使这在先前的说明中未被明确地指出。
权利要求
一种半导体部件，包括漂移区，其被布置在第一和第二连接区之间；非晶半绝缘材料的沟道控制层，其被布置成邻近漂移区。
2.权利要求1的半导体部件，其中该沟道控制层由下列材料之一制成掺杂或未 掺杂的非晶硅(aSi)、掺杂或未掺杂的碳化硅(aSiC)、类金刚石碳(DLC)、半绝缘多晶硅 (SIPOS)。
3.权利要求1的半导体部件，其中非晶半绝缘材料的功函数和漂移区的掺杂浓度彼此 适应以使得沿沟道控制层在漂移区中形成反型沟道。
4.权利要求3的半导体部件，其中漂移区被ρ掺杂，且其中它适用沟道控制层的非晶半 绝缘材料的功函数彡Eg+qX-qVs(inV)-(EF-Ev)qc5a是功函数，&是半导体材料的带隙，Ws是开始 强反型时的接触电势，Ef是费米能级，Ev是价带边缘的能级，χ是电子亲合势，q是基本电 荷。
5.权利要求3的半导体部件，其中漂移区被η掺杂，且其中它适用沟道控制层的非晶半 绝缘材料的功函数(1(1^彡(^-(1￥力1^) +收义)(1(^是功函数，4是半导体材料的带隙，Ws是开始强反 型时的接触电势，Ef是费米能级，Ε。是导带的能级，X是电子亲合势，q是基本电荷。
6.权利要求3的半导体部件，其中漂移区的掺杂和沟道控制层的材料的功函数彼此适 应以使得该功函数是势垒高度qOBp的至少65%，所述势垒高度qOBp对于ρ掺杂的漂移区 由下式给出ΦΒΡ = Vs(inv)+Ef-Ev而对于η掺杂的漂移区，所述势垒高度qOBp由下式给出ΦB = ￥s(inv)+Ec-EF, Vs(irw)均为强反型所需的接触电势，Ef是费米能级，Ev是价 带的能级，E。是导带的能级。
7.权利要求1的半导体部件，其中非晶半绝缘材料的功函数和漂移区的掺杂浓度彼此 适应以使得沿沟道控制层在漂移区中形成积累沟道。
8.权利要求7的半导体部件，其中漂移区被η掺杂，且其中它适用沟道控制层的非晶半 绝缘材料的功函数一3<(^+收-拟(^3是功函数，4是半导体材料的带隙33是开始强反型时的接触 电势，Ef是费米能级，Ε。是导带的能级，χ是电子亲合势，q是基本电荷。
9.权利要求7的半导体部件，其中漂移区被ρ掺杂，且其中它适用沟道控制层的非晶半 绝缘材料的功函数qc5a>Eg+qX-(EF-Ev)qc5a是功函数，&是半导体材料的带隙，Ws是开始强反型时的 接触电势，Ef是费米能级，Ev是价带边缘的能级，χ是电子亲合势，q是基本电荷。
10.权利要求1的半导体部件，其中沟道控制层直接邻接漂移区。
11.权利要求1的半导体部件，其中介电层被布置在沟道控制层和漂移区之间。
12.权利要求1的半导体部件，其中漂移区包括第一导电类型的第一漂移区段、以及与 第一导电类型互补的第二导电类型的第二漂移区段，该第一漂移区段被布置在第一漂移区 段和沟道控制层之间。
13.权利要求12的半导体部件，其中非晶半绝缘材料的功函数和漂移区的掺杂浓度彼2此适应以使得沿沟道控制层在第一漂移区中形成反型沟道。
14.权利要求1的半导体部件，其中沟道控制层直接邻接第二漂移区段。
15.权利要求1的半导体部件，其中介电层被布置在沟道控制层和第二漂移区段之间。
16.权利要求1的半导体部件，该半导体部件被实施为晶体管，其中第一连接区形成源 区，第二连接区形成漏区，并且该半导体部件包括控制结构，该控制结构具有主体区，其被布置在漂移区和源区之间，以及 栅电极，其被布置成邻近主体区。
17.权利要求16的半导体部件，其中控制结构包括被布置在栅电极和主体区之间的介电层。
18.权利要求16的半导体部件，其中控制结构包括被布置在栅电极和主体区之间的非晶半绝缘层。
19.权利要求18的半导体部件，其中非晶半绝缘层和沟道控制层被形成为共同层。
20.权利要求1的半导体部件，该半导体部件被实施为二极管，其中第一和第二连接区 被彼此互补地掺杂并且均邻接漂移区。
21.权利要求1的半导体部件，该半导体部件被实施为肖特基二极管，其中第一连接区 是肖特基金属区，第二连接区是半导体区，每个连接区均邻接漂移区。
22.权利要求1的半导体部件，其中漂移区、第一连接区和第二连接区被布置在半导体 主体中，且其中第一和第二连接区被布置成在半导体主体的横向方向上彼此远离。
23.权利要求22的半导体部件，其中沟道控制层被布置在半导体主体的第一侧之上。
24.权利要求22的半导体部件，其中沟道控制层被布置在半导体主体的沟槽中。
25.权利要求1的半导体部件，其中漂移区、第一连接区和第二连接区被布置在半导体 主体中，其中第一和第二连接区被布置成在半导体主体的垂直方向上彼此远离，且其中沟 道控制层被布置在半导体主体的沟槽中。
26.权利要求1的半导体部件，其中沟道控制层的材料的功函数小于4.07eV。
全文摘要
本发明涉及具有非晶沟道控制层的半导体部件。公开一种半导体部件，该半导体部件包括漂移区，其被布置在第一和第二连接区之间；非晶半绝缘材料的沟道控制层，其被布置成邻近漂移区。
文档编号H01L29/739GK101930999SQ201010207290
公开日2010年12月29日 申请日期2010年6月17日 优先权日2009年6月17日
发明者G·施米特 申请人:英飞凌科技奥地利有限公司