专利名称：具有稳定微结构的相变存储器装置及集成电路的制造方法
技术领域：
本发明是有关于基于硫族化合物(chalcogenide)材料的存储器装置及集成电路 的制造方法。
背景技术：
可通过施加处于适合在集成电路中实施的电平的电流来使基于相变的存储材料 (如基于硫族化合物的材料及类似材料)在非晶相与结晶相之间变相。大体非晶态的特征 在于电阻率高于大体结晶态的电阻率，此可容易被感测到以指示数据。这些特性使人们对 使用可编程电阻性材料来形成可用随机存取来读取及写入的非易失性存储器电路感兴趣。自非晶态变为结晶态通常为较低电流操作。自结晶变为非晶(本文中称之为复位 (reset))通常为较高电流操作，所述操作包含较短的高电流密度脉冲，以熔化或击穿结晶 结构。在此之后，相变材料迅速冷却，从而使相变过程骤冷(quenching)，并允许相变材料的 至少一部分稳定于非晶态。可通过以下方式来降低复位所需的电流的量值减小存储单元中的相变材料元件 的尺寸及/或电极与相变材料之间的接触面积，以用经过相变材料元件的较小绝对电流值 达成较高的电流密度。研究已进行至通过调整相变材料中的掺杂浓度并通过提供尺寸非常小的结构来 提供以低复位电流操作的存储器装置。尺寸非常小的相变装置的一个问题涉及耐久性 (endurance) 0具体而言，使用处于设定状态的相变材料制造的存储单元的电阻可能因相 变材料的成分在装置寿命期间随时间缓慢地变化而漂移。2008年10月2日申请的标题为 DIELECTRIC MESHISOLATED PHASE CHANGE STRUCTURE FOR PHASE CHANGEMEMORY 的共同待 决美国专利申请案第12/286，874号，解决了上文所论述的与相变存储器的成分在前几个 循环的操作期间的改变有关的问题中的一些问题。申请案第12/286，874号以引用的方式 如同本文中完整陈述一样并入本文中。此漂移可能引起可靠性问题及操作所述装置所需的控制电路的复杂性增加。举例 而言，若电阻在设定及/或复位状态存储单元上漂移，则相变速度改变、存储单元的动态电 阻可能改变、遭遇不同的保持(retention)行为(电阻稳定性)等等。这些问题的一个结 果是装置上所需要的感测电路针对每一个存储状态必须处理较宽范围的电阻，此情况通常 导致较低速度的操作。此外，设定过程及复位过程必须考虑到甚至在单一存储状态内存储 单元的不断变化的总体状况(bulk condition)，此情况通常导致阵列上的设定速度及复位 速度不均勻。因此，需要提供一种在装置寿命期间具有更稳定操作的存储单元结构。
发明内容
本文描述一种具有在主动区内有经修改(modified)的化学计量的相变材料元件 的存储器装置，其不会展现出现有技术的存储器装置的设定状态电阻的漂移。此外，本文描
4述一种制造存储器装置的方法，所述方法包含首先制造包含相变存储单元的阵列的集成 电路，所述相变存储单元具有具总体化学计量(bulk stoichiometry)的相变材料的主体； 且随后将成形电流(forming current)施加至阵列中的相变存储单元，以将相变材料体的 主动区中的总体化学计量改变为经修改的化学计量，所述经修改的化学计量不同于所述总 体化学计量，但并不干扰主动区外部的总体化学计量。总体化学计量的特征在于主动区外 部的热力学条件下的稳定性，而经修改的化学计量的特征在于主动区内部的热力学条件下 的稳定性。通过确立存储元件中的总体化学计量及经修改的化学计量，使存储单元的设定 状态电阻在存储单元的寿命期间稳定，存储单元寿命可延长至数百万及更多个设定/复位 循环。用作存储元件的相变材料的主体采用化学计量不均一的稳定微结构，其在主动区内 具有与相变材料的主体的主动区外部出现的原子浓度分布不同的原子浓度分布。相变材料 的主体的化学计量变换并非突然的，而是在沿主动区边界的变换区上发生的。变换区的特 性将根据存储单元的结构、所施加的成形电流的类型及其它因素而变化。如此处所使用的术语『化学计量』是指一定量的相变材料中的两种或两种以上物 质之间可(例如)使用能量分散X光光谱学(energy dispersivex-ray spectroscopy,EDX) 或等效的技术来测量的原子浓度的数量关系。在明显长于存储器装置的操作期间所使用的设定/复位脉冲的脉冲来施加成形 电流。举例而言，成形电流脉冲可包括单一脉冲或多个脉冲，其具有大于0.5毫秒的持续时 间，诸如1毫秒或更长。成形电流可具有斜坡式(ramped)后边缘，以防止修改过程的快速 骤冷。在代表性实施例中，阵列中的相变存储单元在设定状态下具有一电阻，所述电阻 在大于1百万个设定/复位循环期间电阻变化范围小于20千欧(kOhms)。已针对为GexSbyTez掺杂的氧化硅示范了所述方法，GexSbyTez具有χ = 2、y = 2且 ζ = 5的总体化学计量，掺杂有10至20原子百分比的氧化硅，且具有y > 2且ζ < 5的经 修改的化学计量(其中x、y及ζ是以一个有效位测量)。所得的装置示范设定状态下电阻 的稳定性的实质性改良。然而，所述过程可扩展至其它硫族化合物材料，其包含具有介电及 主动掺杂组成物的材料。本文所描述的制造过程包含在集成电路上提供电路，以将设定脉冲及复位脉冲施 加至存储单元以写入数据，且另外在存储单元的主动区中施加成形电流，以引起主动区内 的经修改的化学计量变化。本文所描述的存储器装置包括集成电路，其包含相变存储单元的阵列。阵列中的 存储单元包含相变材料的主体，所述相变材料的主体在其主动区外部具有总体化学计量且 在其主动区内部具有经修改的化学计量。虽然存储单元的此状况在现有技术的存储单元中 在许多设定/复位循环之后可能发生，但本文所描述的集成电路包含电路，而此电路既具 有用以将设定脉冲及复位脉冲施加至相变存储单元的阵列的编程模式，又具有用以将成形 电流施加至相变存储单元的阵列以将相变材料的主体中的主动区内的总体化学计量改变 为经修改的化学计量的成形模式。在以下图式、详细描述及权利要求范围中可看出所描述的技术的其它特征、特征 组合、态样及优点。
图1为绘示相变存储单元中的存储状态的电阻分布的曲线图。图2绘示相变存储单元的基本结构。图3为现有技术的存储单元的设定状态电阻及复位状态电阻对设定/复位循环数 目的图表。图4说明具有在主动区外部具有总体化学计量且在主动区内部具有经修改的化 学计量的相变材料的主体的存储单元的结构。图5为本文所描述的制造过程的简化流程图。图6至图14说明图5中所描述的制造过程中所使用的成形电流的替代脉冲形状。图15为如本文所述具有经修改的化学计量的第一实例存储单元的设定状态电阻 及复位状态电阻对设定/复位循环数目的图表。图16为如本文所述具有经修改的化学计量的第二实例存储单元的设定状态电阻 及复位状态电阻对设定/复位循环数目的图表。图17为如本文所述具有经修改的化学计量的第三实例存储单元的设定状态电阻 及复位状态电阻对设定/复位循环数目的图表。图18为在主动区中不具有经修改的化学计量的情况下存储单元中的相变材料的 主体的原子浓度分布的EDX图表。图19为在主动区中具有因成形脉冲而引起的经修改的化学计量的情况下，存储 单元中的相变材料体的原子浓度分布的EDX图表。图20为在主动区中具有因1 X 108个设定/复位循环而引起的经修改的化学计量 的情况下存储单元中的相变材料的主体的原子浓度分布的EDX图表。图21为在主动区中不具有经修改的化学计量的情况下存储单元的TEM显微照片影像。图22为在主动区中具有因成形脉冲而引起的经修改的化学计量的情况下存储单 元的TEM显微照片影像。图23为在主动区中具有因1 X 108个设定/复位循环而引起的经修改的化学计量 的情况下存储单元的TEM显微照片影像。图24说明使用如本文所述在主动区中具有介电网的相变材料的桥型存储单元结 构。图25说明使用如本文所述在主动区中具有介电网的相变材料的『通孔中主动 (active in via)』型存储单元结构。图26说明使用如本文所述在主动区中具有介电网的相变材料的小孔型存储单元结构。图27为包含如本文所述的相变存储单元的存储器阵列的简化电路图。图28为包含如本文所述的相变存储单元的集成电路存储器装置的简化方块图。主要元件符号说明100:低电阻设定状态101 读取边限102 高电阻复位状态103 临界电阻值
110:『伞型』存储单元
500、1830、1832、1834、1836 存储单元
111、520、1220、1320、1420 第一电极
112,530 介电质
113、516、1840、1842、1844、1846存储元件
114、、540、1240、1340、1440第二电极
115、260、262、264、510、1210、1310、1410主动区
125菱形样本
126正方形样本
200、202 206 正方形脉冲 201 熔化临界值
207、209、210、211、213、214、215、216、217脉冲
208、212、218后边缘
225三角形样本
226:χ样本
227六点星号样本
228圆形样本
229:+样本
230样本
231、241、251暗菱形样本
232、242、252亮菱形样本
233、243、253圆形样本
234、244、254暗三角形样本 235,240,250 亮三角形样本 242,252 =Te 261、263、265 底部电极 522 接触表面
1000 1040 步骤 1200 第二存储单元
1215介电间隙壁
1216桥型存储元件
1217宽度
1300 第三存储单元 1313 其余部分
1316柱形存储元件
1317宽度 1322 顶部表面 1324 底部表面
1400第四存储单元
1416小孔型存储元件
1710集成电路
1712存储器阵列
1714字线译码器
1716字线
1718位线译码器
1720、1860、1862 位线
1722总线
1724方块
1726数据总线
1728数据输入线
1730其它电路
1732数据输出线
1734控制器
1736偏压电路电压源与电流源
1854源极线
1855源极线终端电路
1856、1858 字线
1880电流路径
R1 最高电阻
R2 最低电阻
Rsa 临界电阻值
具体实施例方式参看图1至图28提供对本发明的实施例的详细描述。在相变存储器中，通过在相变材料的主动区内引起非晶相与结晶相(其具有显著 不同的电阻)之间的转变来储存数据。图1为储存单一位数据的存储单元中的存储状态 的电阻分布的曲线图，其包含对应于存储单元的主动区中的主要结晶相的低电阻设定(经 编程)状态100及对应于存储单元的主动区中的主要非晶相的高电阻复位(经擦除)状态 102。为达成可靠操作，电阻分布必须具有不重叠的电阻范围。低电阻设定设定状态100的最高电阻R1与高电阻复位状态102的最低电阻R2之 间的差异定义出读取边限(read margin) 101，其用于区分低电阻设定状态100下的存储单 元与高电阻复位状态102下的存储单元。可通过测量存储单元的电阻是在读取边限101内 的临界电阻值Rsa 103以上还是以下来判定储存于存储单元中的数据。在每存储单元多个 位的实施例中，存在两个以上电阻状态，且其间具有读取边限。为了在高电阻复位状态102与低电阻设定状态100之间可靠地进行区分，维持相 对较大的读取边限101是重要的。将存储单元上的感测电路设计为在所定义的读取边限内 操作，且较窄的边限需要较复杂的电路，且可能导致读取过程较慢。此外，基于设定状态及复位状态的电阻分布来设计设定脉冲及复位脉冲可以提升系统操作的效率。例如对于具有 较宽设定状态电阻分布的存储单元阵列，系统会需要对每个存储单元给予不同的的复位脉 冲功率来完成数据写入的动作，因而增加系统操作的复杂度及较长的操作时间。或对于同 样具有较宽设定状态电阻分布的存储单元阵列，系统可以给予同样而较高的复位脉冲功率 给所有的存储单元来完成数据写入的动作以换取较短的操作时间，但却会导致消耗能源的 增加及存储单元可靠度的下降。较窄的存储单元电阻分布将可以解决这个问题。图2说明现有技术『伞(mushroom)型』存储单元110，其具有延伸穿过介电质112 的第一电极111、包括相变材料的主体的存储元件113及位于存储元件113上的第二电极 114。第一电极111耦接至存取装置(未图标)(诸如二极管或晶体管)的端子，而第二电 极114耦接至位线，且可为位线(未图标)的一部分。第一电极111的宽度小于第二电极 114及存储元件113的宽度，从而在相变材料的主体与第一电极111之间形成较小的接触 面积，并在相变材料的主体与第二电极114之间形成相对较大的接触面积，以用经过存储 元件113的较小的绝对电流值达成较高的电流密度。因为第一电极111处的此较小接触面 积，电流密度在邻近第一电极111的区域内的操作中为最大，从而致使主动区115具有『伞』 形状，如图所示。在所说明的存储单元中，相变材料的主体的总体化学计量在主动区115内 部及外部是均一的。图3是在存储单元(具有耦接至约90纳米厚的相变材料的主体的直径为约50纳 米的底部电极)中以如图2中所说明的均一总体化学计量开始的存储单元的复位电阻(菱 形样本125)及设定电阻(正方形样本126)对设定/复位循环数目的对数标度图表。此 图表显示，设定电阻在1X106个循环期间向下漂移了超出一数量级，并继续向下漂移至约 1 X 108个循环，且此后存储单元出现故障。由于此图表是对数标度电阻与循环数目，所以 在此图表中，至约1X106个循环，不易将复位电阻的向下漂移与设定电阻的向下漂移进行 比较。然而，至约IX 106个循环，复位状态的电阻较之设定状态的电阻遭受类似或较大量 值的下降。此后，图表中清楚地绘示出复位电阻的下降，直至装置出现故障为止。在此实例 中，使用3. 5伏特的电源电位来施加复位脉冲，同时将峰值电压为3伏特的栅极电压施加至 存储单元的MOS存取晶体管，所述峰值电压具有19纳秒的上升边缘、40纳秒的水平区段及 2纳秒的下降边缘。在此实例中，使用3. 5伏特的电源电位来施加阶跃脉冲(step pulse), 同时将峰值电压为1. 6伏特的栅极电压施加至存储单元的MOS存取晶体管，所述峰值电压 具有100纳秒的上升边缘、300纳秒的水平区段及1990纳秒的后边缘。图4说明存储单元500，其包含延伸穿过介电质530以接触存储元件516的底表面 的第一电极520，以及包含位于由相变材料的主体构成的存储元件516上的第二电极540。 存储元件516中的相变材料的主体在主动区510外部具有总体化学计量，且在主动区510 内部具有经修改的化学计量，其中经修改的化学计量不同于总体化学计量。第一电极520及第二电极540可包括(例如)TiN或TaN。或者，第一电极520及 第二电极540可各自为W、WN、TiAlN或TaAIN，或包括(又例如)选自由经掺杂的Si、Si、 C、Ge、Cr、Ti、W、Mo、Al、Ta、Cu、Pt、Ir、La、Ni、N、0 及 Ru 组成的群组的一或多种元素及其 组合。在所说明的实施例中，介电质530包括SiN。或者，可使用其它介电材料(诸如氧 化硅)。
在此实例中，存储元件516的相变材料包括掺杂有10至20原子百分比(at% )的 氧化硅的GexSbyTez材料，其中对于总体化学计量，χ = 2、y = 2且z= 5。对于此实例的存 储单元，针对主动区中的经修改的化学计量，χ = 2、y = 4且z = 4(在一个有效位的舍入 误差内)。亦可使用其它硫族化合物及相变合金材料。如图中可看出，第一电极520与相变 材料的主体之间的接触表面522的宽度(其在一些实施例中为直径)小于存储元件516及 顶部电极(第二电极540)的宽度。因此，电流集中于存储元件516的邻近于第一电极520 的部分中，从而产生如图所示的主动区510，在此主动区510中，相变动力学在操作期间受 到限制。存储元件516亦包含在主动区510外部的非主动区。使用此材料，非主动区保持 于具有较小晶粒尺寸的多晶状态。主动区510在富含介电质的网(mesh)(未图示)内包括相变材料区域，如上文 引用的标题为 DIELECTRIC MESH ISOLATED PHASE CHANGESTRUCTURE FOR PHASE CHANGE MEMORY的美国专利申请案第12/286，874号中详细描述，所述相变材料区域是因氧化硅掺 杂与相变合金分离而导致。图5说明用于制造如图4所示的包括具有总体化学计量且在主动区内具有经修改 的化学计量的相变材料的主体的存储单元的制造过程的工艺流程图。在步骤1000处，形成具有接触表面522的第一电极520，其延伸穿过介电质530。 在所说明的实施例中，第一电极520包括TiN，且介电质530包括SiN。在一些实施例中，第 一电极520的接触表面522具有亚光刻(sublithographic)宽度或直径。第一电极520延伸穿过介电质530，至下方的存取电路(未图标)。下方的存取电 路可通过如此项技术中已知的标准工艺形成，且存取电路的元件的组态取决于实施本文所 描述的存储单元的阵列组态。一般而言，存取电路可包含存取装置，诸如晶体管及二极管、 字线及源极线、导电插塞(conductive plug)及半导体基板内的经掺杂区。可(例如)使用如2007年6月18日申请的美国专利申请案第11/764，678号中 所揭示的方法、材料及工艺来形成第一电极520及介电质530，所述申请案现为公开案第 US2008-0191187 号，其于 2008 年 8 月 14 日公开，标题为『Method for Manufacturing a Phase Change Memory Devicewith Pillar Bottom Electrode』，且以弓|用的方式并入本文 中。举例而言，可在存取电路(未图标)的顶表面上形成电极材料层，随后使用标准光刻技 术使电极层上的光刻胶层图案化，以便形成覆于第一电极520的位置上的光刻胶掩模。接 下来，使用(例如)氧等离子体来修整光刻胶掩模，以形成覆于第一电极520的位置上的具 有亚光刻尺寸的掩模结构。接着，使用经修整的光刻胶掩模来对电极材料层进行刻蚀，从而 形成具有亚光刻直径的第一电极520。接下来，形成介电质530并使其平坦化。作为另一实例，可使用如2007年9月14日申请的美国专利申请案第11/855，979 号中所揭示的方法、材料及工艺来形成第一电极520及介电质530，所述申请案现为公开案 第 US2009-0072215 号，其于 2009 年 3 月 19 日公开，标题为『Phase Change Memory Cell in Via Array with Self-Aligned, Self-Converged Bottom Electrode and Method for Manufacturing』，且以引用的方式并入本文中。举例而言，可在存取电路的顶表面上形成介 电质530，随后循序地形成隔离层及牺牲层。接下来，在牺牲层上形成掩模，其具有接近于 或等于形成掩模所使用的工艺的最小特征尺寸的开口，所述开口覆于第一电极520的位置上。接着，使用掩模来选择性地刻蚀所述隔离层及牺牲层，从而在隔离层与牺牲层中形成通 孔(via)，并使介电质530的顶表面曝露。在移除掩模之后，对通孔执行选择性底切刻蚀， 使得隔离层被刻蚀，同时使牺牲层及介电质530保持完整。接着，在通孔中形成填充材料， 其因选择性底切刻蚀工艺而导致填充材料中的自对准空隙形成于通孔内。接下来，对填充 材料执行非等向性刻蚀工艺以打开空隙，且刻蚀继续，直至介电质530暴露于空隙下方的 区域中为止，从而形成包括通孔内的填充材料的侧壁间隙壁。所述侧壁间隙壁具有实质上 由空隙的尺寸决定的开口尺寸，且因此可小于光刻工艺的最小特征尺寸。接下来，使用侧 壁间隙壁作为刻蚀掩模来刻蚀介电质530，从而在介电质530中形成直径小于最小特征尺 寸的开口。接下来，在介电质530中的开口内形成电极层。接着，执行诸如化学机械抛光 (chemical mechanical polishing, CMP)的平坦化工艺，以移除隔离层及牺牲层且形成第 一电极520。在步骤1010处，在第一电极520及介电质530上沉积具有总体化学计量的相变材 料的主体(例如，具有10站％至20站％的氧化硅的经掺杂Ge2Sb2Te5MW)。可通过在氩环 境中以10瓦特的DC功率将GSP靶材且以10至115瓦特的RF功率将SiO2靶材共同溅射来 实行Ge2Sb2Te5及氧化硅的沉积。可使用其它适合特定相变材料及存储单元结构的工艺。可执行任选的退火(未图示)以使相变材料结晶。在所说明的实施例中，在氮环 境中，在300°C下实行热退火步骤达100秒。或者，由于随后执行以完成所述装置的后段 (back-end-of-line,BEOL)工艺取决于用于完成所述装置的制造技术而可包含高温循环及 /或热退火步骤，因此在一些实施例中，可通过以下工艺来完成所述退火，而并非将单独的 退火步骤添加至制造线。接下来，在步骤1020处，形成第二电极540，从而产生图4中所说明的结构。在所 说明的实施例中，第二电极540包括TiN。接下来，在步骤1030处，执行后段处理以完成芯片的半导体工艺步骤。BEOL工艺 可为如此项技术中已知的标准工艺，且所执行的工艺取决于实施存储单元的芯片的组态。 一般而言，通过BEOL工艺形成的结构可包含用于芯片上作为内联机(包含用以将存储单元 耦接至周边电路的电路)的接触窗、层间介电质及各种金属层。这些BEOL工艺可包含在高 温下沉积介电材料，诸如在400°C下沉积SiN或在500°C或更高的温度下沉积高密度等离子 体(high density plasma,HDP)氧化物。由于这些工艺，在装置上形成如图28所示的控制 电路及偏压电路，在一些实施例中，包含用于如下所述施加成形电流的电路。接下来，在步骤1040处，将成形电流施加至阵列中的存储单元，以使主动区在足 以导致存储单元500的主动区中形成经修改的化学计量的持续时间内熔化。可使用芯片上 的控制电路及偏压电路来施加成形电流，以至少使主动区熔化并冷却一次或足够次数，从 而导致形成经修改的化学计量。因此，可实施控制电路及偏压电路，以使用不同于装置操作 期间所使用的正常设定/复位循环的电压电平及脉冲长度来执行成形模式。在又一替代方 案中，可在制造期间在制造线中使用连接至芯片的设备(诸如测试设备)来执行熔化/冷 却循环，以设定电压量值及脉冲高度。将成形电流施加至存储单元，从而产生非均勻的电流，所述电流形成温度分布，所 述温度分布在主动区中小于IOOnm的半径内可能相差摄氏数百度。举例而言，在成形脉 冲期间，相变材料的主体中的温度在底部电极附近可大于600°C，且在主动区外部可小于150°C。这在如此小的体积内是非常大的温度梯度，且产生较大的内部应力。因此，相变材料 中的原子倾向于重新排列为适合所述温度梯度的最稳定(最低能量)结构及成分分布。主 动区内的化学计量改变以形成稳定结构，而主动区外部的总体化学计量基本上保持不变。 在形成结构/成分分布之后，来自温度梯度的应力可减轻。这如下文更详细地描述使存储 单元在装置寿命期间更加稳定。可以相信，在较高温度下，GexSbyTez材料偏好较高的Sb成 分及较少的Ge。因此，在成形脉冲之后，Sb原子移动至温度较高的主动区(亦即，接近主动 区中的底部电极)，从而致使设定(SET)电阻降低，且致使化学计量发生可测量的变化。图6至图14说明成形电流的多种脉冲形状，可施加所述成形电流以在存储单元的 相变材料的主体的主动区中产生经修改的化学计量。在图6中，施加具有相对较长持续时间以及较快上升边缘及下降边缘的单一正方 形脉冲200，其中相变材料的熔化临界值201以上的振幅引起高温相中足以在主动区中形 成经修改的化学计量的累积持续时间。代表性脉冲宽度可自约0. 5毫秒至200多毫秒变动， 取决于所使用的材料、存储单元的组态、阵列中的存储单元的数目、存储单元的以设定/复 位循环数目计的指定寿命以及其它因素。图7绘示可施加成形电流作为一连串的正方形脉冲202、203，其引起在高温相中 足以在主动区中形成经修改的化学计量的累积持续时间。图8绘示可施加成形电流作为具有逐步下降的量值的一连串的正方形脉冲204、 205、206，逐步下降的量值引起高温相中足以在主动区中形成经修改的化学计量的累积持 续时间。逐步下降的量值可防止在结构中形成界面层及局部异常。图9绘示可施加成形电流作为单一脉冲207，脉冲207具有快速上升边缘及斜率恒 定或几乎恒定的斜坡形后边缘(或尾部)208，其引起高温相中足以在主动区中形成经修改 的化学计量的累积持续时间。成形脉冲的尾部208可使原子更缓和地移动，而不会突然停 止(骤冷)，因此防止主动区中形成界面层。对于具有在比骤冷切断(quench cutoff)短的 间隔中倾斜至零的快速后边缘的脉冲而言，快速后边缘可被视为『骤冷』，其致使主动区中 处于非晶相的材料固化。此骤冷切断在基于Ge2Sb2Te5的相变材料中约为10纳秒，且对于 不同的相变材料将不同。在图9所示的实施例中，后边缘在明显大于骤冷切断(例如，大于 骤冷切断的两倍，且可比骤冷切断长5至10倍或更多倍)的时间间隔内倾斜。图10绘示可施加成形电流作为一连串的脉冲209、210，脉冲209、210具有倾斜式 后边缘，其具有斜率恒定或几乎恒定的相对较长的尾部，其引起高温相中足以在主动区中 形成经修改的化学计量的累积持续时间。对于具有峰值电流的脉冲(所述峰值电流对于相 变材料足以在第一持续时间内致使主动区中的温度超过熔化临界值)，在此实例中，电流量 值在明显大于骤熄切断的时间间隔期间下降的倾斜式后边缘可减少界面在相变材料的主 体内形成。图11绘示可施加成形电流作为单一脉冲211，脉冲211具有快速上升边缘及斜坡 形或倾斜的具有变化的斜率的后边缘(或尾部)212，后边缘212在后边缘的长度上自相对 较高的负斜率变为接近于零的斜率，其引起高温相中足以在主动区中形成经修改的化学计 量的累积持续时间。对于具有峰值电流的脉冲(所述峰值电流对于相变材料足以在第一持 续时间内致使主动区中的温度超过熔化临界值)，在此实例中，电流量值在大于骤冷切断的 时间间隔期间下降的倾斜式后边缘可减少界面在相变材料的主体内形成。
图12绘示可施加成形电流作为一连串的脉冲213、214，脉冲213、214具有斜坡式 后边缘，其具有斜率变化的相对较长的尾部，其引起高温相中足以在主动区中形成经修改 的化学计量的累积持续时间。每一脉冲或仅最后一个脉冲的特征可在于具有对于相变材料 足以在第一持续时间内致使主动区中的温度超过熔化临界值的峰值电流，以及具有电流量 值在明显大于骤冷切断的时间间隔期间下降的倾斜式后边缘。图13绘示可施加成形电流作为一连串的脉冲215，216，脉冲215、216具有逐步下 降的振幅，且具有倾斜式后边缘，其具有斜率恒定或几乎恒定的相对较长的尾部，其引起高 温相中足以在主动区中形成经修改的化学计量的累积持续时间。每一脉冲或仅最后一个脉 冲的特征可在于具有对于相变材料足以在第一持续时间内致使主动区中的温度超过熔化 临界值的峰值电流，以及具有电流量值在明显大于骤冷切断的时间间隔期间下降的倾斜式 后边缘。图14绘示可施加成形电流作为单一脉冲217，脉冲217具有快速上升边缘及由逐 步下降的后边缘(或尾部)218实施的倾斜式后边缘，其引起高温相中足以在主动区中形成 经修改的化学计量的累积持续时间。图6至图14绘示成形电流的多种脉冲形状。当然，可施加其它脉冲形式及脉冲序 列，以达成致使在主动区中形成经修改的化学计量的结果。在第一实例中，将成形电流脉冲给予具有图2的结构(其具有直径约为50纳米的 底部电极，底部电极耦接至厚度约90纳米的相变材料的主体)的样本装置，所述成形电流 脉冲具有100纳秒的尾部且脉冲宽度为1毫秒。通过在源极线及位在线施加3. 5伏特的 电源电压来产生成形脉冲，同时在MOS存取晶体管上施加具有3伏特的峰值的具有所指派 的形状的电压脉冲。存储单元是具有TiN底部电极的伞型存储单元，所述底部电极具有直 径约为50纳米的接触表面，其与相变材料的主体接触，所述相变材料的主体包括掺杂有10 原子百分比(at% )氧化硅且具有其中χ = 2、y = 2且ζ = 5的总体化学计量的GexSbyTez 材料。下文所论述的图22中绘示所述存储单元的影像。图15是存储单元的复位电阻(三 角形样本225)及设定电阻(χ样本226)对设定/复位循环数目的对数标度图表。此图表 显示，设定电阻在前IX 106个循环期间是平坦的，且此后开始降低。同样地，复位电阻在前 1X106个循环期间是平坦的，且此后开始降低。此图表中的设定电阻在一百万个设定/复 位循环期间电阻变化范围小于约40千欧。与图3所示的图表相比，存储单元的稳定性得以 惊人且实质性地改良，而发生故障前的循环数目并未减少，在1 X 108个循环以上。在第二实例中，将成形电流作为一连串的20个脉冲而给予具有图2的结构的样 本装置，所述脉冲具有1毫秒的脉冲宽度且具有100微秒的尾部，如上文关于图15所述而 施加所述成形电流。存储单元是具有TiN底部电极的伞型存储单元，所述底部电极具有直 径约为50纳米的接触表面，其与相变材料的主体接触，所述相变材料的主体包括掺杂有10 原子百分比(at% )氧化硅且具有其中χ = 2、y = 2且ζ = 5的总体化学计量的GexSbyTez 材料。图16是在成形电流序列之后所述存储单元的复位电阻(六点星号样本227)及设定 电阻(圆形样本228)对设定/复位循环数目的对数标度图表。此图表显示，设定电阻在前 IX 106个循环之后是平坦的，且此后开始降低。同样地，复位电阻在前IX 106个循环之后 是平坦的，且此后开始降低。此图表中的设定电阻在一百万个设定/复位循环期间在约20 千欧的电阻变化幅度中保持恒定。与图15所示的图表相比，开始电平明显地降低，且电阻开始减弱所在的循环计数较高。因此，此实例的成形电流可为具有更均一的设定电阻及复 位电阻的装置提供较高的指定循环。在第三实例中，将成形电流脉冲给予具有图2的结构的样本装置，所述成形电流 脉冲具有200毫秒的脉冲宽度且具有100微秒的尾部，如上文参看图15所述而施加所述成 形电流脉冲。存储单元是具有TiN底部电极的伞型存储单元，所述底部电极具有直径约为 50纳米的接触表面，其与相变材料的主体接触，所述相变材料的主体包括掺杂有10原子百 分比(at% )氧化硅且具有其中χ = 2、y = 2且ζ = 5的总体化学计量的GexSbyTez材料。 图17是所述存储单元的复位电阻(+样本229)及设定电阻(_样本230)对设定/复位循 环数目的对数标度图表。此图表显示，设定电阻在前1 X 107个循环之后是平坦的，且此后 开始降低。同样地，复位电阻在前IX 107个循环之后是平坦的，且此后开始降低。此图表 中的设定电阻在一百万个设定/复位循环期间电阻变化范围小于约5千欧。与图16所示 的图表相比，开始电平明显地降低，且电阻开始减弱所在的循环计数较高。因此，此实例的 成形电流可为具有更均勻的设定电阻及复位电阻的装置提供较高的指定循环。图18是在操作之前且无成形电流的情况下具有图2所示的结构的存储单元的相 变材料的主体的原子浓度分布的曲线图。此曲线图是使用EDX产生的，且绘示Ge (亮三角 形样本235)、Sb (暗菱形样本231)、Te (亮菱形样本232)、Si (圆形样本233)及Ti (暗三 角形样本234)的原子百分比。Ti样本在水平标度上约20纳米处显示顶部电极的位置，且 在约100纳米处显示底部电极的位置。Si浓度是相变材料的主体中的氧化硅掺杂的反映。 Si浓度在底部电极处的跳变反映了氮化硅介电层中的硅。Ge及Sb的浓度在相变材料的主 体中始终稳定于约20原子百分比。同样地，Te的浓度恒定于约50原子百分比。此情形显 示原始存储单元(virgin cell)的总体化学计量与针对掺杂有IOat%氧化硅的Ge2Sb2Te5 材料所预期的情况是一致的。主动区中在约80纳米与100纳米之间的位置处的化学计量 与总体化学计量相同。图19是在(如上文关于图15所论述)持续时间约为1毫秒且具有100微秒的 尾部的成形脉冲之后具有图2所示的结构的存储单元的相变材料的主体的原子浓度分布 的曲线图。此曲线图是使用EDX产生的，且绘示Ge (亮三角形样本240)、Sb (暗菱形样本 241)、Te (亮菱形样本242)、Si (圆形样本243)及Ti (暗三角形样本244)的原子百分比。 Ti样本在水平标度上约20纳米处显示顶部电极的位置，且在约100纳米处显示底部电极 的位置。Ge的浓度在相变材料的主体中始终相对稳定于约20原子百分比。Te的浓度在主 动区外部恒定于约50原子百分比，而在主动区内下降至约40原子百分比。Sb的浓度在主 动区外部恒定于约20原子百分比，而在主动区内增加至约40原子百分比。此情形显示主 动区外部的总体化学计量与针对掺杂有10站％氧化硅的GexSbyTez材料所预期的情况是一 致的，其中χ = 2、y = 2且ζ = 5。主动区中在约80纳米与100纳米之间的位置中存在经 修改的化学计量，其中χ = 2、y > 2且2 < 5，且在主动区的一些部分中，χ = 2、y = 4且ζ =4 (如上文所提及，在原子计数χ、y及ζ中使用一个有效位)。图20是在具有如上文关于图3所述的形式的十亿个设定/复位循环之后具有图2 所示的结构的存储单元的相变材料的主体的原子浓度分布的曲线图。此曲线图是使用EDX 产生的，且绘示Ge (亮三角形样本250)、Sb (暗菱形样本251)、Te (亮菱形样本252)、Si (圆 形样本253)及Ti (暗三角形样本254)的原子百分比。Ti样本在水平标度上约20纳米处
14显示顶部电极的位置，且在约100纳米处显示底部电极的位置。Ge的浓度在相变材料的主 体中始终相对稳定于约20原子百分比。Te的浓度在主动区外部恒定于约50原子百分比， 而在主动区内下降至约40原子百分比。Sb的浓度在主动区外部恒定于约20原子百分比， 而在主动区内增加至约40原子百分比。此情形显示主动区外部的总体化学计量与针对掺 杂有10站％氧化硅的GexSbyTez材料所预期的情况是一致的，其中χ = 2、y = 2且ζ = 5。 主动区中在约80纳米与100纳米之间的位置中存在经修改的化学计量，其中χ = 2、y > 2 且2 < 5，且在主动区的一些部分中，χ = 2、y = 4且ζ = 4。因此，成形脉冲致使主动区中 的化学计量变换，而此变换类似于由1亿个设定/复位循环引起的变换。然而，在制造过程 期间使用成形电流而引起的变换不会如图3的图表所预测的那样导致存储单元的循环耐 久性因此降低。图21是原始存储单元的TEM影像，其显示具有直径约为50纳米的接触表面的底 部电极261，此接触表面与相变材料的主体接触，所述相变材料的主体具有主动区260。TEM 影像显示相变材料的主体的均勻成分。图22是已经受成形电流脉冲的存储单元的TEM影 像，所述成形电流脉冲具有1毫秒的脉冲宽度，而其后是长度为100微秒的呈斜坡式后边缘 形式的尾部。所述影像显示具有直径约为50纳米的接触表面的底部电极263，所述接触表 面与相变材料的主体接触，所述相变材料的主体具有主动区262。主动区中的经修改的化学 计量自影像显而易见。图23是已经受1亿个设定/复位循环的存储单元的TEM影像。此 影像显示具有直径约为50纳米的接触表面的底部电极265，所述接触表面与相变材料的主 体接触，所述相变材料的主体具有主动区264。主动区中的经修改的化学计量自影像显而易 见，且与图22中的化学计量看起来大体上相同。图24至图26说明包括相变材料的主体的存储单元，所述相变材料的主体具有总 体化学计量，且具有有经修改的化学计量的主动区。上文参看图2及图4的元件而描述的 材料可在图24至图26的存储单元中实施，且因此不再重复对这些材料的详细描述。图24说明第二存储单元1200的横截面图，第二存储单元1200具有相变材料的主 体，所述相变材料的主体具有总体化学计量且形成桥型存储元件1216，且具有如上文所述 有经修改的化学计量的主动区1210。存储单元1200包含介电间隙壁1215，其使第一电极1220与第二电极1240分离。 存储元件1216延伸越过介电间隙壁1215，以与第一电极1220及第二电极1240接触，从 而在第一电极1220与第二电极1240之间界定电极间电流路径，其路径长度由介电间隙壁 1215的宽度1217界定。在操作时，当电流在第一电极1220与第二电极1240之间经过并通 过存储元件1216时，主动区1210的变热速度比存储元件1216的其余部分的变热速度快。图25说明第三存储单元1300的横截面图，第三存储单元1310具有相变材料的主 体，所述相变材料的主体具有总体化学计量且形成柱形存储元件1316，且具有如上文所述 有经修改的化学计量的主动区1310。存储单元1300包含柱形存储元件1316，其分别在顶部表面1322及底部表面1324 处与第一电极1320及第二电极1340接触。在此实例中，存储元件1316的宽度1317与第一 电极1320及第二电极1340的宽度大体上相同，以界定由介电质(未图示)围绕的多层柱。 如本文所使用，术语『大体上』是指容纳制造容许度。在操作中，当电流在第一电极1320与 第二电极1340之间经过并通过存储元件1316时，主动区1310的变热速度比存储元件的其余部分1313的变热速度快。图26说明第四存储单元1400的横截面图，第四存储单元1400具有相变材料的主 体，所述相变材料的主体具有总体化学计量且形成小孔型存储元件1416，且具有如上文所 述有经修改的化学计量的主动区1410。存储单元1400包含小孔型存储元件1416，其由介电质(未图示)围绕，且分别在 顶部表面及底部表面处与第一电极1420及第二电极1440接触。所述存储元件的宽度小于 第一电极及第二电极的宽度，且在操作中，当电流在第一电极与第二电极之间经过并通过 存储元件时，主动区的变热速度比存储元件的其余部分的变热速度快。如将了解，本发明不限于本文所描述的存储单元结构，且通常包含包括相变材料 的主体的存储单元，所述相变材料的主体具有总体化学计量，且具有有经修改的化学计量 的主动区，使得所得结构如上文所述变得稳定。图27中说明四个存储单元1830、1832、1834、1836，其具有稳定的存储元件1840、 1842、1844、1846，其表示阵列的一小区段。存储单元1830、1832、1834、1836的存取晶体管中的每一者的源极共同连接至源 极线1854，源极线1854在源极线终端电路1855(诸如接地端子)中终止。在另一实施例 中，存取装置的源极线不在邻近存储单元之间共享，而是可独立控制的。在一些实施例中， 源极线终端电路1855可包含偏压电路(诸如电压源及电流源)以及译码电路，译码电路用 于将除接地外的偏压配置施加至源极线1854。多个字线(包含字线1856、1858)沿第一方向平行延伸。字线1856、1858与字线 译码器1714电连通(electrical communication)。存储单元1830及1834的存取晶体管 的栅极连接至字线1856，而存储单元1832及1836的存取晶体管的栅极共同连接至字线 1858。多个位线(包含位线1860、1862)在第二方向上平行延伸，且与位线译码器1718 电连通。在所说明的实施例中，存储元件中的每一者配置于对应存取装置的漏极与对应位 线之间。或者，存储元件可位于对应存取装置的源极侧。控制电路及偏压电路(见图28) 耦接至阵列，且提供用于将成形电流施加至存储单元以如上文所述修改主动区的化学计量 的构件。图28是集成电路1710的简化方块图，集成电路1710包含存储器阵列1712，存储 器阵列1712是使用具有主动区的存储单元来实施的，所述主动区如本文所述包括在富含 介电质的网内具有经修改的化学计量的相变区域。具有读取模式、设定模式及复位模式的 字线译码器1714耦接至多个字线1716并与之电连通，字线1716沿存储器阵列1712中的 列配置。位线(行)译码器1718与多个位线1720电连通，以读取、设定及复位存储器阵列 1712中的相变存储单元(未图标)，位线1720沿存储器阵列1712中的行配置。在总线1722 上将地址供应至字线译码器1714以及位线译码器1718。方块1724中的感测电路(感测放 大器)及数据输入结构(包含用于读取模式、设定模式及复位模式的电压及/或电流源) 经由数据总线1726耦接至位线译码器1718。数据经由数据输入线1728自集成电路1710 上的输入/输出端或自集成电路1710内部或外部的其它数据源供应至方块1724中的数据 输入结构。集成电路1710上可包含其它电路1730，诸如通用处理器或专用应用电路，或提 供由存储器阵列1712支持的芯片上系统(system-on-a-chip)功能性的模块的组合。数据经由数据输出线1732自方块1724中的感测放大器供应至集成电路1710上的输入/输出 端，或供应至集成电路1710内部或外部的其它数据目的地。在此实施例中，使用偏压配置状态机实施的控制器1734控制偏压电路电压与电 流源1736的应用，以用于对字线及位线施加偏压配置，其包含读取、编程、擦除、擦除验证 及编程验证电压及/或电流。此外，如上文所提及，实施用于施加成形电流的偏压配置。可 使用如此项技术中已知的专用逻辑电路来实施控制器1734。在替代实施例中，控制器1734 包括通用处理器，其可在同一集成电路上实施，以执行计算机程序来控制装置的操作。在其 它实施例中，可利用专用逻辑电路与通用处理器的组合来实施控制器1734。可使用如在此项技术中为标准的具有分压器及电荷泵的电源输入、电流源电路、 脉冲整形电路、时序电路及电压与电流开关来实施方块1736中的成形脉冲及偏压电路电 压与电流源。方块1736处的成形脉冲及偏压电路电压及电流源中的控制器1734提供用于施加 成形电流以如上文所述引起主动区中的化学计量的修改的构件。如图28所示，存储器阵列1712的存储单元中的每一者包含存取晶体管(或其它 存取装置，诸如二极管)及具有主动区的存储元件，所述主动区包括如上文所述具有稳定 化学计量的相变材料。将理解，存储器阵列1712不限于图27中所说明的阵列组态，而是亦可使用额外的 阵列组态。此外，在一些实施例中，可替代MOS晶体管而使用双极(bipolar)晶体管或二极 管作为存取装置。在操作中，存储器阵列1712中的存储单元中的每一者依据对应存储元件的电阻 而储存数据。举例而言，可由感测电路(方块1724)的感测放大器通过将用于选定存储单 元的位线上的电流与合适的参考电流进行比较来判定数据值。可将参考电流确立为预定 电流范围对应于逻辑『0』，且一不同的电流范围对应于逻辑『1』。因此，可通过将合适的电压施加至字线中的一者以及将位线中的一者耦接至电压 源而使得电流流经选定存储单元来达成对存储器阵列1712的存储单元的读取或写入。图 27中展示一实例，其中通过如下方式来确立通过选定存储单元(在此实例中为存储单元 1830及对应的存储元件1840)的电流路径1880 将电压施加至位线1860、字线1856及源 极线1854，所述电压足以接通存储单元1830的存取晶体管，并在电流路径1880中引起电流 以自位线I860流至源极线1854，或反之亦然。所施加电压的电平及持续时间取决于所执行 的操作，例如读取操作或写入操作。在存储单元的复位(或擦除)操作中，字线译码器1714促进向字线提供合适的电 压脉冲，以接通存储单元的存取晶体管。位线译码器1718促进将具有合适振幅及持续时间 的电压脉冲供应至位线，以引起电流流经存储元件，所述电流使存储元件的主动区的温度 上升至高于相变材料的转变温度，且亦高于熔化温度，从而使主动区的相变材料处于液态。 接着，例如通过使位线上及字线上的电压脉冲终止来使电流终止，从而在主动区冷却至高 电阻大体非晶相时产生相对较快的骤冷时间，从而确立存储单元中的高电阻复位状态。复 位操作亦可包括一个以上脉冲，例如使用一对脉冲。在选定存储单元的设定(或编程)操作中，字线译码器1714促进向字线提供合适 的电压脉冲，以接通存储单元的存取晶体管。位线译码器1718促进将具有合适振幅及持续时间的电压脉冲供应至位线，以引起电流流经存储元件，所述电流脉冲足以使主动区的温 度上升至高于转变温度，且导致主动区的相变区域中自高电阻大体非晶状况转变为低电阻 大体结晶状况，此转变使所有存储元件的电阻降低，且将存储单元设定为低电阻状态。在对储存于存储单元中的数据值的读取(或感测)操作中，字线译码器1714促进 向字线提供合适的电压脉冲，以接通存储单元的存取晶体管。位线译码器1718促进将具有 合适振幅及持续时间的电压供应至位线，以引起电流流经存储元件，所述电流不会导致存 储元件经受电阻状态的变化。位在线且经过存储单元的电流取决于存储单元的电阻，且因 此取决于与存储单元相关联的数据状态。因此，可通过侦测存储单元的电阻是对应于高电 阻状态还是对应于低电阻状态(例如通过感测电路(方块1724)的感测放大器将对应位在 线的电流与合适的参考电流进行比较)来判定存储单元的数据状态。在成形脉冲模式下，控制器1734中的控制电路及方块1736中的偏压电路被启用， 以执行用于循环通过相变存储单元的阵列并施加成形电流以引起主动区中化学计量的修 改的程序。在将晶粒(die)分成个别芯片(chip)之后，可在代表性系统中通过控制信号来 启用控制电路以执行此化学计量的修改的程序，所述控制信号是通过测试线中的制造设备 使用接触探针提供的。以上动作亦可在封装晶粒之后，使用类似于芯片测试的设备或特别 设计的专用设备来执行。此外，所述设备可经组态以同时将成形电流施加至多个存储单元， 使得图5中的成形步骤1040的总处理时间可减少，因此改良生产率。本文所描述的实施例中所使用的相变材料由氧化硅及G2S2T5构成。亦可使用其它 包含硫族化合物的相变合金。硫族元素包含形成周期表中的VIA族的一部分的四种元素氧 (0)、硫(S)、硒(Se)及碲(Te)中的任一者。硫族化合物包括硫族元素与正电性更强的元 素或自由基的化合物。硫族化合物合金包括硫族化合物与其它材料(诸如过渡金属)的组 合。硫族化合物合金通常含有来自元素周期表的IVA族的一或多种元素，诸如锗(Ge)及锡 (Sn)。通常，硫族化合物合金包含包括以下各项中的一或多者的组合锑(Sb)、镓(Ga)、铟 (In)及银(Ag)。技术文献中已描述了许多基于相变的存储材料，包含以下各项的合金Ga/ Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/ In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te 及 Te/Ge/Sb/S。在 Ge/Sb/Te 合金族中，许多合金成 分为可使用的。此成分可表征为TeaGebSb1(lMa+b)。一位研究者已将最有用的合金描述为在沉 积的材料中Te的平均浓度充分低于70%，通常低于约60%，且一般自低至约23%至高达约 58 %的Te变动，且最佳自约48 %至58 %的Te变动。Ge在材料内的浓度高于约5 %，且自约 8%的低值至约30%的平均值变动，大体上保持低于50%。最佳的是，Ge的浓度自约8%至 约40%变动。此成分中主要组成元素的其余部分为Sb。百分比为原子百分比，其总共构成 组成元素的原子的100%。(Ovshinsky的第5，687，112号专利，第10至11栏)。另一位研 究者评估的特定合金包含 Ge2Sb2Te5、GeSb2Te4 及 GeSb4Te7 (Noboru Yamada,『Potential of Ge-Sb-TePhase-Change Optical Disks for High-Data-Rate Recording』， SPIE v.3109, 第28至37页(1997))。更一般而言，诸如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、钼 (Pt)等过渡金属及其混合物或合金可与Ge/Sb/Te组合，以形成具有可编程电阻特性的相 变合金。在Ovshinsky的'112专利中第11至13栏处给出可能有用的存储材料的具体实 例，所述实例特此以引用的方式并入本文中。在一些实施例中，硫族化合物及其它相变材料 掺杂有杂质，以使用经掺杂的硫族化合物来修改存储元件的导电性、转变温度、熔化温度及其它特性。用于掺杂硫族化合物的代表性杂质包含氮、硅、氧、二氧化硅、氮化硅、铜、银、金、 铝、氧化铝、钽、氧化钽、氮化钽、钛及氧化钛。见(例如)美国专利第6，800，504号及美国 专利申请公开案第US 2005/0029502号。代表性硫族化合物材料可具有如下表征的总体化学计量=GexSbyTez，其中 χ y ζ = 2 2 5。可以χ :0 5 ;y :0 5 ;z :0 10来使用其它成分。亦可使用 具有诸如N-、Si-、Ti-掺杂或其它元素掺杂的GeSbTe。这些材料可通过在1毫托(mtorr) 至100毫托的压力下使用Ar、N2及/或He等反应气体及硫族化合物的PVD溅射或磁控溅 射来形成。通常在室温下进行沉积。可使用深宽比(aspect ratio)为1 5的准直仪 (collimator)来改良填充(fill-in)效能。为改良填充效能，亦使用数十伏特至数百伏特 的DC偏压。此外，可同时使用DC偏压与准直仪的组合。有时需要使用真空或N2环境的沉 积后退火处理，以改良硫族化合物材料的结晶态。退火温度的范围通常在100°C至400°C， 退火时间少于30分钟。硫族化合物材料的厚度取决于存储单元结构的设计。一般而言，厚度大于8nm的 硫族化合物材料可具有使得材料展现出至少两种稳定电阻状态的相变特征，尽管较薄的膜 层可能适合于一些实施例。对于使用GST或类似硫族化合物来实施的存储单元，在所说明的实施例中，用于 实施电极的合适材料包含TiN、TaN、W及经掺杂的Si。或者，电极为TiAlN或TaAIN，或对于 其它实例，包括选自由Ti、W、Mo、Al、Ta、Cu、Pt、Ir、La、Ni及Ru组成的群组的一或多种元
素及其合金。虽然参照上文详述的较佳实施例及实例揭露了本发明，但应理解，这些实例意欲 具有说明性意义而非限制性意义。预期熟习此项技术者将容易想到多种修改及组合，所述 修改及组合将在本发明的精神及附加的权利要求范围的范畴内。
权利要求
一种制造集成电路的方法，其特征在于，包括在一集成电路基板上提供一相变存储单元的一阵列，该相变存储单元在具有一总体化学计量的一相变材料的主体内具有一主动区；以及将一成形电流施加至该阵列中的该相变存储单元，以在该主动区中形成具有一经修改的化学计量的该相变材料，该经修改的化学计量不同于该总体化学计量。
2.根据权利要求1所述的制造集成电路的方法，其特征在于，在施加该成形电流之后， 该阵列中的该相变存储单元在一设定状态下具有一电阻，该电阻在一百万个设定及复位循 环期间电阻变化范围小于20千欧。
3.根据权利要求1所述的制造集成电路的方法，其特征在于，在施加该成形电流之后， 该阵列中的该相变存储单元在一设定状态下具有一电阻，该电阻在一千万个设定及复位循 环期间电阻变化范围小于20千欧。
4.根据权利要求1所述的制造集成电路的方法，其特征在于，施加该成形电流包含施 加一持续时间大于0. 5毫秒的脉冲。
5.根据权利要求4所述的制造集成电路的方法，其特征在于，该持续时间大于100毫秒。
6.根据权利要求1所述的制造集成电路的方法，其特征在于，该相变材料包括掺杂有 介电材料的硫族化合物材料。
7.根据权利要求1所述的制造集成电路的方法，其特征在于，施加该成形电流包含施 加一脉冲，该脉冲的一电流量值足以在一第一持续时间内致使该主动区中的温度大于该相 变材料的熔化温度，该脉冲具有一倾斜式后边缘，其中该电流量值在一时间间隔内下降，该 时间间隔明显地大于该相变材料的骤冷切断的时间。
8.根据权利要求1所述的制造集成电路的方法，其特征在于，该相变材料包括 GexSbyTez0
9.根据权利要求1所述的制造集成电路的方法，其特征在于，该相变材料包括 GexSbyTez,其中在该总体化学计量中，χ = 2、y = 2且ζ = 5。
10.根据权利要求9所述的制造集成电路的方法，其特征在于，在该经修改的化学计量 中，y > 2 且 ζ < 5。
11.一种相变存储器装置，其特征在于，包括一集成电路，包含一含有相变存储单元的阵列，该含有相变存储单元的阵列中的相变 存储单元在一相变材料的主体内具有一主动区，该相变材料在该主动区外部具有一总体化 学计量，且在该主动区内具有一经修改的化学计量，该经修改的化学计量不同于该总体化 学计量；以及在该集成电路上的一电路，该电路具有一编程模式以将一设定脉冲及一复位脉冲施加 至该含有相变存储单元的阵列，且具有一成形模式以将一成形电流施加至该含有相变存储 单元的阵列，以使该主动区中的该总体化学计量改变为该经修改的化学计量。
12.根据权利要求11所述的相变存储器装置，其特征在于，在施加该成形电流之后，该 含有相变存储单元的阵列中的相变存储单元在一设定状态下具有一电阻，该电阻在一百万 个设定及复位循环期间保持于范围小于20千欧的电阻变化幅度中。
13.根据权利要求11所述的相变存储器装置，其特征在于，在施加该成形电流之后，该含有相变存储单元的阵列中的该相变存储单元在一设定状态下具有一电阻，该电阻在 一千万个设定及复位循环期间保持于范围小于20千欧的电阻变化幅度中。
14.根据权利要求11所述的相变存储器装置，其特征在于，用以将成该形电流施加至 该含有相变存储单元的阵列的该电路将一持续时间大于0. 5毫秒的脉冲施加至该含有相 变存储单元的阵列中的每一存储单元。
15.根据权利要求14所述的相变存储器装置，其特征在于，该持续时间大于100毫秒。
16.根据权利要求11所述的相变存储器装置，其特征在于，该相变材料包括掺杂有介 电材料的硫族化合物材料。
17.根据权利要求11所述的相变存储器装置，其特征在于，该电路在该成形模式下施 加一或多个脉冲，该一或多个脉冲的一电流量值在一第一持续时间内足以致使该主动区中 的温度大于该相变材料的熔化温度，该一或多个脉冲具有倾斜式后边缘，其中该电流量值 在一时间间隔内下降，该时间间隔明显地大于该相变材料的骤冷切断的时间。
18.根据权利要求11所述的相变存储器装置，其特征在于，该相变材料包括GexSbyTez。
19.根据权利要求11所述的相变存储器装置，其特征在于，该相变材料包括GexSbyTez, 其中在该总体化学计量中，χ = 2、y = 2且ζ = 5。
20.根据权利要求19所述的相变存储器装置，其特征在于，在该经修改的化学计量中， y > 2 且 ζ < 5。
全文摘要
本发明公开了一种具有稳定微结构的相变存储器装置及集成电路的制造方法。此相变材料元件在主动区中具有经修改的化学计量，其在设定状态中并不展现出电阻的漂移。一种制造此存储器装置的方法，包含首先制造包含相变存储单元的阵列的集成电路，相变存储单元的阵列具有具总体化学计量的相变材料的主体；接着将成形电流施加至阵列中的相变存储单元，以使相变材料的主体的主动区中的总体化学计量改变为经修改的化学计量，而不干扰主动区外部的总体化学计量。总体化学计量的特征在于主动区外部的热力学条件下的稳定性，而经修改的化学计量的特征在于主动区内部的热力学条件下的稳定性。
文档编号H01L27/24GK101924072SQ201010213139
公开日2010年12月22日 申请日期2010年6月12日 优先权日2009年6月15日
发明者李明修 申请人:旺宏电子股份有限公司