专利名称：半导体集成电路的制作方法
技术领域：
本发明总体上涉及半导体集成电路，更具体而言，涉及能够降低半导体集成电路中的多个芯片之间的歪斜(skew)的影响的半导体集成电路。
背景技术：
图1是现有的半导体集成电路的框图。如图1所示，现有的半导体集成电路1可以包括多个芯片CHIPO至CHIPn。多个芯片CHIPO至CHIPn可以全部以相同形式来配置。多个芯片CHIPO至CHIPn 可以共同接收来自多个芯片CHIPO至CHIPn外部的外部电压VDD和外部时钟信号CLK。多个芯片CHIPO至CHIPn中的一个芯片CHIPO可以包括时钟缓冲器11和多个电路模块BLKO至BLKm。时钟缓冲器11可以接收外部时钟信号CLK以产生适用于芯片内的内部时钟信号 ICLK。多个电路模块BLKO至BLKm可以接收外部电压VDD和内部时钟信号ICLK以执行
预定功能。多个芯片CHIPO至CHIPn可以实现为由半导体工艺制造并经过测试被确定为良品的芯片。在此情况下，各个芯片可能是由不同制造工艺而制造的，并且在由不同的制造工艺所制造的芯片之间可能存在歪斜。也就是说，芯片可能具有不同的信号延迟特性。然而，多个电路模块BLKO至BLKm是根据同一个外部电压VDD来操作的，虽然它们的信号延迟特性彼此并不相同。因此，当包含在半导体集成电路中的多个芯片中的任何一个芯片是由不同工艺来制造的时候，就可能产生歪斜。歪斜可以导致半导体集成电路中的操作错误。
发明内容
公开的实施例提供能够使多个芯片的操作特性一致的半导体集成电路。在一个示例性实施方式中，提供一种半导体集成电路，例如包括被配置为接收外部电压的多个芯片，其中，芯片中的每一个被配置为检测该一个芯片的信号延迟特性以产生具有与信号延迟特性相对应的电平的内部电压。在另一个示例性实施方式中，提供一种半导体集成电路，例如包括第一芯片，被配置为根据具有与第一信号延迟特性相对应的电平的第一内部电压来操作；第二芯片，被配置为根据具有与第二信号延迟特性相对应的电平的第二内部电压来操作。第一信号延迟特性和第二信号延迟特性是在内部检测的。第一内部电压的第一电平可以基于目标信号延迟特性与第一信号延迟特性之间的差异而改变。第二内部电压的第二电平基于目标信号延迟特性与第二信号延迟特性之间的差异而改变。在另一个示例性实施方式中，提供一种半导体集成电路，例如包括多个芯片，芯片中的每一个芯片可以基于具有与该芯片的信号延迟特性相对应的独立的电平的内部电压来操作内部电路模块，以补偿多个芯片的输出信号之间的歪斜。
结合附图描述特点、方面和实施方式，其中图1是现有的半导体集成电路的框图；图2是根据本发明的一个实施方式的半导体集成电路；图3是图2所示的信号延迟特性检测模块的一个示例性实施方式的电路图；图4是表示图2和图3所示的信号延迟特性检测模块的操作实例的时序图；图5是图示图2所示的内部电压发生模块的内部结构的一个示例性实施方式的框图；图6是图5所示的第一参考电压发生单元的一个示例性实施方式的框图；图7是示出根据本发明的另一个实施例的半导体集成电路中的芯片的内部结构的框图。
具体实施例方式以下详细说明本公开的示例性实施例，所公开的这些实施例图示于附图中。只有可能，则在附图全文中使用相同的附图标记来表示相同或相似的部分。图2示出根据本发明的一个实施方式的半导体集成电路100。半导体集成电路100 可以包括多个芯片CHIPO至CHIPn。多个芯片CHIPO至CHIPn可以共同接收来自多个芯片CHIPO至CHIPn外部的外部电压VDD、外部时钟信号CLK和上电信号PWRUP。芯片CHIPO可以包括时钟缓冲器200、信号延迟特性检测模块300、内部电压发生模块400和多个电路模块BLKO至BLKm。时钟缓冲器200可以被配置为接收外部时钟信号CLK，以产生可以由芯片使用的内部时钟信号ICLK。信号延迟特性检测模块300可以被配置为利用外部时钟信号CLK来检测芯片的信号延迟特性并产生与信号延迟特性相对应的编码信号C0DE<0:2>。内部电压发生模块400可以被配置为基于编码信号C0DE<0 2>来控制内部电压 VDDI的电平并输出内部电压VDDI。多个电路模块BLKO至BLKm可以接收内部电压VDDI和内部时钟信号ICLK以执行
预定功能。图3是图2所示的信号延迟特性检测模块300的一个示例性实施方式的电路图。 信号延迟特性检测模块300可以包括分频单元310、延迟单元320、组合单元330、计数器单元340、复位信号发生单元350和触发器360。分频单元310可以包括多个分频器311、312和313、以及反相器IV1。
多个除法器311至313可以被配置为顺序地对外部时钟信号CLK分频，以产生多个分频时钟信号 CLK_X2、CLK_X4、CLK_X8 和 CLK_X8B。延迟单元320可以被配置为将分频时钟信号CLK_X8B延迟，以产生延迟分频时钟信号 CLK_X8B_DLY。组合单元330可以被配置为对分频时钟信号CLK_X8B、延迟分频时钟信号CLK_ X8B_DLY、外部时钟信号CLK，和计数使能信号CNT_EN执行逻辑乘法，以产生计数时钟信号 CNT_CLK0计数器单元340可以被配置为对计数时钟信号CNT_CLK计数，以产生编码信号 C0DE<0:2>。复位信号发生单元350可以被配置为对分频时钟信号CLK_X2、CLK_X4、CLK_X8B和外部时钟信号CLK执行逻辑乘法，以产生计数复位信号CNT_RST。触发器360可以被配置为响应于计数上电信号PWRUP和计数复位信号CNT_RST来产生计数使能信号CNT_EN。图4是表示信号延迟特性检测模块300的操作实例的时序图。以下将结合图3和图4描述信号延迟特性检测模块300的操作。这里，假设编码信号C0DE<0:n>中的η为2。
多个分频时钟信号CLK_X2、CLK_X4、CLK_X8和CLK_X8B可以由多个分频器311至 313和反相器IVl产生。延迟分频时钟信号CLK_X8B_DLY可以由延迟单元320产生。这里，由于延迟单元320是经由与芯片CHIPO相同的制造工艺而制造的，因此延迟单元320可以具有与芯片CHIPO相同的信号延迟特性。至于计数时钟信号CNT_CLK，当使能信号CNT_EN被激活时，在分频时钟信号CLK_ X8以及延迟分频时钟信号CLK_X8B_DLY的高电平期间，组合单元330可以输出外部时钟信号 CLK。图4示出外部时钟信号CLK的三个脉冲被输出作为计数时钟信号CNT_CLK的实例。这里，虽然设置了具有相同电平的外部电压VDD，但信号延迟时间可以基于制造工艺而相对较长或较短。也就是说，设置在各个芯片CHIPO至CHIPn中的延迟单元320可以具有相对较长或较短的延迟时间。因此，延迟时间相对较短的芯片相比于多个芯片CHIPO至CHIPn中其它的芯片而言，可以输出外部时钟信号CLK中的两个脉冲作为计数时钟信号CNT_CLK。另一方面，延迟时间相对较长的芯片可以输出外部时钟信号CLK中的四个脉冲作为计数时钟信号CNT_ CLK0计数器单元340可以对计数时钟信号CNT_CLK计数，以产生编码信号C0DE<0:2>。换言之，多个芯片CHIPO至CHIPn可以基于它们的信号延迟特性来输出编码信号 C0DE<0:2>。这里，多个芯片CHIPO至CHIPn之中具有基本相同的信号延迟特性的芯片可以输出具有相同值的编码信号C0DE<0:2>。另一方面，不具有相同的信号延迟特性的芯片可以输出具有不同值的编码信号C0DE<0:2>。而当产生编码信号C0DE<0:2>后，计数使能信号CNT_EN可以用于限制信号延迟特性检测模块300的操作。计数使能信号CNT_EN可以响应于上电信号PWRUP(未示出)的激活而被激活，以告知半导体集成电路的电源电平是稳定的，并可以由计数复位信号CNT_RST去激活，如图4 所示。当计数复位信号CNT_RST被去激活后，可以不产生计数时钟信号CNT_CLK。相应地，计数器单元340的操作停止。图5是图示图2所示的内部电压发生模块400的内部结构的一个实施方式的框图。内部电压发生模块400可以包括第一参考电压发生单元410、第二参考电压发生单元 420、比较单元430和泵单元440。第一参考电压发生单元410和第二参考电压发生单元420可以以相同的方式来配置。第一参考电压发生单元410可以被配置为基于编码信号C0DE<0 2>利用外部电压 VDD来产生第一参考电压VREF。第二参考电压发生单元420可以被配置为利用内部电压VDDI来产生第二参考电压VREFI。第二参考电压发生单元420可以接收接地电压电平VSS而非编码信号 C0DE<0:2>。比较单元430可以被配置为将第一参考电压VREF和第二参考电压VREFI进行比较，以产生泵驱动信号0SC。当第一参考电压VREF低于第二参考电压VREFI时，比较单元430可以将泵驱动信号OSC去激活。当第二参考电压VREFI低于第一参考电压VREF时，比较单元430也可以将泵驱动信号OSC激活。泵单元440可以被配置为响应于泵驱动信号OSC的激活来泵升内部电压VDDI。图6是第一参考电压发生单元410的一个示例性实施方式的框图。第一参考电压发生单元410可以包括译码器411、分压电阻阵列412和开关部413。译码器411可以被配置为对编码信号C0DE<0:2>译码，以产生电压控制信号 TRIM<0:7>。分压电阻阵列412可以包括连接在外部电压端子VDD与接地电压端子VSS之间的多个电阻Rl和R2。开关部413可以响应于电压控制信号TRIM<0:7>来选择分压电阻阵列412的多个节点中的一个。开关部413可以将所选节点连接至第一参考电压VREF的输出端子。开关部413可以包括多个传输门PG、多个反相器IV、以及OR门OR。在本实施方式中，传输门PG可以连接至分压电阻阵列412的节点之中的目标节点 TN。传输门PG可以被配置为当电压控制信号TRIM<0>和TRIM<4>中的任何一个被激活时， 将目标节点TN连接至第一参考电压VREF的输出端。其它的传输门PG可以接收1比特的电压控制信号TRIM< 1 3>和TRIM<5 7>。从图3的计数器单元340输出的编码信号C0DE<0 2>在信号延迟特性检测之前可以具有对应于逻辑值“0”的初始值。当译码器411对编码信号C0DE<0:2>译码时，可以将电压控制信号TRIM<0>激活。因此，为了防止内部电压VDDI的电平在初始化操作中过度地降低。可以以上述方式来配置开关部413。
此外，当第二参考电压发生单元420接收接地电压端子VSS而非编码信号 C0DE<0:2>时，可以将电压控制信号TRIM<0>激活。响应于电压控制信号TRIM<0>而连接的节点可以对应于与第一参考电压发生单元410的目标节点TN处于同一位置的节点。因此，内部电压发生模块400可以基于编码信号C0DE<0:2>而将内部电压VDDI的电平增大或减小到大于或小于外部电压VDD的电平。也就是说，第一参考电压发生单元410可以基于编码信号C0DE<0:2>来产生第一参考电压VREF。第二参考电压发生单元420可以通过分压电阻阵列412的固定节点以预定分压比 (例如1/ 对内部电压VDDI进行分压，以产生第二参考电压VREFI。当第一参考电压VREF低于第二参考电压VREFI时，比较单元430可以将泵驱动信号OSC激活。当泵驱动信号OSC被激活时，泵单元440可以执行泵升操作，以提高内部电压 VDDI的电平。当第一参考电压VREF的电平变为高于第二参考电压VREFI的电平时，泵单元440 的操作可以停止。可以重复上述操作以使内部电压VDDI的电平维持于目标电平。在上述实施方式中，多个芯片产生独立地具有信号延迟特性信息的编码信号 C0DE<0:2>，相应地，内部电压VDDI的电平可以控制为适合于相应的芯片特性的电平。图7是示出根据本发明的另一个实施例的半导体集成电路中的芯片CHIPO的内部结构的框图。图7中图示的芯片CHIPO可以包括时钟缓冲器200、信号延迟特性检测模块 300、以及内部电压发生模块400。信号延迟特性检测模块300可以被配置为利用内部时钟信号ICLK而非如图2所示的外部时钟信号CLK来检测芯片的信号延迟特性。信号延迟特性检测模块300可以产生编码信号C0DE<0:2>。图7中图示的CHIPO的电路结构可以与图2中图示的CHIPO的电路结构相同。然而，由于内部时钟信号ICLK的摆动宽度大于外部时钟信号的摆动宽度，因此与使用外部时钟信号CLK时相比可以更加精确地的检测信号延迟特性。其结果，可以进一步减小芯片之间的歪斜。在根据本发明实施方式的半导体集成电路中，多个芯片可以检测它们的信号延迟特性并使用与信号延迟特性相对应地产生的独立的内部电压。由此，可以降低芯片之间的歪斜差异，从而改善半导体集成电路的操作特性。虽然以上结合用于具体应用的示意性实例而描述了特定的实施方式，但本领域的技术人员应当清楚的是所述实施方式仅是示例性的。接触到本公开所提供的教导的本领域的技术人员将意识本发明到在其它的修改、应用和/或实施方式以及另外的领域中具有显著的实用性。相应地，文中所述的半导体集成电路不应限于所述的实施方式。确切的说，本说明书中所述的半导体集成电路应当仅根据所附权利要求并结合以上的说明书和附图而限定。
权利要求
1.一种半导体集成电路，包括被配置为接收外部电压的多个芯片，其中，所述芯片中的每一个芯片被配置为检测该一个芯片的信号延迟特性，以产生具有与所述信号延迟特性相对应的电平的内部电压。
2.如权利要求1所述的半导体集成电路，其中，所述芯片中的每一个芯片包括信号延迟特性检测模块，所述信号延迟特性检测模块被配置为利用时钟信号来检测所述信号延迟特性以产生与所述信号延迟特性相对应的编码信号；以及内部电压发生模块，所述内部电压发生模块被配置为基于所述编码信号来控制所述内部电压的电平并输出所述内部电压。
3.如权利要求2所述的半导体集成电路，其中，所述信号延迟特性检测模块被配置为对计数时钟信号进行计数以产生所述编码信号，所述计数时钟信号是基于分频时钟信号、延迟分频时钟信号和所述时钟信号而在分频时钟信号的延迟间隔时间内产生的，其中，所述分频时钟信号是通过将所述时钟信号进行分频而产生的，以及所述延迟分频时钟信号是通过将所述分频时钟信号延迟而产生的。
4.如权利要求2所述的半导体集成电路，其中，所述信号延迟特性检测模块包括 分频单元，所述分频单元被配置为将所述时钟信号的频率分频以产生分频时钟信号； 延迟单元，所述延迟单元被配置为将所述分频时钟信号延迟以产生延迟分频时钟信号；组合单元，所述组合单元被配置为将所述分频时钟信号、所述延迟分频时钟信号和所述时钟信号组合以产生计数时钟信号；以及计数器单元，所述计数器单元被配置为对所述计数时钟信号进行计数以产生所述编码信号。
5.如权利要求2所述的半导体集成电路，其中，所述内部电压发生模块包括第一参考电压发生单元，所述第一参考电压发生单元被配置为基于所述编码信号利用所述外部电压产生第一参考电压；第二参考电压发生单元，所述第二参考电压发生单元被配置为通过以预定分压比对所述内部电压进行分压来产生第二参考电压；比较单元，所述比较单元被配置为通过将所述第一参考电压和所述第二参考电压进行比较来激活泵驱动信号；以及泵单元，所述泵单元被配置为响应于所述泵驱动信号的激活来泵升所述内部电压。
6.一种半导体集成电路，包括第一芯片，所述第一芯片被配置为根据具有与第一信号延迟特性相对应的第一电平的第一内部电压来操作内部电路模块；以及第二芯片，所述第二芯片被配置为根据具有与第二信号延迟特性相对应的第二电平的第二内部电压来操作内部电路模块，其中，所述第一信号延迟特性和所述第二信号延迟特性是在内部检测的， 所述第一内部电压的所述第一电平基于目标信号延迟特性与所述第一信号延迟特性之间的差异而改变，以及所述第二内部电压的所述第二电平基于所述目标信号延迟特性与所述第二信号延迟特性之间的差异而改变。
7.如权利要求6所述的半导体集成电路，其中，所述第一芯片包括信号延迟特性检测模块，所述信号延迟特性检测模块被配置为利用外部时钟信号来检测所述第一信号延迟特性以产生与所述第一信号延迟特性相对应的编码信号；以及内部电压发生模块，所述内部电压发生模块被配置为基于所述编码信号来控制所述第一内部电压的电平。
8.如权利要求7所述的半导体集成电路，其中，所述信号延迟特性检测模块被配置为对计数时钟信号进行计数以产生所述编码信号， 所述计数时钟信号基于分频时钟信号、延迟分频时钟信号和所述时钟信号而在分频时钟信号的延迟间隔时间内产生，所述分频时钟信号是通过将所述外部时钟信号分频而产生的，以及所述延迟分频时钟信号是通过将所述分频时钟信号延迟而产生的。
9.如权利要求7所述的半导体集成电路，其中，所述信号延迟特性检测模块包括分频单元，所述分频单元被配置为将所述外部时钟信号的频率分频以产生分频时钟信号；延迟单元，所述延迟单元被配置为将所述分频时钟信号延迟以产生延迟分频时钟信号；组合单元，所述组合单元被配置为将所述分频时钟信号、所述延迟分频时钟信号和所述时钟信号进行组合以产生计数时钟信号；以及计数器单元，所述计数器单元被配置为对所述计数时钟信号进行计数以产生所述编码信号。
10.如权利要求7所述的半导体集成电路，其中，所述内部电压发生模块包括第一参考电压发生单元，所述第一参考电压发生单元被配置为基于所述编码信号利用所述外部电压来产生第一参考电压；第二参考电压发生单元，所述第二参考电压发生单元被配置为以预定分压比对所述内部电压进行分压来产生第二参考电压；比较单元，所述比较单元被配置为将所述第一参考电压和所述第二参考电压进行比较以激活泵驱动信号；以及泵单元，所述泵单元被配置为响应于所述泵驱动信号的激活来泵升所述内部电压。
11.如权利要求6所述的半导体集成电路，其中，所述第一芯片包括时钟缓冲器，所述时钟缓冲器被配置为接收外部时钟信号以产生内部时钟信号； 信号延迟特性检测模块，所述信号延迟特性检测模块被配置为利用所述内部时钟信号来检测所述第一信号延迟特性以产生对应于所述第一信号延迟特性的编码信号；以及内部电压发生模块，所述内部电压发生模块被配置为基于所述编码信号来控制所述第一内部电压的电平并输出所述第一内部电压。
12.如权利要求11所述的半导体集成电路，其中，所述信号延迟特性检测模块被配置为对计数时钟信号进行计数以产生所述编码信号， 所述计数时钟信号基于分频时钟信号、延迟分频时钟信号和所述时钟信号而在分频时钟信号的延迟间隔时间内产生，所述分频时钟信号是通过将所述内部时钟信号分频而产生的，以及所述延迟分频时钟信号是通过将所述分频时钟信号延迟而产生的。
13.如权利要求11所述的半导体集成电路，其中，所述信号延迟特性检测模块包括 分频单元，所述分频单元被配置为将所述内部时钟信号的频率分频以产生分频时钟信号；延迟单元，所述延迟单元被配置为将所述分频时钟信号延迟以产生延迟分频时钟信号；组合单元，所述组合单元被配置为将所述分频时钟信号、所述延迟分频时钟信号和所述内部时钟信号进行组合以产生计数时钟信号；以及计数器单元，所述计数器单元被配置为对所述计数时钟信号进行计数以产生所述编码信号。
14.如权利要求11所述的半导体集成电路，其中，所述内部电压发生模块包括第一参考电压发生单元，所述第一参考电压发生单元被配置为基于所述编码信号利用所述外部电压来产生第一参考电压；第二参考电压发生单元，所述第二参考电压发生单元被配置为以预定分压比对所述内部电压进行分压来产生第二参考电压；比较单元，所述比较单元被配置为将所述第一参考电压和所述第二参考电压进行比较以激活泵驱动信号；以及泵单元，所述泵单元被配置为响应于所述泵驱动信号的激活来泵升所述内部电压。
15.一种半导体集成电路，包括多个芯片，其中，所述芯片中的每一个芯片基于具有与该芯片的信号延迟特性相对应的独立的电平的内部电压来操作内部电路模块，以补偿所述多个芯片的输出信号之间的歪斜。
16.如权利要求15所述的半导体集成电路，其中，所述芯片中的每一个芯片包括信号延迟特性检测模块，所述信号延迟特性检测模块被配置为利用时钟信号来检测所述信号延迟特性以产生与所述信号延迟特性相对应的编码信号；以及内部电压发生模块，所述内部电压发生模块被配置为基于所述编码信号来控制所述内部电压的电平并输出所述内部电压。
17.如权利要求16所述的半导体集成电路，其中，所述信号延迟特性检测模块被配置为对计数时钟信号进行计数，以产生所述编码信号，所述计数时钟信号基于分频时钟信号、延迟分频时钟信号和所述时钟信号而在分频时钟信号的延迟间隔时间内产生，所述分频时钟信号是通过将所述时钟信号分频而产生的，以及所述延迟分频时钟信号是通过将所述分频时钟信号延迟而产生的。
18.如权利要求16所述的半导体集成电路，其中，所述信号延迟特性检测模块包括 分频单元，所述分频单元被配置为将所述时钟信号的频率分频以产生分频时钟信号； 延迟单元，所述延迟单元被配置为将所述分频时钟信号延迟以产生延迟分频时钟信号；组合单元，所述组合单元被配置为将所述分频时钟信号、所述延迟分频时钟信号和所述时钟信号进行组合以产生计数时钟信号；以及计数器单元，所述计数器单元被配置为对所述计数时钟信号进行计数以产生所述编码信号。
19.如权利要求16所述的半导体集成电路，其中，所述内部电压发生模块包括 第一参考电压发生单元，所述第一参考电压发生单元被配置为基于所述编码信号利用所述外部电压来产生第一参考电压；第二参考电压发生单元，所述第二参考电压发生单元被配置为以预定分压比对所述内部电压进行分压来产生第二参考电压；比较单元，所述比较单元被配置为将所述第一参考电压和所述第二参考电压进行比较以激活泵驱动信号；以及泵单元，所述泵单元被配置为响应于所述泵驱动信号的激活来泵升所述内部电压。
全文摘要
本发明提供一种半导体集成电路，包括被配置为接收外部电压的多个芯片。芯片中的每一个芯片被配置为检测所述芯片中该一个芯片的信号延迟特性以产生具有与信号延迟特性相对应的电平的内部电压。
文档编号H01L23/544GK102169874SQ201010244658
公开日2011年8月31日 申请日期2010年8月4日 优先权日2010年2月26日
发明者边相镇, 高在范 申请人:海力士半导体有限公司