专利名称：半导体结构及其制造方法
技术领域：
本发明涉及半导体领域，更具体地，涉及一种能够有效增强沟道区应力的源漏区自对准半导体结构及其制造方法。
背景技术：
随着金属氧化物半导体场效应晶体管(MOSFET)器件特征尺寸不断减小，为了抑制短沟道效应，防止源漏穿通及增大驱动电流，必须提高沟道中的掺杂浓度、减薄栅介质层厚度。但同时，高载流子浓度和高纵向电场也致使载流子的沟道迁移率随特征尺寸的缩小而不断下降，进而导致器件饱和驱动电流变小和截止频率降低。应变沟道技术是提高载流子的迁移率的有效途径之一，能够进一步改善器件电学性能。但是，由于MOSFET器件有源区之间的隔离大多采用浅沟槽隔离(STI)结构，形成STI 后MOSFET器件要经过一系列例如侵蚀性的清洗、反应离子刻蚀等工艺，导致最终形成的 STI的减损，应力经由侧向界面释放，应变沟道工程产生的性能改善效果减弱。有鉴于此，需要提供一种新颖的半导体结构及其制作方法，以进一步增强沟道应力、缩减器件尺寸。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法，以克服上述现有技术中的问题，特别是进一步增强MOSFET的沟道应力。根据本发明的一方面，提供了一种半导体结构，包括半导体衬底；沟道区，形成于所述半导体衬底中；栅极，包括介质层和导电层，形成于沟道区上；源漏区，位于所述栅极的两侧；第一浅沟槽隔离，嵌于所述半导体衬底中，且长度方向与所述栅极长度方向平行；第二浅沟槽隔离，位于所述源漏区两侧，与所述第一浅沟槽隔离相接；其中，所述源漏区包括相对分布于所述栅极的两侧、且与所述第二浅沟槽隔离邻接的第一种晶层；所述第二浅沟槽隔离的上表面高于或持平于所述源漏区的上表面。可选地，所述源漏区与栅极自对准。可选地，在所述第一种晶层上，所述第二浅沟槽隔离与源漏区之间通过介质材料隔离。可选地，所述介质材料是Si3N4。可选地，所述源漏区包含使沟道区处于应力之下的应力材料，对于ρ型金属氧化物半导体场效应晶体管(PM0SFET)，所述应力材料使沟道区处于压应力之下；对于η型金属氧化物半导体场效应晶体管(nMOSFET)，所述应力材料使沟道区处于拉应力之下。可选地，对于pMOSFET，所述应力材料为Si1Jex，其中0 < χ < 1 ；对于nMOSFET， 所述应力材料为Si:C。可选地，所述SihGi5xM料中，Ge的原子百分比的取值范围为15% -70% ；所述 Si:C材料中，C的原子百分比的取值范围为0. 2% -2%。可选地，所述第二浅沟槽隔离的填充介质是Si3N4。
根据本发明的另一方面，提供了一种制造半导体结构的方法，包括提供半导体衬底；形成第一浅沟槽隔离、第二浅沟槽隔离；形成栅极，包括介质层和导电层，且栅极长度方向与第一浅沟槽隔离长度方向平行；在所述栅极两侧形成源漏区，所述源漏区包括相对分布于所述栅极的两侧、且与所述第二浅沟槽隔离邻接的第一种晶层；所述第二浅沟槽隔离相对分布于所述源漏区两侧，与所述第一浅沟槽隔离相接，其中，所述第二浅沟槽隔离的上表面高于或持平于所述源漏区的上表面。可选地，形成源漏区的步骤包括以所述栅极侧墙和第二浅沟槽隔离侧墙为界，向下刻蚀所述栅介质层和半导体衬底，以形成源漏区凹槽；以所述源漏区凹槽靠近所述第二浅沟槽隔离的侧壁为第一种晶层，以所述源漏区凹槽的底部为第二种晶层，以所述源漏区凹槽与栅极邻接的部分为第三种晶层，外延应力材料。可选地，在形成源漏区凹槽之前形成栅极之后还包括形成源漏延伸区和晕环。可选地，对于pMOSFET，注入B、BF2, In中一种或其组合形成源漏延伸区；对于 nMOSraT，注入As、P中的一种或其组合形成源漏延伸区。可选地，对于pMOSFET，注入As、P中一种或其组合形成源漏晕环区；对于nMOSFET， 注入B、BF2、In中的一种或其组合形成源漏晕环区。可选地，对于pMOSFET，所述应力材料使沟道区处于压应力之下；对于nMOSFET，所述应力材料使沟道区处于拉应力之下。可选地，对于pMOSFET，应力材料为Si^Gi5x以形成压应力，其中0 < χ < 1 ；对于 nMOSFET，应力材料为Si:C以形成拉应力。可选地，所述SihGi5xM料中，Ge的原子百分比的取值范围为15% -70% ；所述 Si:C材料中，C的原子百分比的取值范围为0. 2% -2%。可选地，在外延应力材料的同时进行源漏区原位掺杂。可选地，对于pMOSFET，外延SipxGex的同时原位掺杂B ；对于nMOSFET，外延Si C 的同时原位掺杂P。可选地，所述第二浅沟槽隔离的填充介质是Si3N4。与现有技术相比，采用本发明提供的技术方案具有如下优点。根据本发明的实施例，所形成的第二浅沟槽隔离上表面高于或持平于源漏区上表面，能够避免应力由侧向界面释放，起到增强沟道区应力的作用，从而提高载流子迁移率。此外，根据本发明的实施例，能够以与栅极自对准的方式来形成源漏区，从而能够防止对准失误，改善器件性能。同时，能够减少器件所用面积，进而降低制造成本。进一步，在源漏区可以形成应力材料，可采用外延法形成应力材料，使沟道区处于应力之下。如，在pMOSFET中，所述源漏区产生压应力；在nMOSFET中，所述源漏区产生拉应力。通过调节器件沟道区中的应力，可以进一步提高沟道区内载流子的迁移率。此外，根据本发明的实施例，在源漏区凹槽靠近第二浅沟槽隔离的侧壁处保留有第一种晶层。因此，可以以源漏区凹槽靠近第二浅沟槽隔离的侧壁为第一种晶层，以源漏区凹槽的底部为第二种晶层，以源漏区凹槽与栅极邻接的部分为第三种晶层，来外延应力材料，如，SihGex,从而可以改善晶体质量，在源漏区形成均勻一致的高质量的单晶，从而降低源漏寄生电阻。另外，浅沟槽隔离介质优选地采用氮化物，可以减少在后续的工艺处理过程中介质的损减。另外，通过形成源漏延伸区和晕环(HALO)区，有利于进一步抑制短沟道效应。
下列图6-21中所述剖视图均指沿对应的俯视图中给出的剖线(11')的剖视图。图1、图2和图3所示为本发明半导体结构的制造方法实施例中在衬底上形成第一浅沟槽隔离后的俯视图、沿剖线(AA')剖视图和沿剖线(11')剖视图；图4和图5所示为本发明半导体结构的制造方法实施例中在衬底上形成为形成半导体器件所需的各材料层后的沿剖线(AA')剖视图和沿剖线(11')剖视图；图6和图7所示为本发明半导体结构的制造方法实施例中图形化栅极的俯视图和剖视图；图8所示为本发明半导体结构的制造方法实施例中刻蚀氧化物层和多晶硅层后的剖视图；图9所示为本发明半导体结构的制造方法实施例中形成氧化物盖帽层和侧墙后的剖视图；图10所示为本发明半导体结构的制造方法实施例中形成第二浅沟槽隔离沟槽后的剖视图；图11和图12所示为本发明半导体结构的制造方法实施例中形成第二浅沟槽隔离后的俯视图和剖视图；图13和图14所示为本发明半导体结构的制造方法实施例中去除氧化物盖帽层和侧墙后的俯视图和剖视图；图15所示为本发明半导体结构的制造方法实施例中形成栅极后的结构剖视图；图16所示为本发明半导体结构的制造方法实施例中形成栅极侧墙和第二浅沟槽隔离侧墙后的结构剖视图后的结构剖视图；图17所示为本发明半导体结构的制造方法实施例中形成源漏区凹槽后的剖视图；图18所示为本发明半导体结构的制造方法实施例中在源漏区外延应力材料后的剖视图；图19所示为本发明半导体结构的制造方法实施例中去除栅极之上的氮化物层后的剖视图；图20和图21所示为本发明半导体结构的制造方法实施例中形成半导体结构后的俯视图和剖视图。
具体实施例方式下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明提供的技术方案。虽然下文中对特定例子的部件和设置进行了描述，但是，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明提供了各种特定工艺和/或材料的例子，但是，本领域普通技术人员可以意识到的其他工艺和/或其他材料的替代应用，显然未脱离本发明要求保护的范围。 需强调的是，本文件内所述的各种结构之间的相互关系包含由于工艺或制程的需要所作的必要的延展，如，术语“持平”意指两平面之间的高度之差在工艺或制程允许的范围内。图1 21详细示出了根据本发明实施例制作半导体结构的各步骤。以下，将参照这些附图对根据本发明实施例的各个步骤以及由此得到的半导体结构予以详细说明。首先，如图1所示，提供半导体衬底1000，并在半导体衬底上以常规的方法形成第一浅沟槽隔离1001。图2和图3分别示出了图1所示形成有第一浅沟槽隔离1001的半导体衬底1000沿A-A'线、1-1'线的剖视图。衬底1000可以是体硅或绝缘体上硅(SOI)，也可以是恰当的其他半导体材料，例如GaAs等III - V族化合物半导体材料。随后，如图4和图5中分别沿A-A'线、1-1'线的剖视图所示，在半导体衬底1000 上，顺次形成栅介质层1002，导电层1003(如，金属和/或多晶硅层，在本发明的该实施例中为第一多晶硅层)，氮化物层1004，第二多晶硅层1005，氧化物层1006。这些层例如可以通过传统的淀积工艺制得。栅介质层1002 材料可选用 Hf02、HfSi0、HfSi0N、HfTa0、HfFi0、HfZr0、Al203、La203、 ZrO2, LaAlO中的任一种或其组合。其中，栅介质层1002厚度可为1 3nm，如2nm;第一多晶硅层(导电层)1003厚度可为50 lOOnm，如60nm、70nm、80nm或90nm ；氮化物层1004厚度可为50 70nm，如 55nm、60nm 或 65nm;第二多晶硅层 1005 厚度可为 100 150nm，如 llOnm、120nm、130nm 或 140nm ；氧化物层1006厚度可为10 20nm，如15nm。之后，图案化栅极。具体地，在氧化物层1006上旋涂光致抗蚀剂1007，在一定温度下前烘，随后用栅极所需的掩模图形来曝光、显影，再次高温处理后在氧化物层上形成光致抗蚀剂图形，如图6所示。图7示出了图6所示结构沿1-1'线的剖视图。随后，以光致抗蚀剂1007为掩模，刻蚀氧化物层1006和第二多晶硅层1005，所得结构如图8所示。本实施例中可以采用反应离子刻蚀(RIE)法。刻蚀气体的种类和流量可以依据待刻蚀材料种类和器件结构而合理地调节。然后，采用本领域公知的方法去除光致抗蚀剂1007，淀积氧化物层，所述氧化层厚度可为40 lOOnm，如50nm、60nm、70nm、80nm或90nm。刻蚀氧化物层形成覆盖第二多晶硅层1005顶部的氧化物盖帽层1008及侧墙1009，如图9所示。本实施例中采用反应离子刻蚀。接着，如图10所示，相对于氧化物选择性刻蚀氮化物层1004，刻蚀第一多晶硅层1003， 刻蚀栅介质层1002及一部分半导体衬底1000，从而形成用于第二浅沟槽隔离的沟槽。本实施例中采用反应离子刻蚀。如图11的俯视图以及图12中沿图11的1-1'线的剖视图所示，沉积氮化物，例如 Si3N4，并回蚀氮化物，形成第二浅沟槽隔离1010。然后，相对多晶硅和氮化物选择性去除氧化物隔离介质，即第二多晶硅层1005顶部的氧化物盖帽层1008及侧墙1009，如图13的俯视图和图14中沿图13的1-Γ线的剖视图所示。接着，反应离子刻蚀氮化物1004 ；然后，相对于栅介质选择性反应离子刻蚀第一多晶硅层1003和第二多晶硅层1005，所得结构如图15所示。本文件内栅极长度是指如图 15中“L”所示的长度方向。优选地，可以通过离子注入来形成针对源漏区的晕环(HALO)和延伸(extension) 结构(未示出)，以抑制短沟道效应。其中，对于η型MOSFET(nMOSFET)进行As或P的离子掺杂，对于P型MOSFET (pMOSFET)进行B、BF2或h的离子掺杂形成源漏延伸区。对于 nMOSFET进行B、BF2或h的离子注入，对于pMOSFET进行As或P的离子注入形成源漏晕环区。之后可以在900-1100°C下进行尖峰退火激活掺杂杂质。接着，淀积氮化物如Si3N4，所述氮化物厚度为5 150nm，如10nm、30nm、50nm、 70nm、90nm、110nm或130nm。并对其进行反应离子刻蚀以形成氮化物隔离介质1011，即栅极侧墙及第二浅沟槽隔离侧墙，该步骤在图16中示出。图17显示了形成源漏凹槽的步骤以第二浅沟槽隔离侧墙、栅极侧墙1011为界刻蚀栅介质层1002和一部分半导体衬底1000从而形成源漏区所用的凹槽。本实施例中采用反应离子刻蚀。被刻蚀半导体衬底部分的厚度可为50-150nm，如60nm、70nm、80nm、90nm、 100nm、l 10nm、120nm、130nm或140nm。此外，从图17中可见，由于第二浅沟槽隔离侧墙1011 的存在，源漏凹槽与第二浅沟槽隔离1010之间有一定的间隙，这个间隙构成了后面形成源漏应力材料的第一种晶层。所述第一种晶层的宽度可为5-20nm，如IOnm或15nm。接着，外延形成具有应力的源漏区，如图18所示。在形成的凹槽内通过选择性外延生长形成应力层以调节沟道应力从而提高器件性能。具体地，以上述第一种晶层，位于所述凹槽底部的第二种晶层以及所述凹槽与栅极邻接的第三种晶层作为晶源外延生长应力层。对于pMOSFET而言，应力材料可以为SihGi5x以向沟道施加压应力，其中Ge的原子百分比的取值范围例如为15%至70%，如30%、40%、50%或60%。优选地，如果需要，也可在外延SihGi5x的同时原位掺杂硼。对于nMOSFET而言，应力材料可以为Si:C以向沟道施加拉应力，其中C的原子百分比的取值范围例如为0. 2%至2%。优选地，如果需要，也可在 Si:C中原位掺杂磷或砷。根据本发明的该实施例，源漏区包括第一种晶层、第二种晶层、第三种晶层以及应力材料。然后，通过反应离子刻蚀去除氮化物层1004，暴露出栅极的顶部，也即暴露出第一多晶硅层1003，如图19所示。此外，也可以同时去除氮化物层1004和氮化物隔离介质 1011，即栅极侧墙及第二浅沟槽隔离侧墙。之后，形成金属硅化物1013，如图20的俯视图以及图21中沿图20的1-1'线的剖视图所示。使用传统方法在源漏区1012以及栅极导电层(第一多晶硅层100 上形成金属硅化物1013，例如NiPtSi。这可以采用如下方法先溅射形成薄层NiPt，300-500°C下快速热退火形成硅化物MPtSi，随后选择性湿法刻蚀去除未反应的金属，再次快速热退火， 形成低阻态的硅化物1013。至此形成了根据本发明实施例的半导体结构，如图21所示。该半导体结构包括半导体衬底1000 ；沟道区，形成于所述半导体衬底上；栅极，包括介质层1002和导电层 1003，形成于沟道区上；源漏区1012，位于所述栅极的两侧；第一浅沟槽隔离1001，嵌于所述半导体衬底1000中，且长度方向与所述栅极长度方向平行；第二浅沟槽隔离1011，位于所述源漏区1012两侧，与所述第一浅沟槽隔离相接；所述源漏区包括相对分布于所述栅极的两侧、且与所述第二浅沟槽隔离邻接的第一种晶层；其中，所述第二浅沟槽隔离1011的上表面高于或持平于所述源漏区1012的上表面。可选地，所述源漏区1012与栅极自对准。可选地，在所述第一种晶层上，所述第二浅沟槽隔离1011与源漏区1012之间通过介质材料隔离。可选地，所述介质材料是Si3N4。可选地，所述源漏区1012包含使沟道区处于应力之下的应力材料，对于pMOSFET， 所述应力材料使沟道区处于压应力之下；对于nMOSFET，所述应力材料使沟道区处于拉应力之下。可选地，对于pMOSFET，所述应力材料为Si^Gex，其中0 < χ < 1 ；对于nMOSFET， 所述应力材料为Si:C。可选地，所述SihGi5xM料中，Ge的原子百分比的取值范围为15% -70% ；所述 Si:C材料中，C的原子百分比的取值范围为0. 2% -2%。可选地，所述第二浅沟槽隔离的填充介质是Si3N4。本发明的实施例中，第二浅沟槽隔离1010的上表面高于或持平于源漏1012的上表面，从而避免了源漏区的应力向外扩散，这增强了器件的沟道应力、提高了载流子迁移率并因此提升了器件性能。通过与栅极自对准的方式形成源漏区，能够防止对准失误，改善器件性能。同时， 能够减少器件所用面积，进而降低制造成本。进一步，在所述源漏区形成应力材料，可采用外延法形成所述应力材料，使沟道区处于应力之下。例如，在pMOSFET中，所述源漏区产生压应力；在nMOSFET中，所述源漏区产生拉应力。调节器件沟道区中的应力，从而进一步提高沟道区内载流子的迁移率。此外，以源漏区凹槽靠近所述第二浅沟槽隔离的侧壁为第一种晶层，以源漏区凹槽的底部为第二种晶层，以所述源漏区凹槽与栅极邻接的部分为第三种晶层外延应力材料，如，SihGex,可以改善晶体质量，在源区形成均勻一致的高质量的单晶，从而降低源漏寄生电阻。浅沟槽隔离介质优选地采用氮化物，可以减少在后续的工艺处理过程中介质的损减。另外，可以形成源漏延伸区和晕环(HALO)区，有利于进一步抑制短沟道效应。在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。 不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。
权利要求
1.一种半导体结构，包括 半导体衬底；沟道区，形成于所述半导体衬底中；栅极，包括介质层和导电层，形成于所述沟道区上方；源漏区，位于所述栅极的两侧；第一浅沟槽隔离，嵌于所述半导体衬底中，且长度方向与所述栅极长度方向平行； 第二浅沟槽隔离，位于所述源漏区两侧，与所述第一浅沟槽隔离相接， 其中，所述源漏区包括相对分布于所述栅极的两侧、且与所述第二浅沟槽隔离邻接的第一种晶层，所述第二浅沟槽隔离的上表面高于或持平于所述源漏区的上表面。
2.根据权利要求1所述的半导体结构，其中，所述源漏区与栅极自对准。
3.根据权利要求1所述的半导体结构，其中，在所述第一种晶层上，所述第二浅沟槽隔离与源漏区之间通过介质材料隔离。
4.根据权利要求3所述的半导体结构，其中，所述介质材料是Si3N4。
5.根据权利要求1所述的半导体结构，其中，所述源漏区包含向沟道区施加应力的应力材料，对于P型金属氧化物半导体场效应晶体管PM0SFET，所述应力材料向沟道区施加压应力；对于η型金属氧化物半导体场效应晶体管nMOSFET，所述应力材料向沟道区施加拉应力。
6.根据权利要求5所述的半导体结构，其中，对于pMOSFET，所述应力材料为SihGex, 其中0 < χ < 1 ；对于nMOSFET，所述应力材料为Si:C。
7.根据权利要求6所述的半导体结构，其中，所述SihGe5xM料中，Ge的原子百分比的取值范围为15% -70% ；所述Si:C材料中，C的原子百分比的取值范围为0. 2% -2%。
8.根据权利要求1所述的半导体结构，其中，所述第二浅沟槽隔离的填充介质是Si3N4。
9.一种半导体结构的制造方法，其特征在于，包括 提供半导体衬底；形成第一浅沟槽隔离、第二浅沟槽隔离；形成栅极，包括介质层和导电层，且栅极长度方向与第一浅沟槽隔离长度方向平行； 在所述栅极两侧形成源漏区，所述源漏区包括相对分布于所述栅极的两侧、且与所述第二浅沟槽隔离邻接的第一种晶层；所述第二浅沟槽隔离相对分布于所述源漏区两侧，与所述第一浅沟槽隔离相接，其中， 所述第二浅沟槽隔离的上表面高于或持平于所述源漏区的上表面。
10.根据权利要求9所述的方法，其特征在于，形成源漏区的步骤包括以所述栅极的侧墙和第二浅沟槽隔离的侧墙为界，向下刻蚀所述栅介质层和半导体衬底，以形成源漏区凹槽；以所述第一种晶层，以所述源漏区凹槽的底部为第二种晶层，以所述源漏区凹槽与栅极邻接的部分为第三种晶层，外延应力材料。
11.根据权利要求10所述的方法，其中，在形成源漏区凹槽之前形成栅极之后还包括 形成源漏延伸区和晕环。
12.根据权利要求11所述的方法，其中，对于ρ型金属氧化物半导体场效应晶体管 pMOSFET，注入B、BF2、In中一种或其组合形成源漏延伸区；对于η型金属氧化物半导体场效应晶体管nMOSFET，注入As、P中的一种或其组合形成源漏延伸区。
13.根据根据权利要求11所述的方法，其中，对于pMOSFET，注入As、P中一种或其组合形成源漏晕环区；对于nMOSFET，注入B、BF2、In中的一种或其组合形成源漏晕环区。
14.根据权利要求10所述的方法，其中，对于pMOSFET，所述应力材料向沟道区施加压应力；对于nMOSFET，所述应力材料向沟道区施加拉应力。
15.根据权利要求14所述的方法，其中，对于pMOSFET，所述应力材料为SipxGex，其中 0 < χ < 1 ；对于nMOSFET，所述应力材料为Si:C。
16.根据权利要求15所述的方法，其中，所述SihGe5xM料中，Ge的原子百分比的取值范围为15% -70% ；所述Si C材料中，C的原子百分比的取值范围为0. 2% -2%。
17.根据权利要求10所述的方法，其中，在外延应力材料的同时进行源漏区原位掺杂。
18.根据权利要求17所述的方法，其中，对于pMOSFET，外延SihGi5x的同时原位掺杂 B ；对于nMOSFET，外延Si:C的同时原位掺杂P。
19.根据权利要求9所述的方法，其中，所述第二浅沟槽隔离的填充介质是Si3N4。
全文摘要
本申请公开了一种半导体结构及其制造方法。本发明能够增强沟道区应力，从而提高载流子迁移率，改善器件性能，同时能够减少器件所用面积，进而降低制造成本。本发明的半导体结构包括半导体衬底；沟道区，形成于所述半导体衬底中；栅极，包括介质层和导电层，形成于沟道区上方；源漏区，位于所述栅极的两侧；第一浅沟槽隔离，嵌于所述半导体衬底中，且长度方向与所述栅极长度方向平行；第二浅沟槽隔离，位于所述源漏区两侧，与所述第一浅沟槽隔离相接；其中，所述源漏区包括相对分布于所述栅极的两侧、且与所述第二浅沟槽隔离邻接的第一种晶层；所述第二浅沟槽隔离的上表面高于或持平于所述源漏区的上表面。
文档编号H01L29/78GK102386226SQ201010269260
公开日2012年3月21日 申请日期2010年8月31日 优先权日2010年8月31日
发明者尹海洲, 朱慧珑, 钟汇才, 骆志炯 申请人:中国科学院微电子研究所