专利名称：半导体部件的制作方法
半导体部件技术领域
本发明的实施例涉及一种具有沟道区的半导体部件。
技术背景
在工作期间，半导体部件因为在高电压同时具有的高电流密度而被加热。这种 加热可以是比较均勻的，或是因为电流丝化(filamentation)而限定于局部。
当半导体部件工作在所谓的稳定温度点之下时，电流丝化可发生在足够高的电 压下，并可导致半导体部件的破坏。
因此，为了防止过度加热和电流丝化，例如正向电流、dl/dt、dU/dt、温度等等 电学参数通常被恰当地限定，以在工作期间不超过安全范围60A范围)。一方面，这限 制了半导体部件性能的可能改进，而另一方面，对使用该半导体部件的选择被限制了， 特别是当考虑要求半导体部件更耐用的干扰时。
保护半导体部件不被过度加热的一种可能是在半导体部件中安装一个或多个温 度传感器并基于来自温度传感器的测量结果而将半导体部件的栅电压在超过特定阈值温 度时下调至较低的值。但是，这导致半导体部件中的以及对于温度估计和栅电压调节的 复杂度提高。此外，因为温度源和温度传感器之间的物理间距，必须预料到温度信号中 的某一延迟时间。发明内容
一个实施例涉及一种半导体部件，其具有半导体主体、在半导体主体中的沟道 区、与沟道区相邻的沟道控制电极、以及在沟道区和沟道控制电极之间的介电层，其中 该介电层包括具有负温度系数的相对介电常数、
由于介电常数也支配在沟道区内流动的电流，当存在由于与电流相关的温度增 加而引起部件的过量电流丝化的危险时，沟道区内的电流可由于介电常数％的负温度系 数而减小。介电常数的负温度系数意味着介电常数随着温度上升而下降。但是，当温度 上升时介电常数下降，这意味着当沟道控制电极上的栅电压保持恒定时形成的沟道在沟 道区内较弱且具有较高的电阻，且通过沟道的电流因此而减小，源-漏电压保持恒定。 这使得可能抵消半导体部件中与电流相关的温度的上升。
介电层可至少部分地包括顺电物质(paraelectric substance)。
该顺电物质可为来自BiixSrhTiO3和/或KTaO3的材料。另外的实施例是针对具 有铁电物质的介电层。铁电物质的居里温度k例如是Tc < 220K。居里温度应该在部 件被使用的温度范围(例如在220K和550K之间)之下，因为否则的话在到铁电状态的 转变的情况下可能发生不期望的效应，例如在没有正栅极电压下沟道就接通。
一个实施例提供由具有由介电材料组成的至少两个子层的层堆组成的介质层。 举例来说，电容的温度相关性也可通过这些子层的介电常数的温度相关性以及厚度比率 来精确调节，因此允许了广范围使用。至少一个子层可由幻02组成。此外，幻02子层4例如可与沟道区相邻定位，以便防止不期望的的界面效应。中心子层被设置在两个外侧 子层之间是有利的。这种情况下，中心子层可为导电层。这是有利的，例如可能防止两 个外侧子层之间的界面带电。为此，中心子层例如可由金属、硅化物或多晶硅组成。外 侧子层由介电材料组成也是有利的。至少一个子层可使用相对介电常数％具有负温度系 数的介电材料来形成。
依照一个实施例，沟道区以第一导电类型掺杂，在每种情况下以在半导体主体 中的第一半导体区和半导体主体中的第二半导体区之间的第二导电类型的掺杂设置。
沟道区可为MOSFET、IGBT或EST (发射极开关晶闸管)的部分。
依照一个示例性实施例，介电层沿着沟道区被设置在的半导体主体的主表面 上，而沟道控制电极至少沿着沟道区被设置在介电层的与主表面相对的表面上。可选 地，沟槽形成在半导体主体中，介电层沿着沟道区被至少设置在沟槽的侧壁上，且沟道 控制电极至少沿着沟道区被设置在沟槽中的介电层上。
依照另一个实施例，介电层在500K温度下具有的相对介电常数％比介电层在 300K温度下的相对介电常数％至少小20%。
在另一个示例性实施例中，介电层具有范围从％X2nm至％X50nm的厚度， 其中％为300K温度下介电层的介电常数。
介电层的相对介电常数％可在第一温度范围内具有负温度系数，而在第二温度 范围内具有正温度系数。
此外，介电层的相对介电常数％可至少在220K和500K之间的第一温度范围内具有负温度系数。
图1示意性示出了半导体部件的截面图，该半导体部件具有沟道区、沟道控制 电极和设置在两者之间的介电层。
图2示出了图1所示的半导体部件的一个示例性实施例的放大细节。
图3示出了图1所示的半导体部件的一个示例性实施例的放大细节。
图4示意性示出了具有沟槽栅极的IGBT的一个示例性实施例的截面图。
图5示意性示出了具有沟槽栅极的IGBT的另外的示例性实施例的截面图。
图6示意性示出了平面IGBT的一个示例性实施例的截面图。
具体实施方式
下文中将参照附图来更详细说明本发明的示例性实施例。但是，本发明并非限 定在所述的特定实施例，而是可以合适方式进行修改和改进。为了实现依照本发明的另 外的实施例，一个实施例的单个特征及特征的组合与另一个实施例的特征及特征的组合 恰当地组合，仍落在本发明的范围内。
在更详细描述本发明实施例之前，需要注意的是图中相同的元件被提供有相同 或相似的参考标记，而这些元件将不再赘述。此外，附图并非按照比例。主要方面事实 上在于解释基本原理。
图1示意性显示了半导体部件的截面图。半导体部件具有半导体主体1、半导体主体中的沟道区2、与沟道控制区2相邻的沟道控制电极3、以及在沟道区2和沟道控 制电极3之间的介电层4。介电层4具有相对介电常数^，其至少在半导体部件的工作 温度范围内具有负温度系数，该半导体部件的工作温度范围通常为220K至500K的范围 内。温度系数在不同温度范围内也可变化，例如介电常数可在第一温度范围内具有负温 度系数，而在第二温度范围内具有正温度系数。
如图1例子所示，沟道区2可被设置在半导体主体1中的第一半导体区5和半导 体主体1中的第二半导体区6之间。这种情况下，第一半导体区5和第二半导体区6通 常形成MOSFET的源极和漏极。第一半导体区5和第二半导体区6例如是以第二导电类 型掺杂，而沟道区2通常以与第二导电类型互补的第一导电类型掺杂。
沟道区2通常是MOSFET、IGBT (绝缘栅双极晶体管)或EST (发射极开关晶闸 管)的部分。
如图1所示，介电层4可被沿着沟道区(栅极)2设置在半导体主体1的主表面 7上，而沟道控制电极(栅极电极)3可被至少沿着沟道区2施加在介电层4的与主表面7 相对的表面8上。
可选地，沟槽(未示出)也可形成在半导体主体1中，介电层4可沿着沟道区 (栅极)2至少设置在沟槽的侧壁上，而沟道控制电极(栅极电极)3可至少沿着沟道区2 被附接在沟槽中的介电层4上。
与半导体部件类型(MOSFET、IGBT, EST、平面、沟槽等等)无关，介电层4具有相对介电常数％，其至少在半导体部件的工作温度范围内具有负温度系数，以便实 现在升高温度下半导体部件区域内局部电流减小的期望效应。具有负温度系数的介电常 数％意味着当温度升高时介电常数减小，而具有正温度系数的介电常数％意味着当温 度升高时介电常数增大。由于介电常数也支配沟道区2和沟道控制电极3之间的电容， 以及从而也支配例如在沟道区2中形成的反型沟道，这导致了当例如由于电流丝化而在 半导体部件中温度局部升高时反型沟道中的电流减小的期望效应，而在该区域内介电常 数减小。
这使得阻止或限制作为焦耳损失的半导体部件的进一步自感应加热成为可能。
以下等式定义了反型沟道中流过的电流的关系
a)对于线性区(即 Vd << (Vg-Vt) ) I C(Vg-Vt) XVd
b)对于饱和区(例如短路电路情况下)I C (Vg-Vt) 2
C表示绝缘体的电容，Ve表示栅电压，Vt表示沟道阈值电压，且Vd表示漏极电 压。随着电容减小，阈值电压增大。由于C ε，如果介电常数ε随温度显著减小， 被加热区域内实现了局部电流减小的期望效应。例如，在其中％ 1/Τ的顺电物质中 正是这种情况。
因此，至少部分地包括寄生物质的介电层4可被施加在沟道区2和沟道控制电极 3之间。
特别地，顺电物质具有选自BiiJrhTiO3和/或KTaO3的组的物质。
同样地，铁电体适用于用作介电层4，其中％ C/(T-Tc)，且其中^Tc为居里 温度。当半导体部件的工作温度在^之上时，尤其如此。居里温度Tc应该在半导体部 件的工作温度范围之下，否则到铁电状态的转变可引起不期望的效应，例如在没有正栅极电压的情况下沟道被接通。
介电层4可因此包括铁电物质，特别地，对于其，铁电物质的居里温度^Tc由^Tc < 220K给定。存在居里温度例如低于150Κ的铁电体。在SrTiO3的情况下，居里温度 Tc仅仅约为0Κ。如果居里温度为0Κ，当温度从300Κ增加Δ T = 200Κ至500Κ时，介 电常数％以及因此的沟道导电率减小40%，当Κ = 200Κ时，对于相同的温度差，甚至 减小67%。
介电层在500Κ温度下应具有比该介电层在300Κ温度下的相对介电常数ε r至少 小20%的相对介电常数％。
介电层的厚度例如是在至e^X50nm的范围内，其中8^是在300尺温 度下介电层的相对介电常数。
图2显示了图1中区域A的放大细节，描述了介电层4的一个示例性实施例。 在该例子中，介电层4由具有介电材料制成的至少两个子层4a、4b的层堆组成。这种情 况下，这些至少两个子层4a、4b中仅有一个可另外具有负温度系数的相对介电常数εΓθ 参照图1已提到的具有负温度系数的相对介电常数ε J勺介电层的特性对于该子层也是有 效的。但是，多个子层如在每种情况中也可包括具有负温度系数的相对介电常数％。 至少一个其他子层可由幻02组成。幻02子层4b可与沟道区2相邻定位。
图3显示了图1区域B的放大细节，描述了介电层4的不同示例性实施例。在 所述示例性实施例中，介电层4类似地由多个子层4a、4b、4c组成，中心子层4c被设置 在两个外侧子层4a、4b之间。在这种情况下，中心子层4c可为导电层，例如由金属、硅 化物或多晶硅组成。特别地，如果外侧子层4a、4b由介电材料组成，这些外侧子层4a、 4b至少之一具有此前已描述的介电常数％，其中％具有负温度系数，导电中心子层如 可防止可能发生在外侧子层如、4b之间的界面电荷。特别是，如果一个外侧子层如包 括与另一外侧子层4b不同的介电体时，这是有效的。这可引起两个介电体界面处带电， 特别是当在导通状态时温度相对高时。这甚至可导致半导体部件在0伏栅电压下就被接 通。例如，这可由外侧子层如、4b中使用的介电体的极端不同的导电率而引起。在外 侧子层如、4b之间插入导电中心子层如并恰当地布线可防止这种界面放电。
导电中心子层4c的布线可通过例如分压器来实现，其中分压器连接在半导体主 体1和沟道控制电极3之间，而导电中心子层4c仅连接至该分压器。
图4显示在示例性半导体部件特别是IGBT中的本发明一个实施例的截面图。在 IGBT半导体主体3的第一表面7和第二表面9之间，形成连续的半导体区。η掺杂的半 导体区5 (源极)直接形成在邻近半导体主体1的第一表面7上。ρ掺杂的沟道区2形成 为邻近所述η掺杂的半导体区5。另一 η掺杂的半导体区6 (漂移区)沿着第二表面9的 方向邻近所述沟道区2定位。另一 ρ掺杂的半导体区10(发射极区)形成在邻近该半导 体区6并延伸至半导体主体的第二表面9。通常为金属的背面接触材料11施加至第二表 面9。各个半导体区的掺杂也可与此前提到的掺杂类型互补。
接触材料12与源区5和在表面7上延伸的沟道区2均接触，接触材料12被设置 在半导体主体1的第一表面7上。
从半导体主体1的表面7开始，沟槽13穿过沟道区2延伸进入半导体主体1直 至漂移区6。在该情况下，依照本发明，沟槽13的壁与介电层4并列。介电层4至少7定位在沟道区2和沟道控制电极3之间，沟道控制电极同样形成在沟槽13中的介电层4 上。在该情况下，沟道控制电极3在沟槽13中至少沿着沟道区2延伸。沟道控制电极 3被绝缘材料14与接触材料12隔离开来。
图5使用IGBT的例子显示了本发明另一示例性实施例的示意性截面图。与图4 所示的实施例相反，介电层4例如由两个子层4a和4b(已参照图2示意性描述)组成。
在另一未示出的实施例中，介电层4也可仅沿着沟道区完全沉积。所述实施例 被如下给定，例如如果两个子层之一或多个子层之一沿着沟道区仅沉积在一部分中，以 及例如沉积在已沿着全部沟道区沉积的第一子层上，第一子层包括例如Si02。
图6显示了具有介电层4的两个子层如、4b的本发明一个示例性实施例的示意 性截面图。该示例性实施例同样显示了 IGBT，尽管其不具有沟槽。在该情况下，沟道 控制电极3在半导体主体1的第一表面7 (以其平面形式)的顶部上邻近沟道区2定位， 其中例如为两子层如、4b形式的介电层4定位在半导体主体1的第一表面7上的沟道控 制电极3与沟道区2之间。
在涉及IGBT的示例性实施例中，η掺杂场阻挡层15被定位在漂移区6中。在 图6所示实施例中，场阻挡层15与IGBT的发射极区10相邻。8
权利要求
1.一种半导体部件，包括半导体主体(1)；沟道区⑵，位于半导体主体(1)中；沟道控制电极(3)，与沟道区(2)相邻；介电层(4)，位于沟道区(2)和沟道控制电极(3)之间；其中，介电层(4)包括具有负温度系数的相对介电常数％。
2.根据权利要求1的半导体部件，其中介电层(4)至少部分地包括顺电物质。
3.根据权利要求2的半导体部件，其中顺电物质包括BaxSrhTiO3和KTaO3中的至少 一个。
4.根据前述权利要求之一的半导体部件，其中介电层包括铁电物质。
5.根据权利要求4的半导体部件，其中铁电物质的居里温度Tc为Tc< 220K。
6.根据前述权利要求之一的半导体部件，其中介电层(4)包括具有由介电材料组成的 至少两个子层(4a、4b)的层堆。
7.根据权利要求6的半导体部件，其中至少一个子层(4a、4b)由SiO2组成。
8.根据权利要求7的半导体部件，其中SiO2子层与沟道区相邻定位。
9.根据权利要求7或8的半导体部件，其中至少一个子层(4a、4b)包括其相对介电 常数％具有负温度系数的介电材料。
10.根据前述权利要求之一的半导体部件，其中沟道区(2)具有第一导电类型掺杂， 且其中所述沟道区(2)被设置在半导体主体(1)中第一半导体区(5)和半导体主体(1)中 第二半导体区(6)之间，第一和第二半导体区(5、6)各自具有第二导电类型掺杂。
11.根据前述权利要求之一的半导体部件，其中沟道区⑵为MOSFET、IGBT或EST 的一部分。
12.根据前述权利要求之一的半导体部件，其中介电层(4)沿着沟道区(2)被设置在 半导体主体(1)的主表面(7)上，且其中沟道控制电极(3)至少沿着沟道区(2)被附接在 介电层⑷的与主表面(7)相对的表面⑶上。
13.根据权利要求1至11之一的半导体部件，其中沟槽(13)形成在半导体主体(1) 中，其中介电层(4)沿着沟道区(2)至少被设置在沟槽(13)的侧壁上，且其中沟道控制 电极(3)至少沿着沟道区(2)被设置在沟槽(13)中的介电层(4)上。
14.根据权利要求6的半导体部件，其中中心子层(4c)被设置在两个外侧子层(4a、 4b)之间。
15.根据权利要求14的半导体部件，其中中心子层(4c)为导电层。
16.根据权利要求15的半导体部件，其中中心子层(4c)由金属、硅化物或多晶硅组成。
17.根据权利要求14或15的半导体部件，其中外侧子层(4a、4b)由介电材料组成。
18.根据前述权利要求之一的半导体部件，其中介电层(4)具有相对介电常数^，其 在500K温度下比介电层(4)在300K温度下的相对介电常数％至少小20%。
19.根据前述权利要求之一的半导体部件，其中介电层(4)具有范围从％X2nm至 %X50nm的厚度，其中ε ^是介电层(4)在300Κ温度下的相对介电常数。
20.根据前述权利要求之一的半导体部件，其中介电层(4)的相对介电常数％在第一温度范围内具有负温度系数，且在第二温度范围内具有正温度系数。
21.根据前述权利要求之一的半导体部件，其中介电层(4)的相对介电常数％至少在 220K和500K之间的第一温度范围内具有负温度系数。
全文摘要
本发明涉及半导体部件，该半导体部件包括半导体主体、位于半导体主体中的沟道区、与沟道区相邻的沟道控制电极、以及位于沟道区和沟道控制电极之间的介电层，其中介电层具有负温度系数的相对介电常数εr。
文档编号H01L29/51GK102024793SQ201010510520
公开日2011年4月20日 申请日期2010年8月25日 优先权日2009年8月25日
发明者F·普菲尔施, H-J·舒尔策 申请人:英飞凌科技奥地利有限公司