专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置及其制造方法，特别是涉及LDMOS晶体管(横向双扩散MOS 晶体管)及其制造方法。
背景技术：
LDMOS晶体管具有开关速度快速、易用于电压驱动系统等特征，有效利用该特征而 被使用在开关式稳压器或各种驱动器、DC-DC转换器等中，其成为目前的功率/高耐压领域 的关键设备。一般，LDMOS晶体管的性能以其截止时的耐压(击穿耐压)和导通电阻表示。但 是，它们通常处于折衷的关系，难以使高的耐压和低的导通电阻并存。因此，在如何使该并 存实现这点上进行了多年开发。下面，一边参照图17，一边对日本特开2004-22769号公报(以下，作为公知文献 1)记载的现有的LDMOS晶体管进行说明。图17是表示形成于P型半导体衬底上的N沟道 LDMOS晶体管的概略构造图。(a)是从俯视概略图，(b)是剖面概略图。另外，(b)的剖面概 略图表示(a)的显示区域中用线L1-L2切断的部分的剖面。此外，在(a)的俯视概略图中， 省略(b)图示的要素中的层间绝缘膜15、源电极21、及漏电极22的图示。如图17所示，现有的N沟道LDMOS晶体管以与形成于P型半导体衬底1的表面的 P型体区3的底面连续的方式，通过高能量注入形成P型埋入扩散区91。在P型半导体衬 底1的表面，与P型体区3相离开而形成有低浓度N型漂移区(drift region) 5，P型埋入 扩散区91以前端到达该N型漂移区5内的方式埋入形成。在图17(a)中，用向右下斜线来 标出形成有该P型埋入扩散区91的区域。在P型体区(body region) 3内的表面，形成有高浓度N型的源极区6及高浓度P 型的体接触区7。在N型漂移区5内的表面的一部分区域形成有高浓度N型的漏极区8。另 外，图17中，漏极区8在漂移区5内隔着形成于该漂移区5上的场氧化膜11形成于源极区 6的相反侧。在半导体衬底1上隔着栅极氧化膜13形成有栅电极14，该栅电极14以共同重叠 (overlap)于P型体区3的一部分及N型漂移区5的一部分上的方式形成。栅电极14的一 部分以跨上场氧化膜11上的方式形成。而且，以覆盖包含该栅电极14的半导体衬底1的 整个面的方式形成有层间绝缘膜15。而且，以贯通层间绝缘膜15且与N型源极区6和P型体接触区7接触的方式形成 有源电极21。同样，以贯通层间绝缘膜15且与N型漏极区8接触的方式形成有漏电极22。 利用源电极21，N型源区域6和P型体区3成为电气同电位。在N沟道LDMOS晶体管中，在测定截止时的耐压时，将源电极21及栅电极14设定 在GND电位，对漏电极22施加正电位。这样，当对漏极-源极间施加反偏电压时，在某电压 下耗尽层内的电场达到临界电场，产生雪崩击穿，在漏极-源极间电流开始急剧流动。这时 的施加电压为晶体管的耐压值。
一般，在LDMOS晶体管中，当在漏极-源极间施加反偏压时，在下层形成有栅极氧 化膜的位置存在的栅电极的漏极区侧的端部即栅极边缘(图17中的区域A)处电场集中， 成为耐压下降的主要原因。因此，为了提升耐压，使该栅极边缘的电场缓和尤为重要。此外， 当在栅极边缘(gate edge)附近电场集中时，有时会引起因在栅极氧化膜13上残留一些电 荷带来的可靠性上的问题，因此，使栅极边缘的电场缓和，这在使LDMOS晶体管的可靠性提 高的方面也是很重要的。因此，为了使该栅极边缘的电场缓和，在公知文献1记载的现有的LDMOS晶体管 中，如上所述，以与P型体区3的整个底面连续的方式设置P型埋入扩散区91，将该P型埋 入扩散区91以埋入至N型漂移区5内的方式利用高能量注入而形成。这时，P型埋入扩散 区91以比N型漂移区5高的浓度形成。在如图17所示的构造之下，当在漏极-源极间施加反偏压时，耗尽层从P型埋入 扩散区91与N型漂移区5的接合界面开始延伸，如前所述，P型埋入扩散区91以比N型漂 移区5高的浓度形成，因此，耗尽层容易向N型漂移区5延伸，由此，N型漂移区5的整个区 域实质上被耗尽化。其结果是，可以使包含栅极边缘(区域A)的表面附近的电场充分缓和。 由此，在确保相同的耐压的情况下，可以将N型漂移区5的浓度设定在更高浓度，因此，可以 大幅改善器件的耐压与导通电阻的折衷关系(trade-off relation)。在设计LDMOS晶体管时，一般，与电路上的使用条件相匹配地，以确保截止耐压并 且使导通电阻最小化的方式，设定适当的N型漂移区5的浓度以及漂移长(图17中的Lg
移)°而且，在通过电路上的使用条件希望进一步的高耐压化的情况下，通常是，器件的 基本构造不变更，而使N型漂移区5的浓度降低、或使漂移长Lawf (Ldrift)增大等以满足所 希望的特性的方式对各参数进行调整，由此来加以应对。但是，在上述公知文献1中记载的LDMOS晶体管中，在实现进一步的高耐压化的情 况下，会产生如下所示这样的课题。为了一边将导通电阻维持得较低一边实现进一步的高耐压化，就需要使N型漂移 区5的浓度降低，并将漂移长Lawf设定得尽可能小。但是，通过减小漂移长Lawf，从而会使 栅极导通时的耐压(以后，记作“导通耐压”)降低。也就是说，如图18所示，截止耐压和导 通耐压相对N型漂移区5的浓度，为折衷的关系。也就是说，为了使截止耐压增大，就需要 减小N型漂移浓度，但是，另一方面由此就使导通耐压降低了。这起因于在截止耐压的击穿 电压时和导通耐压的击穿电压时两者的电场集中地方不同，下面，使用附图详细地说明。首先，参照图17和图19对导通耐压进行说明。在图19示出在栅极导通时使漏极 电压上升的情况下的漏极电流相对于漏极电压的关系。在栅极导通时使漏极电压上升至某 一定以上的情况下，在某一定地方电场集中，当该电场超过临界电场时引起雪崩击穿，漏极 电流开始增加(图19的Si)。该漏极电流流过P型体区3，被源电极21回收。而且，当使漏极电压进一步上升时，P型体区3内的电阻和漏极电流(雪崩电流) 的积超过约0. 6，由N型漂移区5、P型体区3和N型源极区6构成的寄生NPN晶体管动作。 通过该动作，形成漏极电压经由寄生NPN晶体管流到与N型源极区6连接的接地线的电流 路径，漏极电流急剧地增大(图19的s2)。由于该漏极电流的急剧上升，在LDMOS晶体管内 会产生大量的焦耳热，结果有时以至器件破坏。不至于该器件破坏的范围内的施加漏极电压的最大值为导通耐压。也就是说，为了提高LDMOS晶体管的耐压，不仅是截止耐压，导通 耐压也需要提高。导通耐压的击穿电压时的电场集中地方如图17所示，与截止耐压的击穿电压时 的电场集中地方的栅极边缘(图中的区域A)不同，通常为N型漏极区8的源极侧边缘(图 中的区域B)。这是因为，由于栅极导通时漏极电流流过，所以与栅极截止时相比，电势分布 移动到漏极区8侧，其结果是引起了由穿通(reach through)造成的电场集中。如上所述，为了使截止耐压提高，需要使N型漂移区5的浓度降低。但是，当使N型 漂移区5的浓度降低时，如图18所示，导通耐压降低了，结果是不能实现充分的高耐压化。 这是因为，当使N型漂移区5的浓度降低时，栅极导通时的电势分布移动到栅极区域8侧， 进一步促进了穿通造成的电场集中。为了使该电场集中缓和，就需要使N型漂移区5的浓 度变大，但在这种情况中，如图18所示，截止耐压降低了。此外，作为使N型漂移区5的浓度变大的其他方法，如图20所示，还考虑插入比N 型漂移区5高的浓度且比N型漏极区8低的浓度的追加N型漂移区25。但是，为了在不使 截止耐压降低的情况下形成追加N型漂移区25，通常需要调整漂移长，使制造工艺复杂化。 进而，不得不追加一步掩模工序，还有制造成本增加的问题。此外，作为使导通耐压时的穿通造成的电场集中缓和的其他方法，还考虑有使图 17的漂移长Lawf增加的方法，但根据该方法会招致导通电阻的增大。
发明内容
本发明是为了解决上述问题而做出的，其目的在于，提供一种半导体装置及其制 造方法，其在LDMOS晶体管中，通过改善截止耐压、导通耐压、导通电阻的相互的折衷关系， 从而能够在不使导通电阻增大的情况下实现高耐压化。为了达成上述目的，本发明的半导体装置其特征在于，具备第一导电类型的半导 体衬底；所述第一导电类型的体区，形成于所述半导体衬底内；第二导电类型的漂移区，在 所述半导体衬底内，在与所述半导体衬底的衬底面平行的方向上离开所述体区而形成；所 述第二导电类型的漏极区，形成于所述漂移区内，比该漂移区浓度高；所述第二导电类型 的源极区，形成于所述体区内，比所述漂移区浓度高；所述第一导电类型的埋入扩散区，其 以下述方式形成与所述体区的底面连结，并且具有从所述体区起在作为所述漂移区与所 述体区的离开方向的第一方向上延伸的多个突出部，所述突出部的各前端达到所述漂移区 内；栅极氧化膜，共同重叠于所述体区的一部分及所述漂移区的一部分上而形成；以及栅 电极，形成于所述栅极氧化膜的上层。在成为这种结构时，当使本发明的半导体装置栅极导通、使漏极电压上升时，在形 成有埋入扩散区的外侧位置中的漏极区的源极区侧边缘附近产生电场集中。在此，本发明 的半导体装置所具备的埋入扩散区，是具有从体区朝向漂移区的多个突出部的结构，换言 之，其在漂移区内以及体区与漂移区之间离散性形成。由此，由于所述的电场集中地方也离 散性形成，所以漏极电流分开流动在通过电场集中地方的电流路径和不通过电场集中地方 的电流路径中。与之相对，在以埋入扩散区与体区的整个底面连结而且其前端到达漂移区 内的方式全面埋入的现有结构的情况中，漏极电流全部经由通过电场集中地方的电流路径 流动。因此，根据本发明的半导体装置，与现有结构相比，能够减小漏极电流(雪崩电流)，可以使导通耐压提高。而且，由于以使埋入扩散区与体区的底面连结、使其前端达到漂移区内的方式形 成，所以与以将埋入扩散区与体区的整个底面连结而且其前端到达漂移区内的方式全面埋 入的现有结构一样，可以确保低导通电阻及高截止耐压。也就是说，根据本发明的半导体装置，虽然维持了低导通电阻及高截止耐压，但还 能进一步实现导通耐压的提高，改善了这三者的折衷关系。另外，在上述结构中，在所述半导体衬底内具有所述第二导电类型的阱，所述体 区、所述漂移区和所述埋入扩散区均形成于所述阱内。此外，本发明的半导体装置的另一特征在于，具备第一导电类型的半导体衬底； 第二导电类型的阱区，形成于所述半导体衬底内；所述第一导电类型的体区，形成于所述阱 区内；第二导电类型的漂移区，在所述阱区内，在与所述半导体衬底的衬底面平行的方向上 离开所述体区而形成；所述第二导电类型的漏极区，形成于所述漂移区，比该漂移区浓度 高；所述第二导电类型的源极区，形成于所述体区内，比所述漂移区浓度高；所述第一导电 类型的埋入扩散区，其以下述方式形成与所述体区的底面连结，并且具有从所述体区起在 作为所述漂移区与所述体区的离开方向的第一方向上延伸的多个突出部，所述突出部的各 前端达到所述漂移区的下方位置；栅极氧化膜，共同重叠于所述体区的一部分及所述漂移 区的一部分上而形成；以及栅电极，形成于所述栅极氧化膜的上层。即使在成为这种结构的情况下，由于通过在漂移区内以及体区与漂移区之间离散 性形成有埋入扩散区，从而所述电场集中地方也离散性形成，所以与上述结构同样也能使 导通耐压提高。进而，在本结构的情况中，通过设置第二导电类型的阱区，从而第二导电类 型的阱区位于第一导电类型的半导体衬底与第一导电类型的体区之间，因此，源极区相对 于半导体衬底电气分离，由此，还具有即使在源电极对半导体衬底要求高耐压的情况中也 能够使用的效果。另外，在上述结构中，所述漂移区比所述埋入扩散区浅而形成。由此，由于可以使 漂移区的杂质浓度对埋入扩散区的实际浓度的影响减小，所以会简化为了得到所希望的电 特性所需的设计。进而，在制造处理时，即使在漂移区的浓度产生偏差的情况下，也可以实 现示出稳定的电特性的半导体装置。此外，在上述结构中，优选埋入扩散区比漂移区浓度高。此外，在上述结构中，优选使所述阱区比所述漂移区浓度低。通过如此构成，从而对于漂移区来说，较高地设定浓度使导通电阻降低，另一方 面，通过使阱比漂移区浓度低，可以不使截止耐压降低。进而，在上述结构中，可以将所述埋入扩散区做成与所述体区的整个底面连结而 且具有从所述体区起在所述第一方向上延伸的多个突出部的梳形形状，也可以将其做成由 与所述体区的一部分底面离散性连结的多个部分构成、所述各部分通过在所述第一方向延 伸而形成所述多个突出部的长方形形状。无论是它们中任一种结构，都由于埋入扩散区在漂移区内以及体区与漂移区之间 离散性形成，所以会得到使导通耐压提高。另外，在上述结构中，优选将所述埋入扩散区的所述多个突出部在与所述半导体 衬底面平行的方向、即与所述第一方向正交的第二方向具有等间隔的狭缝(slit)宽度而形成，将所述狭缝宽度设定为存在于下层形成有所述栅极氧化膜的位置的所述栅电极与所 述漏极区的所述第一方向的离开距离的1/2倍以下。通过这样的条件，从而可以实现与以将埋入扩散区与体区的整个底面连结且其前 端到达漂移区内的方式全面埋入的现有结构大致同等的截止耐压。此外，在上述结构中，优选将所述狭缝宽度设定为所述埋入扩散区的所述多个突 出部的所述第二方向的宽度以下。通过这样的条件，从而虽然使导通电阻充分地减小，但也 能实现高的截止耐压。此外，在上述结构中，还优选使所述漂移区具有浓度梯度而形成，该浓度梯度是从 存在于下层形成有所述栅极氧化膜的位置的所述栅电极的所述漏极区侧的端部即栅极边 缘的下方位置朝向所述漏极区、杂质浓度变为高浓度的浓度梯度。由此，电场最易集中的栅极边缘附近的漂移区的浓度低，会促进栅极截止时的电 场缓和。进而，在栅极导通时，电场最易集中的漏极区附近的浓度高，因此，可以避免穿通造 成的电场集中。由此，会进一步改善截止耐压和导通耐压的折衷关系。此外，在上述结构中，还优选将所述埋入扩散区从所述体区的底面越靠近所述漏 极区，向与所述半导体衬底面平行的方向、即与所述第一方向正交的第二方向越扩展地形 成。此外，在上述结构中，还优选将所述埋入扩散区在距所述半导体衬底的衬底面 1.5μπι以上的深度位置形成。通过如此构成，从而可以使导通电阻进一步降低。另外，本发明的半导体装置的制造方法其特征在于，不分先后顺序地进行在第一 导电类型的半导体衬底上注入所述第一导电类型的杂质离子而形成体区的工序、和在所述 半导体衬底上的与所述体区在平行于所述半导体衬底面的方向上离开的位置注入第二导 电类型的杂质离子而形成漂移区的工序，其后，在与所述半导体衬底面平行的方向，使用在 与作为所述漂移区和所述体区的离开方向的第一方向正交的方向上设置有并列的多个狭 缝的掩模图形，以比所述体区形成时更高的注入能量注入所述第一导电类型的杂质离子， 由此，以与所述体区的底面连结并且从所述体区起在所述第一方向上延伸的多个突出部的 各前端达到所述漂移区的方式形成埋入扩散区，其后，将比所述漂移区浓度高的所述第二 导电类型的杂质离子注入所述体区内及所述漂移区内，在所述体区内形成源极区，在所述 漂移区内形成漏极区，其后，氧化所述半导体衬底面，以至少共同重叠于所述体区的一部分 及所述漂移区的一部分上的方式形成栅极氧化膜，然后在所述栅极氧化膜的上层形成栅电 极。另外，在上述制造方法中，可以是在形成所述体区及所述漂移区之前，具有在所述 半导体衬底内注入所述第二导电类型的杂质离子而形成比所述漂移区浓度低的阱区的工 序，所述体区及所述漂移区形成于所述阱区内。此外，本发明的半导体装置的制造方法的另一特征在于，在第一导电类型的半导 体衬底内注入第二导电类型的杂质离子形成阱区后，不分先后顺序地进行在所述阱区内注 入所述第一导电类型的杂质离子而形成体区的工序、和在所述阱区内与所述体区在平行于 所述半导体衬底面的方向上离开的位置注入第二导电类型的杂质离子而形成漂移区的工 序，其后，在与所述半导体衬底的衬底面平行的方向，使用在与作为所述漂移区和所述体区的离开方向的第一方向正交的方向上设置有并列的多个狭缝的掩模图案，以比所述体区形 成时更高的注入能量注入所述第一导电类型的杂质离子，由此，以与所述体区的底面连结 并且从所述体区起在所述第一方向上延伸的多个突出部的各前端达到所述漂移区的下方 的方式形成埋入扩散区，其后，将比所述漂移区浓度高的所述第二导电类型的杂质离子注 入所述体区内及所述漂移区内，在所述体区内形成源极区，在所述漂移区形成漏极区，其 后，氧化所述半导体衬底面，以至少共同重叠于所述体区的一部分及所述漂移区的一部分 上的方式形成栅极氧化膜，然后在所述栅极氧化膜的上层形成栅电极。根据这些制造方法，能够改善截止耐压、导通耐压、导通电阻的相互的折衷关系， 能够实现低导通电阻、高截止耐压、高导通耐压的半导体装置。根据本发明的半导体装置，能够改善截止耐压、导通耐压、导通电阻的相互的折衷 关系，能够不使导通电阻增大而实现高耐压化。此外，根据本发明的半导体装置的制造方 法，能够在不具有复杂的工序的情况下制造低导通电阻、高耐压的半导体装置。
图1是本发明的N沟道型LDMOS晶体管的概略构造图。图2是本发明的N沟道型LDMOS晶体管的概略构造图。图3是在本发明的N沟道型LDMOS晶体管的概略构造图上示意地附加了电阻成分 的图。图4是用于说明埋入扩散区的形成间隔与截止耐压的关系的图。图5是用于说明埋入扩散区的存在的有无与电势分布的关系的图。图6是用于说明埋入扩散区的存在的有无与耗尽层延伸的关系的图。图7是用于说明埋入扩散区的形成图案与电场集中地方的关系的图。图8是用于说明埋入扩散区的形成图案与雪崩电流的关系的图表。图9是表示第一实施方式的N沟道型LDMOS晶体管的制造方法的工序剖面图。图10是第二实施方式的N沟道型LDMOS晶体管的概略构造图。图11是表示埋入扩散区宽度和狭缝宽度的比ξ与导通电阻比及截止耐压比的关 系的图表。图12表示埋入扩散区的注入深度与导通电阻的关系的图表。图13是表示第二实施方式的N沟道型LDMOS晶体管的制造方法的工序剖面图。图14是其他实施方式的N沟道型LDMOS晶体管的概略构造图。图15是其他实施方式的N沟道型LDMOS晶体管的概略构造图。图16是其他实施方式的N沟道型LDMOS晶体管的概略构造图。图17是现有的N沟道型LDMOS晶体管的概略构造图。图18是表示截止耐压与导通耐压的折衷关系的图。图19是表示栅极导通时的漏极电压与漏极电流的关系的图。图20是使导通耐压提高的现有的N沟道型LDMOS晶体管的概略构造图。图21是现有的多重表面(Multi-Resurf)结构的LDMOS晶体管的概略构造图。
具体实施例方式[第一实施方式]对于本发明的半导体装置的第一实施方式，一边参照图1 图9的各图一边进行 说明。另外，在下面的各图中，对与图17相同的结构要素附加相同的附图标记，并适当地省 略其说明。图1及图2表示本实施方式的半导体装置即N沟道LDMOS晶体管的概略构造图。 图1(a)及图2(a)是俯视概略图，两者是完全相同的图。图1(b)及图2(b)是剖面概略图， 各自的切断位置不同，图1 (b)表示用线L1-L2切断的部分的剖面，图2 (b)表示用线L3-L4 切断的部分的剖面。另外，这些图最终只是进行示意性的表示，实际尺寸比和图上的尺寸比不一定一 致。在下面的各图中也是同样。本实施方式的N沟道LDMOS晶体管与图17所示的构造相比，在取代P型埋入扩 散区91而具备使其埋入形状不同的P型埋入扩散区4的方面有所不同。另外，图1 (a)、图 2(a)中用向右下斜线表示P型埋入扩散区4的形成区域。图17所示的P型埋入扩散区91以与P型体区3的全部底面连续且其前端到达N 型漂移区5内的方式全面埋入而形成。即，P型埋入扩散区91从其前端到达的N型漂移区 5内的位置起朝向P型体区3的底面全面形成。与之相对，图1及图2所示的P型埋入扩散区4不是设置为与P型体区3的全部 底面连续，而是设置为与P型体区3的一部分区域的底面连续，另一方面，在其他区域底面 不设置。也就是说，P型埋入扩散区4由与P型体区3的一部分底面离散性连结的多个部 分构成。而且，这些各部分在从P型体区3朝向N型漂移区5的方向延伸，其前端部到达N 型漂移区5内。即，P型埋入扩散区4构成在从P型体区3朝向N型漂移区5的方向延伸的 长方形形状。图1及图2作为其一例，表示使P型埋入扩散区4以一定间隔平面性离开形 成的情况。而且，图1所示的L1-L2线与在P型体区3的底面形成有P型埋入扩散区4的 地方对应，图2所示的L3-L4线与在P型体区3的底面未形成有P型埋入扩散区4的地方 对应。通过这样的构造，从而与图17所示的现有结构相比，可以改善截止耐压、导通耐 压、导通电阻的相互的折衷关系，由此，能够在不使导通电阻增大的情况下实现高耐压化。 对于该点，进行以下说明。图3是将图1及图2归纳为一个图，进而在各图内附加了导通电阻、沟道电阻等电 阻成分的图。本实施方式的N沟道LDMOS晶体管的导通电阻，通过与P型体区3的底 面连续地形成有P型埋入扩散区4的L1-L2线所切断的地方的导通电阻R#a12、和在P型 体区3的底面未形成有P型埋入扩散区4的L3-L4线所切断的地方的导通电阻R#a_34的 并联连接来表达，由下面的公式1表示。1/R#m= 1/R#m_12+1/R#m_34(1)此外，若将感应出电子的MOSFET的沟道电阻设为Rch、在栅漏重叠区域中电子蓄 积的区域的电阻设为Racc、较薄掺杂的漂移区5内的电阻设为Rawf,则导通电阻由下 面的公式2表示。是R 导通=Rch+Racc+R 漂移(2)。
S卩，如图3所示，对于(L1-L2)的路径中的导通电阻R#a12、和(L3-L4)的路径中 的导通电阻R#jl_34，可以分别由下述公式3、公式4表示。另外，Rch_12、I acc_12、Rawf _12 表示(L1-L2)的路径中的Rch、Racc、R漂移，Rch_34、Racc_34、R漂移_34表示(L3-L4)的路径 中的Rch、Racc > R漂移。R 导通 _12 = Rch_12+Racc_12+R 漂移 _12(3)R 导通 _34 = Rch_34+Racc_34+R 漂移 _34(4)在此，(L1-L2)的剖面构造、及(L3-L4)的剖面构造除P型埋入扩散区4的有无之 外，是相同构造，因此，Rch及Racc两者相等，其结果是满足Rch_12 = Rch_34、及Racc_12 =RaccJM的关系。另一方面，关于N型漂移区5内的电阻Rawf，在(L1-L2)的剖面结构中，由于通过 P型埋入扩散区4的存在，使电子的通道变窄，所以与(L3-L4)的剖面构造相比，Rawf增大， 满足R漂移_12 > R漂移_34的关系。因此，根据公式3、公式4，为1^通_12 > R导通_34，根据该结果和公式1，本实施方 式的N沟道LDMOS晶体管的导通电阻Ria满足下面的公式5的关系。1/R#m= 1/R#m_12+1/R#m_34 > 2/R#M_12(5)在公式5中，最右边的“2/1^通_12”与在P型体区3的底面未形成有P型埋入扩 散区的情况下的LDMOS晶体管的导通电阻的倒数相对应。而且，最左边的与图1及 图2所示的本实施方式的LDMOS晶体管的导通电阻的倒数相对应。由此，根据公式5可知， 本实施方式的N沟道LDMOS晶体管与图17的现有结构同样，可以比不具备P型埋入扩散区 的现有的LDMOS晶体管的导通电阻降低。下面，对截止耐压进行叙述。图4是用于说明截止耐压的图。图4(a)与图1 图3 同样，是本实施方式的LDMOS晶体管的平面视概略图，但将长方形形状构成的P型埋入扩散区 4的各长方块的间隔、即与延伸方向正交的方向的形成间隔(狭缝间隔)附注为L— (Lslit)。 此外，图4(b)将该形成间隔Lsie的长度与LDMOS晶体管的截止耐压的关系做成图表。如图4(b)所示，截止耐压依赖于P型埋入扩散区4的形成间隔L狭缝，L狭缝=0 μ m， 即在P型埋入扩散区4未空出间隔而形成的情况(与图17所示的现有的LDMOS晶体管同 样的构造的情况)下，耐压最高。另一方面，在将向P型体区3的图4(a)的纸面上纵向延 伸的长度设为W时，在L_4= W的情况、即在P型体区3的整个区域的底面不存在P型埋入 扩散区4的情况下，耐压最低。这是基于如下的理由。即，在P型埋入扩散区4未空出间隔而形成的情况下，如图 5(a)所示，在源极区6和漏极区8 (或漂移区幻相向的整个区域中形成有P型埋入扩散区 4，因此，图中的区域A所示的栅极边缘的电场充分地缓和，截止耐压增高。与之相对，在P 型体区3的整个区域的底面不存在P型埋入扩散区4的情况下，上述图中的区域A所示的 栅极边缘电场未缓和，截止耐压降低。在图5示出P型埋入扩散区4存在的情况(a)和不存在的情况(b)的电势分布的 概念图。在P型埋入扩散区4存在的情况下，耗尽层延伸至N型漏极区8的附近，因此，不 会有在区域A附近电场集中的情况。与之相对，在P型埋入扩散区4不存在的情况下，耗尽 层几乎没有延伸，因此，在区域A附近电场集中，截止耐压降低。例如，在设计截止耐压为 100V以上的LDMOS晶体管的情况下，在P型埋入扩散区4存在的情况中，具有120V左右的截止耐压，但在P型埋入扩散区4不存在的情况中，截止耐压降至40V左右。如图4 (b)所示，截止耐压依赖于P型埋入扩散区4的形成间隔L狭缝，当将L_4设计 为漂移长Lawf以下时，截止耐压开始上升，当设计得比Lawf/2小时，耐压能够充分地提高。 因此，优选1^_设定为比LawfA小。(例如，图4(b)中的y)。在图6(a)示出这时的耗尽 层的状态。另外，在该图中，为了比较，一并在(b)中示出全面形成P型埋入扩散区4时的 耗尽层的状态、在(c)中示出未形成P型埋入扩散区4时的耗尽层的状态。如图6 (a)所示，在P型埋入扩散区4形成的地方和未形成的地方，耗尽层D 1的延 伸不同，但通过设定为适当的L_4的值以对邻接的P型埋入扩散区4带来影响，从而即使在 未形成P型埋入扩散区4的区域中，也可使耗尽层向漏极区8侧延伸。即使不会像在P型 体区3的整个区域的底面存在P型埋入扩散区4的情况(图6(b))的耗尽层D2那样向漏 极区8侧延伸，但当与在P型体区3的整个区域底面不存在P型埋入扩散区4的情况(图 6(c))的耗尽层D3相比时，也可以使耗尽层充分向漏极区8侧延伸。由此，可以避免在栅极 边缘(图5的区域A)附近电场集中，可以防止截止耐压降低。这时，如图4(b)所示，只要将P型埋入扩散区4的形成间隔L狭缝设定为Lai移/2以 下，就可以实现与在P型体区3的整个区域的底面形成P型埋入扩散区4的情况大致同等 的截止耐压。下面，对导通耐压进行叙述。如前所述，为了使导通耐压提高，需要降低在栅极导 通时使漏极电压增大的情况下的雪崩电流，但该雪崩电流I #由下面的公式6表示。
权利要求
1.一种半导体装置，其中，具备 第一导电类型的半导体衬底；所述第一导电类型的体区，形成于所述半导体衬底内；第二导电类型的漂移区，在所述半导体衬底内，在与所述半导体衬底的衬底面平行的 方向上离开所述体区而形成；所述第二导电类型的漏极区，形成于所述漂移区内，比该漂移区浓度高； 所述第二导电类型的源极区，形成于所述体区内，比所述漂移区浓度高； 所述第一导电类型的埋入扩散区，其以下述方式形成与所述体区的底面连结，并且具 有从所述体区起在作为所述漂移区与所述体区的离开方向的第一方向上延伸的多个突出 部，所述突出部的各前端达到所述漂移区内；栅极氧化膜，共同重叠于所述体区的一部分及所述漂移区的一部分上而形成；以及 栅电极，形成于所述栅极氧化膜的上层。
2.如权利要求1所述的半导体装置，其中，在所述半导体衬底内具有所述第二导电类型的阱， 所述体区、所述漂移区和所述埋入扩散区都形成于所述阱内。
3.一种半导体装置，其中，具备 第一导电类型的半导体衬底；第二导电类型的阱区，形成于所述半导体衬底内； 所述第一导电类型的体区，形成于所述阱区内；第二导电类型的漂移区，在所述阱区内，在与所述半导体衬底的衬底面平行的方向上 离开所述体区而形成；所述第二导电类型的漏极区，形成于所述漂移区，比该漂移区浓度高； 所述第二导电类型的源极区，形成于所述体区内，比所述漂移区浓度高； 所述第一导电类型的埋入扩散区，其以下述方式形成与所述体区的底面连结，并且具 有从所述体区起在作为所述漂移区与所述体区的离开方向的第一方向上延伸的多个突出 部，所述突出部的各前端达到所述漂移区的下方位置；栅极氧化膜，共同重叠于所述体区的一部分及所述漂移区的一部分上而形成；以及 栅电极，形成于所述栅极氧化膜的上层。
4.如权利要求2或3所述的半导体装置，其中， 所述阱区比所述漂移区浓度低。
5.如权利要求1或3所述的半导体装置，其中，所述埋入扩散区由与所述体区的一部分底面离散性连结的多个部分构成，所述各部分 通过在所述第一方向延伸，从而构成形成所述多个突出部的长方形形状。
6.如权利要求1或3所述的半导体装置，其中，所述埋入扩散区构成梳形形状，该梳形形状是与所述体区的整个底面连结而且具有从 所述体区起在所述第一方向上延伸的多个突出部。
7.如权利要求1或3所述的半导体装置，其中，所述埋入扩散区的所述多个突出部在与所述半导体衬底面平行的方向、即与所述第一 方向正交的第二方向具有等间隔的狭缝宽度而形成，所述狭缝宽度设定为存在于下层形成有所述栅极氧化膜的位置的所述栅电极与所述 漏极区的所述第一方向的离开距离的1/2倍以下。
8.如权利要求1或3所述的半导体装置，其中，所述埋入扩散区的所述多个突出部以在与所述半导体衬底面平行的方向、即与所述第 一方向正交的第二方向具有等间隔的狭缝宽度离开的状态形成，所述狭缝宽度设定为所述埋入扩散区的所述多个突出部的所述第二方向的宽度以下。
9.如权利要求1或3所述的半导体装置，其中，所述漂移区具有浓度梯度而形成，该浓度梯度是从存在于下层形成有所述栅极氧化膜 的位置的所述栅电极的所述漏极区侧的端部即栅极边缘的下方位置朝向所述漏极区、杂质 浓度变为高浓度的浓度梯度。
10.如权利要求1或3所述的半导体装置，其中，所述埋入扩散区从所述体区的底面越靠近所述漏极区，向与所述半导体衬底面平行的 方向、即与所述第一方向正交的第二方向越扩展地形成。
11.如权利要求1或3所述的半导体装置，其中，所述埋入扩散区在距所述半导体衬底的衬底面1. 5 μ m以上的深度位置形成。
12.—种半导体装置的制造方法，其中，不分先后顺序地进行在第一导电类型的半导体衬底上注入所述第一导电类型的杂质 离子而形成体区的工序、和在所述半导体衬底上的与所述体区在平行于所述半导体衬底面 的方向上离开的位置注入第二导电类型的杂质离子而形成漂移区的工序，其后，在与所述半导体衬底面平行的方向，使用在与作为所述漂移区和所述体区的离 开方向的第一方向正交的方向上设置有并列的多个狭缝的掩模图形，以比所述体区形成时 更高的注入能量注入所述第一导电类型的杂质离子，由此，以与所述体区的底面连结并且 从所述体区起在所述第一方向上延伸的多个突出部的各前端达到所述漂移区的方式形成 埋入扩散区，其后，将比所述漂移区浓度高的所述第二导电类型的杂质离子注入所述体区内及所述 漂移区内，在所述体区内形成源极区，在所述漂移区内形成漏极区，其后，氧化所述半导体衬底面，以至少共同重叠于所述体区的一部分及所述漂移区的 一部分上的方式形成栅极氧化膜，然后在所述栅极氧化膜的上层形成栅电极。
13.如权利要求12所述的半导体装置的制造方法，其中，在形成所述体区及所述漂移区之前，具有在所述半导体衬底内注入所述第二导电类型 的杂质离子、形成比所述漂移区浓度低的阱区的工序，所述体区及所述漂移区形成于所述阱区内。
14.一种半导体装置的制造方法，其中，在第一导电类型的半导体衬底内注入第二导电类型的杂质离子形成阱区后，不分先后顺序地进行在所述阱区内注入所述第一导电类型的杂质离子而形成体区的 工序、和在所述阱区内与所述体区在平行于所述半导体衬底面的方向上离开的位置注入第 二导电类型的杂质离子而形成漂移区的工序，其后，在与所述半导体衬底的衬底面平行的方向，使用在与作为所述漂移区和所述体 区的离开方向的第一方向正交的方向上设置有并列的多个狭缝的掩模图案，以比所述体区形成时更高的注入能量注入所述第一导电类型的杂质离子，由此，以与所述体区的底面连 结并且从所述体区起在所述第一方向上延伸的多个突出部的各前端达到所述漂移区的下 方的方式形成埋入扩散区，其后，将比所述漂移区浓度高的所述第二导电类型的杂质离子注入所述体区内及所述 漂移区内，在所述体区内形成源极区，在所述漂移区形成漏极区，其后，氧化所述半导体衬底面，以至少共同重叠于所述体区的一部分及所述漂移区的 一部分上的方式形成栅极氧化膜，然后在所述栅极氧化膜的上层形成栅电极。
全文摘要
本发明实现一种能在不使导通电阻增大的情况下使高耐压化实现的半导体装置。在P型半导体衬底(1)内具备P型体区(3)、相对于P型体区(3)在与衬底面平行的方向上离开形成的N型漂移区(5)、形成于N型漂移区内的由场氧化膜(11)分离的区域的比N型漂移区(5)浓度高的N型漏极区(8)、以及形成于P型体区(3)内的比N型漂移区(5)浓度高的N型源极区(6)。而且，以与P型体区(3)的一部分底面离散地连结并且分别在与衬底面平行的方向延伸、各前端达到漂移区(5)内的方式，形成有比N型漂移区(5)浓度高的P型埋入扩散区(4)。
文档编号H01L29/06GK102074578SQ201010537539
公开日2011年5月25日 申请日期2010年11月5日 优先权日2009年11月5日
发明者A·阿丹, 一条尚生 申请人:夏普株式会社