专利名称：半导体集成电路的制作方法
技术领域：
本发明的示例性实施例涉及半导体设计技术，更具体而言，涉及半导体集成电路。
背景技术：
总体而言，半导体集成电路的封装技术被不断开发来满足对小型化和安装稳定性的要求。近来，随着在电气和电子产品的小型化的同时对电气和电子产品的高性能的要求， 已开发出了用于制造层叠封装的各种技术。在半导体工业中，“层叠”是指将至少两个或更多个半导体芯片或封装垂直地层叠。当半导体器件采用层叠封装时，可以获得相比于不采用垂直层叠的半导体器件两倍或更多倍的存储容量。另外，层叠封装不仅使存储容量增加，对于封装密度和安装面积的有效使用而言也是有益的。可以用以下的方法来制造层叠封装。首先，可以将单个的半导体芯片层叠，并随后一起封装。其次，可以将经封装的单个半导体芯片层叠起来。层叠封装中的单个半导体芯片经由金属线或贯穿芯片通孔(through-chip via)而电耦合。利用贯穿芯片通孔的层叠封装具有这样的结构其中，借助于在各个半导体芯片中所形成的贯穿芯片通孔而垂直地实现了半导体芯片之间的物理耦合和电耦合。图1是贯穿芯片通孔的示意图。参见图1，贯穿半导体芯片A而形成孔，并且通过用具有优良导电性的金属例如Cu 来填充所述孔而形成贯穿芯片通孔B。然后，将半导体芯片A层叠在半导体芯片C上。可以层叠多个半导体芯片A以形成通常被称为三维(3D)层叠封装半导体集成电路的半导体集成电路。图2是3D层叠封装半导体集成电路的立体图。图2的3D层叠封装例如包括四个半导体芯片。参见图2，3D层叠封装半导体集成电路(下文将称之为“半导体集成电路”)100包括第一半导体芯片Iio至第四半导体芯片140，以及第一贯穿芯片通孔150至第三贯穿芯片通孔170。第一半导体芯片110至第四半导体芯片140垂直地层叠；第一贯穿芯片通孔150 至第三贯穿芯片通孔170分别贯穿第二半导体芯片120至第四半导体芯片140而形成，并且被配置为对第一半导体芯片110至第四半导体芯片140之间的数据信号和电源信号提供接口。通常将第一半导体芯片110至第四半导体芯片140中位于最下部的第一半导体芯片110称为主芯片。主芯片被配置为缓冲从外部施加的信号，例如从控制器施加的信号，并经由第一贯穿芯片通孔150至第三贯穿芯片通孔170来控制第二半导体芯片120至第四半导体芯片140。通常将由主芯片所控制的第二半导体芯片120至第四半导体芯片140称为从芯片。仅在从芯片——即第二半导体芯片120至第四半导体芯片140——中分别设置第一贯穿芯片通孔150至第三贯穿芯片通孔170。这是因为电路是在第一半导体芯片110至第四半导体芯片140的上表面上形成的。第一贯穿芯片通孔150至第三贯穿芯片通孔170 可以是贯穿硅通孔(TSV)。图2示出了从芯片中的每一个仅包括一个贯穿芯片通孔。但是实际上，从芯片通常包括至少几百至几千个贯穿芯片通孔。图3是具体地示出图2的半导体集成电路100的侧视图。图3是半导体集成电路 100的示意图。第一半导体芯片110至第四半导体芯片140分别包括核心区112至142，以及外围电路区114至144。核心区112至142包括存储单元阵列，外围电路区114至144包括被配置为响应于命令而经由核心区112至142读出或写入数据的各种电路。换言之，由于使用了相同的掩模工艺，第一半导体芯片110至第四半导体芯片140是以具有相同的内部电路和布图的方式来制造的。相应地，根据第一半导体芯片110至第四半导体芯片140的作用而将其指定成主芯片或从芯片。也就是说，如上所述，将位于最下部并用以将数据信号或电源信号与外部接口的第一半导体芯片110作为主芯片，而将层叠于第一半导体芯片110 上并由第一半导体芯片110来控制的第二半导体芯片120至第四半导体芯片140作为从芯片。第一贯穿芯片通孔150至第三贯穿芯片通孔170分别贯穿包含在第二半导体芯片 120至第四半导体芯片140中的第二外围电路区124至第四外围电路区144而垂直地形成， 并且被配置为对第一半导体芯片110至第四半导体芯片140之间的数据信号和电源信号提供接口。然而，上述半导体集成电路100产生了下列问题。如上所述，第一半导体芯片110至第四半导体芯片140是根据相同的掩模工艺制造的。另外，将以相同的方式而制造的四个半导体芯片层叠起来，并随后根据四个半导体芯片的作用而将其指定为主芯片和从芯片。相应地，主芯片所使用的各种电路在从芯片中 (例如，在第二半导体芯片120至第四半导体芯片140中)重复并设置。由此，从芯片并不使用的电路不必要地占据了从芯片中的面积。这可能会降低每晶片的净裸片数。另外，第一半导体芯片110至第四半导体芯片140是通过相同的掩模工艺制造的。 因此，当产生由掩模工艺所导致的故障时，要替换所有的半导体芯片。相应地，会降低半导体集成电路100的成品率，并因此可能增加制造成本。
发明内容
本发明的示例性实施例涉及面积经优化的半导体集成电路。另外，本发明的示例性实施例涉及包括通过不同的掩模工艺而制造的主芯片和从芯片的半导体集成电路。根据本发明的示例性实施例，一种半导体集成电路包括多个从芯片，每个从芯片包括具有存储单元阵列的核心区、被配置为传送相应的核心区的输入/输出数据的全局数据线、以及被配置为将相应的核心区与相应的全局数据线接口的第一外围电路区；多个数据传送贯穿芯片通孔，所述多个数据传送贯穿芯片通孔分别贯穿多个从芯片而垂直地形成，并且与从芯片的相应的全局数据线耦合；以及主芯片，所述主芯片包括被配置为在数据传送贯穿芯片通孔与外部控制器之间提供输入/输出接口的第二外围电路区。从芯片中的每个都不包括第二外围电路区。根据本发明的另一个示例性的实施例，一种半导体集成电路包括多个从芯片，每个从芯片包括具有存储单元阵列的第一核心区、被配置为传送相应的第一核心区的输入/ 输出数据的第一全局数据线、以及被配置为将相应的第一核心区与相应的第一全局数据线接口的第一外围电路区；多个数据传送贯穿芯片通孔，所述多个数据传送贯穿芯片通孔分别贯穿多个从芯片而垂直地形成，并且与从芯片的相应的全局数据线耦合；以及主芯片，所述主芯片包括具有存储单元阵列的第二核心区、被配置为传送第二核心区的输入/输出数据的第二全局数据线、被配置为将第二核心区与第二全局数据线接口的第二外围电路区、 以及被配置为在第二全局数据线与外部控制器之间提供输入/输出接口以及在多个数据传送贯穿芯片通孔与外部控制器之间提供输入/输出接口的第三外围区。从芯片中的每个都不包括第三外围电路区。根据本发明的又一个示例性的实施例，一种半导体集成电路包括主芯片，所述主芯片包括主外围电路区；层叠在主芯片上的从芯片，所述从芯片包括具有存储单元阵列的核心区、被配置为传输核心区的输入/输出数据的全局数据线、以及被配置为将核心区与全局数据线接口的从外围电路区；以及贯穿从芯片而垂直地形成并与从芯片的全局数据线耦合的数据传送贯穿芯片通孔，其中，主外围电路区的面积大于从外围电路区的面积。根据本发明的再一个示例性的实施例，一种制造半导体集成电路的方法包括以下步骤使用主芯片掩模来形成包括主外围电路区的主芯片；使用从芯片掩模来形成包括核心区和从外围电路区的从芯片；将从芯片层叠在主芯片上，其中，从外围电路区的面积大于主外围电路区的面积。
图1是贯穿芯片通孔的示意图。图2是一般的3D层叠封装半导体集成电路的立体图。图3是具体地示出图2的半导体集成电路100的侧视图。图4是根据本发明的第一个示例性实施例的半导体集成电路的侧视图。图5是包含在图4的主芯片中的第一主外围电路区的框图。图6A和6B是包含在图4的主芯片中的第二主外围电路区的框图。图7是根据本发明第二个示例性实施例的半导体集成电路的侧视图。
具体实施例方式下面将结合附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式实施，不应当被理解为限于本文所描述的实施例。而且，提供这些实施例使得本公开是清楚和完整的，并且将本发明的范围完全地传达给本领域的技术人员。在本公开中，在本发明的各个附图和实施例中，相同的附图标记表示相同的部分。根据本文所述的本发明的示例性实施例，3D层叠封装半导体集成电路(下文称作“半导体集成电路”)包括一个主芯片和三个从芯片。然而，半导体集成电路包括了多于三个或少于三个从芯片的其它的示例性实施例也是可以想到的，因此，也在本发明的范围之内。图4是根据本发明的第一个示例性实施例的半导体集成电路的侧视图。所述半导体集成电路的侧视图是示意图。半导体集成电路是以图1和图2所示的方式构建的。参见图4，半导体集成电路200包括主芯片210、第一从芯片220至第三从芯片 240,以及第一数据传送贯穿芯片通孔250至第三数据传送贯穿芯片通孔270。主芯片210 位于半导体集成电路的最下部，并被配置为将各种信号与外部控制器接口，所述外部控制器并未在图中示出。第一芯片220至第三芯片240垂直地层叠于主芯片210之上，并根据主芯片210所传送的控制信号来操作。第一数据传送贯穿芯片通孔250至第三数据传送贯穿芯片通孔270分别贯穿第一从芯片220至第三从芯片240而垂直地形成，并被配置为对主芯片240与第一从芯片220至第三从芯片240之间的输入/输出数据提供接口。主芯片210包括主核心区212、主全局数据线GIOl (见图5)，和主外围电路区214。 主核心区212包括存储单元阵列，主全局数据线GIOl被配置为对主核心区212与主外围电路区214之间的输入/输出数据提供接口。主外围电路区214包括第一主外围电路区214A 和第二主外围电路区214B。第一主外围电路区214A被配置为将主核心区212与主全局数据线GIOl进行接口。第二主外围电路区214B被配置为在主全局数据线GIOl与外部控制器之间提供输入/输出接口，以及在第一数据传送贯穿芯片通孔250至第三数据传送贯穿芯片通孔270与外部控制器之间提供输入/输出接口。图5是图4的第一主外围电路区214A的框图。图6A和6B是图4的第二主外围电路区214B的框图。首先，参见图5，第一主外围电路区214A包括读出放大单元214A_1和写入驱动器214A_2。读出放大单元214A_1被配置为将加载于包含在主核心区212中的主局部数据线LIOl和LIOBl上的数据放大，并将放大的数据传送至主全局数据线GI01。写入驱动器 214A_2被配置为响应于加载到主全局数据线GIOl上的数据而驱动主局部数据线LIOl和 LIOBl。参见图6A，第二主外围电路区214B包括输入电路和输出电路。输入电路包括输入缓冲单元、预取单元M1B_2，和放大单元214B_3。输入缓冲单元被配置为缓冲经数据焊盘DQ输入的数据。预取单元M1B_2被配置为预取由输入缓冲单元所缓冲的数据。放大单元214B_3被配置为将预取单元M1B_2预取的数据放大，并将放大的数据输出至主全局数据线GIOl或第一数据传送贯穿芯片通孔250至第三数据传送贯穿芯片通孔270。输出电路包括管线(pipe)锁存单元214B_4和输出驱动单元214B_5。管线锁存单元214B_4被配置为将经由主全局数据线GIOl或第一数据传送贯穿芯片通孔250至第三数据传送贯穿芯片通孔270而传送的数据锁存。输出驱动单元214B_5被配置为将锁存在管线锁存单元214B_4中的数据输出至数据焊盘DQ。输出驱动单元214B_5包括主驱动器和预驱动器。与此同时，第二主外围电路区214B还包括主芯片所需的各种电路。也就是说，参见图6B，第二主外围电路区214B还包括状态机214B_6、地址寄存器214B_7，和电源单元 214B_8。状态机214B_6被配置为在内部对从外部输入的外部命令EX_CMD进行处理，并经由图中未示出的命令传送贯穿芯片通孔而将内部命令IN_CMD传送至第一从芯片220至第三从芯片对0。地址寄存器214B_7被配置为接收来自外部的地址EX_ADD、将接收的地址锁存，并响应于由状态机214B_6所提供的第一控制信号CTRl而经由地址传送贯穿芯片通孔将锁存的地址IN_ADD传送至第一从芯片220至第三从芯片M0。地址传送贯穿芯片通孔在图中未示出。电源单元214B_8被配置为接收外部电压VDD和VSS、产生内部电压VCORE和 VPP,并响应于由状态机214B_6所提供的第二控制信号CTR2而经由电源传输贯穿芯片通孔将相应的电压VDD、VSS、VCORE和VPP传送至第一从芯片220至第三从芯片MO。电源传输贯穿芯片通孔在图中未示出。另外，尽管图中并未示出，但第二主外围电路区214B还可以包括被配置为测试主芯片210是否正常操作的主测试单元。参见图4，第一从芯片220至第三从芯片240分别包括第一从核心区222至第三从核心区对2、图中未示出的第一从全局数据线GI02_1至第三从全局数据线GI02_3，以及第一从外围电路区2 至第三从外围电路区M4。第一从核心区222至第三从核心区242包括存储单元阵列。第一从全局数据线GI02_1至第三从全局数据线GI02_3被配置为传送第一从核心区222至第三从核心区242的输入/输出数据。第一从外围电路区2M至第三从外围电路区244分别被配置为将第一从核心区222至第三从核心区242与第一从全局数据线GI02_1至第三从全局数据线GI02_3进行接口。此时，以与上述的第一主外围电路区214A(见图5)相同的方式来配置第一从外围电路区2 至第三从外围电路区M4。由于第一从外围电路区2 至第三从外围电路区M4 包括较少的电路，因此可以优化第一从芯片220至第三从芯片240的面积。例如，第一从芯片220至第三从芯片MO的面积可以减少与第二主外围电路区214B的面积相当的面积。尽管图4中并未示出，但第一从外围电路区2M至第三从外围电路区244还可以包括被配置为测试第一从芯片220至第三从芯片240是否正常操作的从测试电路。从测试电路可以是适合于各个从芯片220至MO的配置的测试电路。也就是，可以使用能够在低频环境中执行测试的测试电路。这样的测试电路需要的面积比主芯片210的测试电路少。 例如，可以使用内建自测试(BIST)电路作为从测试电路。第一数据传送贯穿芯片通孔250至第三数据传送贯穿芯片通孔270与第一从芯片 220至第三从芯片MO的相应的从全局数据线GI02_1至GI02_3耦合，并在相应的从全局数据线GI02_1至GI02_3与主外围电路区214之间传送输入/输出数据。也就是，第一数据传送贯穿芯片通孔250至第三数据传送贯穿芯片通孔270实质上作为各个从全局数据线 GI02_1至GI02_3的延长线。第一数据传送贯穿芯片通孔250至第三数据传送贯穿芯片通孔270可以是贯穿硅通孔(TSV)。根据本发明的第一个示例性实施例，第一从芯片220至第三从芯片240的各个从外围电路区2 至244包括了比既包括第一主外围电路区214A又包括第二主外围电路区 214B的主外围电路区214要少的电路。因此，可以将半导体集成电路200的总面积最小化。在根据本发明的第一个示例性实施例的半导体集成电路200中，包含在主芯片 210内的外围电路是以与包含在第一从芯片220至第三从芯片240中的外围电路不同的方式来配置的。因此，可通过不同的掩模工艺来制造主芯片210以及第一从芯片220至第三从芯片对0。相应地，由于主芯片210和第一从芯片220至第三从芯片240是分开制造的 (即使用不同的掩模工艺)，因此在主芯片210的制造中的错误不会影响第一从芯片220至第三从芯片MO的制造，反之亦然。因此，可以改善半导体集成器件200的成品率。
图7是根据本发明第二个示例性实施例的半导体集成电路的侧视图。与本发明的第一个示例性实施例相似，根据本发明的第二个示例性实施例的半导体集成电路的侧视图也是示意图。根据本发明的第二个实施例，甚至还可以优化主芯片的面积。参见图7，半导体集成电路300包括主芯片310、第一从芯片320至第三从芯片 340，以及第一数据传送贯穿芯片通孔350至第三数据传送贯穿芯片通孔370。第一从芯片 320至第三从芯片340垂直地层叠，第一数据传送贯穿芯片通孔350至第三数据传送贯穿芯片通孔370分别贯穿第一从芯片320至第三从芯片340而垂直地形成。这里，主芯片310只包括主外围电路区。主外围电路区包括输入电路和输出电路， 所述输入电路和输出电路被配置为在第一数据传送贯穿芯片通孔350至第三数据传送贯穿芯片通孔370与图7中未示出的外部控制器(见图6A)之间提供输入/输出接口。另外，主外围电路区可以包括主芯片310所需的各种电路。例如，主外围电路区可以包括被配置为与电源接口的电源单元，以及被配置为处理从外部输入的地址和命令的状态机(见图 6B)。此外，主外围电路区还可以包括被配置为测试主芯片310是否正常操作的主测试电路。第一从芯片320至第三从芯片340分别包括第一核心区322至第三核心区；342、图 7中未示出的第一全局数据线至第三全局数据线，以及第一从外围电路区3M至第三从外围电路区344。第一核心区322至第三核心区342包括存储单元阵列。第一全局数据线至第三全局数据线被配置为传输第一核心区322至第三核心区342的输入/输出数据。第一从外围电路区3 至第三从外围电路区344被配置为将第一核心区322至第三核心区342 与第一全局数据线至第三全局数据线进行接口。尤其是，第一从外围电路区3M至第三从外围电路区344包括从芯片所需的最小数量的外围电路(见图5)。第一从外围电路区324 至第三从外围电路区344还可以包括被配置为分别测试第一从芯片320至第三芯片340是否正常操作的从测试电路。从测试电路可以是适合于各个从芯片320至340的配置的测试电路。例如，可以使用BIST电路。第一数据传送贯穿芯片通孔350至第三数据传送贯穿芯片通孔370与包含在第一从芯片320至第三从芯片340之中的相应的全局数据线耦合，并在相应的全局数据线与主芯片310之间传送输入/输出数据。也就是说，第一数据传送贯穿芯片通孔350至第三数据传送贯穿芯片通孔370实质上作为各个全局数据线的延长线。第一数据传送贯穿芯片通孔350至第三数据传送贯穿芯片通孔370可以是贯穿硅通孔(TSV)。根据本发明的第二个示例性的实施例，主外围电路区以及第一从外围电路区3M 至第三从外围电路区344不包括用于与半导体集成电路300的外部的输入和输出数据的不必要的电路。在半导体集成电路300中，主芯片310的结构与第一从芯片320至第三芯片 340的结构不同。相应地，主芯片310以及第一从芯片320至第三芯片340是利用互不相同的掩模工艺来制造的。在根据本发明的第二个示例性的实施例中，与现有的半导体集成芯片相比，可以减小主芯片和从芯片的总面积。尤其是，随着主芯片的面积的减少，获得了可以实现用于改善半导体集成电路性能的额外的外围电路的额外面积。另外，由于主芯片和从芯片是利用不同的掩模工艺制造的，主芯片的制造不会影响从芯片的制造，反之亦然。因此，可以减少由于单个制造错误而造成的故障芯片的数量。根据本发明的示例性实施例，半导体集成电路是以主芯片和从芯片具有数量减少了的电路的方式而制造的。由此，可以使每晶片的净裸片数增加而提高各个芯片的成品率。另外，可以提高半导体集成电路的成品率，并降低制造成本。虽然已经对于具体的实施例来描述了本发明，但本领域的技术人员将清楚的使， 在不脱离由所附权利要求所限定的范围和主旨的情况下，可以进行各种改变和修改。例如，在本发明的示例性实施例中，仅描述了数据传送贯穿芯片通孔。但是，可以提供贯穿各个从芯片并被配置为传送地址的地址传送贯穿芯片通孔、用于传送命令的命令传送贯穿芯片通孔，以及用于传送电源的电源传送贯穿芯片通孔。
权利要求
1.一种半导体集成电路，包括多个从芯片，所述多个从芯片中的每个包括 核心区，所述核心区具有存储单元阵列；全局数据线，所述全局数据线被配置为传送相应的所述核心区的输入/输出数据；以及第一外围电路区，所述第一外围电路区被配置为将相应的所述核心区与相应的所述全局数据线接口；多个数据传送贯穿芯片通孔，所述多个数据传送贯穿芯片通孔分别贯穿所述多个从芯片而垂直地形成，并且与所述从芯片的相应的所述全局数据线耦合；以及主芯片，所述主芯片包括被配置为在所述数据传送贯穿芯片通孔与外部控制器之间提供输入/输出接口的第二外围电路区。
2.如权利要求1所述的半导体集成电路，其中，所述从芯片中的每个都不包括所述第二外围电路区。
3.如权利要求2所述的半导体集成电路，其中，所述第一外围电路区中的每个包括 读出放大单元，所述读出放大单元被配置为将加载在相应的所述核心区的局部数据线上的数据放大，并将放大了的所述数据传送至相应的所述全局数据线；以及写入驱动器，所述写入驱动器被配置为响应于加载在相应的所述全局数据线上的数据来驱动相应的所述局部数据线。
4.如权利要求3所述的半导体集成电路，其中，所述从芯片中的每个还包括第三外围电路区，所述第三外围电路区具有被配置为测试相应的所述核心区和相应的所述第一外围电路区的测试电路。
5.如权利要求4所述的半导体集成电路，其中，所述测试电路中的每个包括内建自测试BIST电路。
6.如权利要求1所述的半导体集成电路，其中，所述第二外围电路区包括 数据焊盘，所述数据焊盘与所述外部控制器耦合；输入电路，所述输入电路包括输入缓冲单元，所述输入缓冲单元被配置为对经由所述数据焊盘输入的数据进行缓冲；预取单元，所述预取单元被配置为预取由所述输入缓冲单元缓冲的数据；以及放大单元，所述放大单元被配置为将由所述预取单元预取的数据放大，并将放大的所述数据输出至所述多个数据传送贯穿芯片通孔中的至少一个；以及输出电路，所述输出电路包括管线锁存单元，所述管线锁存单元被配置为锁存经由所述多个数据传送贯穿芯片通孔中的至少一个接收的数据；以及输出驱动器，所述输出驱动器被配置为将锁存在所述管件锁存单元中的数据输出至所述数据焊盘。
7.如权利要求6所述的半导体集成电路，其中，所述第二外围电路区还包括 电源单元，所述电源单元被配置为输出电源；以及状态机，所述状态机被配置为处理从所述外部控制器输入的地址和命令。
8.如权利要求7所述的半导体集成电路，其中，所述主芯片还包括第四外围电路区，所述第四外围电路区具有被配置为测试所述第二外围电路区的测试电路。
9.如权利要求1所述的半导体集成电路，还包括多个地址传送贯穿芯片通孔，所述多个地址传送贯穿芯片通孔贯穿各个所述从芯片而垂直地形成，并被配置为在所述多个从芯片与所述主芯片之间传送地址；多个命令传送贯穿芯片通孔，所述多个命令传送贯穿芯片通孔贯穿各个所述从芯片而垂直地形成，并被配置为在所述多个从芯片与所述主芯片之间传送命令。
10.如权利要求9所述的半导体集成电路，其中，所述多个数据传送贯穿芯片通孔、所述多个地址传送贯穿芯片通孔和所述多个命令传送贯穿芯片通孔是贯穿硅通孔TSV。
11.一种半导体集成电路，包括多个从芯片，所述多个从芯片中的每个包括 第一核心区，所述第一核心区具有存储单元阵列；第一全局数据线，所述第一全局数据线被配置为传送相应的所述第一核心区的输入/ 输出数据；以及第一外围电路区，所述第一外围电路区被配置为将相应的所述第一核心区与相应的所述第一全局数据线接口；多个数据传送贯穿芯片通孔，所述多个数据传送贯穿芯片通孔分别贯穿所述多个从芯片而垂直地形成，并且与所述从芯片的相应的所述全局数据线耦合；以及主芯片，所述主芯片包括 第二核心区，所述第二核心区包括存储单元阵列；第二全局数据线，所述第二全局数据线被配置为传送所述第二核心区的输入/输出数据；第二外围电路区，所述第二外围电路区被配置为将所述第二核心区与所述第二全局数据线接口 ；以及第三外围电路区，所述第三外围电路区被配置为在所述第二全局数据线与所述外部控制器之间提供输入/输出接口，并在所述多个数据传送贯穿芯片通孔与所述外部控制器之间提供输入/输出接口，其中，所述从芯片中的每个都不包括所述第三外围电路区。
12.如权利要求11所述的半导体集成电路，其中，所述第一外围电路区中的每个包括 读出放大单元，所述读出放大单元被配置为将加载在相应的所述第一核心区的局部数据线上的数据放大，并将放大了的所述数据传送至相应的所述第一全局数据线；以及写入驱动器，所述写入驱动器被配置为响应于加载在相应的所述第一全局数据线上的数据而驱动相应的所述局部数据线。
13.如权利要求12所述的半导体集成电路，其中，所述从芯片中的每个还包括第四外围电路区，所述第四外围电路区具有被配置为测试相应的所述第一核心区和相应的所述第一外围电路区的测试电路。
14.如权利要求13所述的半导体集成电路，其中，所述测试电路中的每个包括内建自测试BIST电路。
15.如权利要求11所述的半导体集成电路，其中，所述第二外围电路区中的每个包括读出放大单元，所述读出放大单元被配置为将加载在所述第二核心区的局部数据线上的数据放大，并将放大了的所述数据传送至所述第二全局数据线；以及写入驱动器，所述写入驱动器被配置为响应于加载在所述第二全局数据线上的数据而驱动所述第二核心区的所述局部数据线。
16.如权利要求11所述的半导体集成电路，其中，所述第三外围电路区包括 数据焊盘，所述数据焊盘与所述外部控制器耦合；输入电路，所述输入电路包括输入缓冲单元，所述输入缓冲单元被配置为对经由所述数据焊盘输入的数据进行缓冲；预取单元，所述预取单元被配置为预取由所述输入缓冲单元缓冲的数据；以及放大单元，所述放大单元被配置为将由所述预取单元预取的数据放大，并将放大了的所述数据输出至所述多个数据传送贯穿芯片通孔中的至少一个或所述第二全局数据线；以及输出电路，所述输出电路包括管线锁存单元，所述管线锁存单元被配置为锁存经由所述多个数据传送贯穿芯片通孔中的至少一个或所述第二全局数据线而接收的数据；以及输出驱动器，所述输出驱动器被配置为将锁存在所述管件锁存单元中的数据输出至所述数据焊盘。
17.如权利要求16所述的半导体集成电路，其中，所述第三外围电路区还包括 电源单元，所述电源单元被配置为输出电源；以及状态机，所述状态机被配置为处理从所述外部控制器输入的地址和命令。
18.如权利要求17所述的半导体集成电路，其中，所述主芯片还包括第四外围电路区， 所述第四外围电路区具有被配置为测试所述第二核心区、所述第二外围电路区和所述第三外围电路区的测试电路。
19.如权利要求11所述的半导体集成电路，还包括多个地址传送贯穿芯片通孔，所述多个地址传送贯穿芯片通孔贯穿各个所述从芯片而垂直地形成，并被配置为在所述多个从芯片与所述主芯片之间传送地址；多个命令传送贯穿芯片通孔，所述多个命令传送贯穿芯片通孔贯穿各个所述从芯片而垂直地形成，并被配置为在所述多个从芯片与所述主芯片之间传送命令。
20.如权利要求19所述的半导体集成电路，其中，所述多个数据传送贯穿芯片通孔、所述多个地址传送贯穿芯片通孔和所述多个命令传送贯穿芯片通孔是贯穿硅通孔TSV。
21.一种半导体集成电路，包括主芯片，所述主芯片包括主外围电路区； 层叠在所述主芯片上的从芯片，所述从芯片包括 核心区，所述核心区具有存储单元阵列；全局数据线，所述全局数据线被配置为传送所述核心区的输入/输出数据；以及从外围电路区，所述从外围电路区被配置为将所述核心区与所述全局数据线接口 ；以及数据传送贯穿芯片通孔，所述数据传送贯穿芯片通孔贯穿所述从芯片而垂直地形成，并与所述从芯片的所述全局数据线耦合，其中，所述主外围电路区的面积大于所述从外围电路区的面积。
22. 一种制造半导体集成电路的方法，包括以下步骤 使用主芯片掩模来形成包括主外围电路区的主芯片； 使用从芯片掩模来形成包括核心区和从外围电路区的从芯片；以及将所述从芯片层叠在所述主芯片上；其中，所述从外围电路区的面积大于所述主外围电路区的面积。
全文摘要
本发明提供一种半导体集成电路，包括多个从芯片，每个从芯片包括具有存储单元阵列的核心区、被配置为传送相应的核心区的输入/输出数据的全局数据线、以及被配置为将相应的核心区与相应的全局数据线接口的第一外围电路区；多个数据传送贯穿芯片通孔，所述多个数据传送贯穿芯片通孔分别贯穿多个从芯片而垂直地形成，并且与从芯片的相应的全局数据线耦合；以及主芯片，所述主芯片包括被配置为在数据传送贯穿芯片通孔与外部控制器之间提供输入/输出接口的第二外围电路区。
文档编号H01L21/77GK102386172SQ20101054367
公开日2012年3月21日 申请日期2010年11月15日 优先权日2010年8月27日
发明者崔珉硕, 李锺天 申请人:海力士半导体有限公司