专利名称：芯片封装结构及芯片封装方法
芯片封装结构及芯片封装方法
技术领域：
本发明关于一种芯片封装结构及芯片封装方法，特别是关于一种具中央焊垫的芯片的多排扁平无引脚封装结构及其封装方法。
背景技术：
图1例示一现有四方/ 二方扁平无引脚(QFN/DFN)芯片封装结构6，其包含一芯片 61、一导线架62及多条焊线64。芯片61包含多个焊垫63，所述焊垫63设置于芯片61的主动面的中央区域上。导线架62包含一芯片承座65及多个引脚66，所述引脚66排列于芯片承座65的至少二相对侧。芯片61设置于导线架62的芯片承座65上，焊线64分别相应地连接芯片61上的焊垫63至引脚66。由于焊垫63位于芯片61的主动面的中央区域，故需要长焊线64来连接芯片61上的焊垫63至导线架62的引脚66。然而，长焊线64会影响信号传输、封装时造成线塌或增加封装成本。另外，因布线空间的限制，导线架62可设置的引脚66数量无法增加，对于越来越多输出入(I/O)端子设计的芯片实难以应付其需求。图2A与2B分别例示一球门阵列封装7及一芯片堆栈式的球门阵列封装9。球门阵列封装7将芯片72固定在一基板71的上表面上。芯片堆栈式的球门阵列封装9将芯片 72和73分别叠置固定在一基板75的上表面上。其中基板71和75具有一中央开槽76，而芯片72的焊垫77位于主动面的中央区域，当芯片72固定于基板71或75上时，芯片72的焊垫77正对应中央开槽76。焊线74通过中央开槽76电性连接芯片72的焊垫77至基板 71或75的下表面。芯片堆栈式的球门阵列封装9中，芯片73固定于芯片72上后，再以焊线电性连接至基板75的上表面。一般而言，与导线架比较，球门阵列封装7或芯片堆栈式的球门阵列封装9的基板71和75为印刷电路板(PCB)，其价格较高，造成球门阵列封装7 及芯片堆栈式的球门阵列封装9封装成本高。尤其是芯片堆栈式的球门阵列封装9的基板 75需为双层铜箔基板，其价格更高。在竞争激烈的半导体市场，实难以取得优势。有鉴于前述现有芯片封装结构的缺失，有必要提出一新的芯片封装结构。
发明内容根据上述问题，本发明的一目的是提供一芯片封装结构及其封装方法。该芯片封装结构可避免使用长焊线(long-span bonding wire)并可增加输出入(I/O)端子的数量， 且具低制造成本。根据上述目的，本发明一实施例揭示一种芯片封装方法，包含下列步骤贴附一第一胶膜于一金属基板的一第一表面上；图案化该金属基板相对于该第一表面的一第二表面，以形成多个引线架，其中每一引线架包含分别由该金属基板的该第一表面及该第二表面形成的对应的一第一表面及一第二表面、一中央空白区及位于该中央空白区的二相对侧的二个引脚群，其中每一引脚群包含多个外接垫及多个引线，所述外接垫排列成至少两排， 该至少两排在远离该中央空白区的方向彼此间隔排列，每一引线包含一第一端及一第二端，其中该第一端延伸至该中央空白区且该第二端连接相应的外接垫；贴附一第二胶膜于所述引线架上，其中该第二胶膜包含多个开孔，每一开孔暴露每一引线架的该中央空白区及所述引线的第一端；移除该第一胶膜；将一第一芯片固定于各引线架上，其中该第一芯片包含一主动面、相对该主动面的一背面以及设置于该主动面上的多个焊垫，该第一芯片以该主动面贴设于该引线架的第一表面上，且将所述焊垫对应该中央空白区；以及通过该开孔，以多条第一焊线将所述焊垫分别电连接至该引线架的第二表面上相应的所述引线的
笛一總弟 漸。本发明另一实施例揭示一种芯片封装方法，包含下列步骤图案化一金属基板的一第一表面，以形成多个引线架，其中每一引线架包含一凹部及位于该凹部的二相对侧的二个引脚群，其中每一引脚群包含多个外接垫及多个引线，所述外接垫排列成至少两排，该至少两排在远离该中央空白区的方向彼此间隔排列，每一引线包含一第一端及一第二端， 其中该第一端邻近该凹部且该第二端连接相应的该外接垫；形成一绝缘层于所述外接垫及所述引线之间，其中该绝缘层暴露该凹部及所述引线的第一端；移除该金属基板上相对该第一表面的一第二表面，使该凹部形成一中央空白区且让所述外接垫之间及所述引线之间彼此独立；将一第一芯片固定于每一引线架上，其中该引线架包含分别由该金属基板的该第一表面及该第二表面形成的对应的一第一表面及一第二表面，该第一芯片包含一主动面、相对该主动面的一背面以及设置于该主动面上的多个焊垫，该第一芯片以该主动面贴设于该引线架的第二表面上，且所述焊垫对应该中央空白区；以及通过该中央空白区，以多条第一焊线将所述焊垫分别电连接至该引线架的第一表面上相应的所述引线的第一端。本发明另揭示一芯片封装结构，其包含一引线架、一第一芯片、多条第一焊线及一封胶体。引线架包含一中央空白区及位于该中央空白区的二相对侧的二个引脚群，其中每一引脚群包含多个外接垫及多个引线，所述外接垫排列成至少两排，该至少两排在远离该中央空白区的方向彼此间隔排列，每一引线具有相对的一第一端及一第二端，其中该第一端延伸至该中央空白区且该第二端连接相应的该外接垫；第一芯片包含一主动面、相对该主动面的一背面以及设置于该主动面上的多个焊垫。第一芯片以该主动面贴设于该引线架的一第一表面上，且所述焊垫与该中央空白区相对应；多条第一焊线分别通过该中央空白区电连接所述焊垫至该引线架的相对该第一表面的一第二表面上相应的所述引线的第一端；封胶体覆盖该第一芯片、该引线架以及所述第一焊线，其中该封胶体显露所述外接垫的底面。相较于图1的现有芯片封装结构6的长焊线，本发明一实施例中的芯片封装结构的引线架具有中央空白区，并通过中央空白区电连接芯片的中央焊垫至延伸至中央空白区的引线，因此可大幅减短焊线的长度，避免长焊线可能产生的传输信号衰减、封装时线塌或线偏移以及封装成本增加的问题。另外，因引线架包含多排的外接垫，可增加输出入(I/O) 端子的数量。再者，相较于图2的现有球门阵列封装，本发明一实施例中的芯片封装结构以成本较低的导线架承载芯片，因此可降低封装制造成本。上文已经概略地叙述本揭露的技术特征及优点，俾使下文的本揭露详细描述得以获得较佳了解。构成本揭露的申请专利范围标的的其它技术特征及优点将描述于下文。本揭露所属技术领域中具有通常知识者应可了解，下文揭示的概念与特定实施例可作为基础而相当轻易地予以修改或设计其它结构或工艺而实现与本揭露相同的目的。本揭露所属技术领域中具有通常知识者亦应可了解，这类等效的建构并无法脱离后附的申请专利范围所提出的本揭露的精神和范围。
图1例示一现有芯片封装结构；图2A例示一现有球门阵列封装；图2B例示一现有芯片堆栈式的球门阵列封装；图3显示本发明一实施例的芯片封装结构的剖视图；图4显示本发明一实施例的引线架的示意图；图5显示本发明另一实施例的芯片封装结构的剖视图；图6A至6G为截面示意图，其例示本发明一实施例的芯片封装方法的工艺流程图；图7A至7G为截面示意图，其例示本发明另一实施例的芯片封装方法的工艺流程图；及图8显示本发明再一实施例的芯片封装结构的剖视图。主要组件符号说明la、lb、lc、ld 芯片封装结构2第一胶膜3金属基板4第二胶膜5金属基板6芯片封装结构7球门阵列封装8黏晶层9芯片堆栈式的球门阵列封装10引线架11第一芯片12引线13、13，外接垫14第一焊线15、15，封胶体16绝缘层17第二芯片18第二焊线20引脚群21中央空白区31第一表面
32第二表面41开孔51第一表面52第二表面Hl第一厚度H2第二厚度61芯片62导线架63焊垫64焊线65芯片承座66引脚71基板72芯片73芯片74焊线75基板76中央开槽77焊垫111焊垫112主动面113背面121第一端122第二端123第一表面124第二表面131底面151第一表面152第二表面511凹部
具体实施方式本发明是关于具中央焊垫的芯片的封装结构，其中该芯片封装结构可为具多排扁平无引脚(multi-row(quad/dual) flat non-leaded ；QFN/DFN)的封装结构。图3显示本发明一实施例的芯片封装结构Ia的剖视图。图4显示本发明一实施例的引线架10的示意图。参照图3与4所示，芯片封装结构Ia包含一引线架10、一第一芯片11、多条第一焊线14以及一封胶体15。参照图4所示，引线架10包含一中央空白区21及位于该中央空白区21的二相对侧的二个引脚群20。每一引脚群20包含多个外接垫(13、13’)及多个引线12。每一引脚群20的多个外接垫(13、13’)呈多排的矩阵排列，其排列成至少两排，该至少两排在远离该中央空白区21的方向彼此间隔排列。引线12具有相对的第一端121和第二端122，其中各引线12的第一端121延伸至中央空白区21，而其第二端122连接相应的外接垫13。在本实施例中，每一引脚群20的多个外接垫(13、13’ )排列成三排，其中外接垫13连接相应的引线12的第二端122，外接垫13’未与引线12连接，并且多数的外接垫13’排列于距离中央空白区21最远的外侧排。然而，未与引线12连接的外接垫13’可位于任何一排的外接垫。参照图3所示，第一芯片11包含一主动面112、与该主动面112相对的背面113， 以及设置于该主动面112上的多个焊垫111。第一芯片11是以其主动面112贴设于引线架 10的第一表面123的方式固定在引线架10上，而设置于主动面112上的所述焊垫111正对应中央空白区21。多条第一焊线14分别连接设置于主动面112上的所述焊垫111与所述引线12的第一端121。特而言之，焊垫111设置于第一芯片11的主动面112的中央区域，各第一焊线 14的一端连接相应的焊垫111，第一焊线14通过中央空白区21，在与第一表面123相对的第二表面IM侧连接相应的引线12的第一端121。封胶体15覆盖第一芯片11、引线架10及多条第一焊线14，但该封胶体15显露外接垫13的底面131，以作为外部电性连接之用。参照图4与5所示，芯片封装结构Ib包含一第一芯片11、一第二芯片17、一引线架10、多条第一焊线14、多条第二焊线18以及一封胶体15’。引线架10包含二个引脚群20分别设置于中央空白区21的二相对侧。各引脚群 20包含多个引线12及多个外接垫13和13’，外接垫13与引线12连接，而外接垫13’未与引线12连接。各引脚群20的外接垫13和13’排列成至少两排，该至少两排在远离该中央空白区21的方向彼此间隔排列。在本实施例中，各引脚群20的外接垫13和13’排列成三排，其中未与引线12连接的外接垫13’大多排列于距离中央空白区21最远的外侧排。而在其它实施例中，各引脚群20的外接垫13和13’排列成多于三排。第一芯片11包含设置于其主动面的中央区域上的多个焊垫111，第一芯片11以将多个焊垫111朝向中央空白区21的方式贴设于引线架10的第一表面123上。各第一焊线14在与第一表面123相对的第二表面IM侧连接相应引线12的第一端121，及通过中央空白区21连接相应的焊垫111。第二芯片17固定于第一芯片11的背面113上，第二焊线18则电性连接第二芯片 17至引线架10的第一表面123侧的所述未与引线12连接的外接垫13’。封胶体15’则覆盖第一芯片11、引线架10、第二芯片17、多条第一焊线14及多条第二焊线18，但显露外接垫13和13’的底面131，以作为外部电性连接之用。参照图8所示，芯片封装结构Ic包含一第一芯片11、一引线架10、多条第一焊线 14、一封胶体15及一绝缘层16。引线架10包含一中央空白区21及位于中央空白区21的二相对侧的二个引脚群20，各引脚群20包含多个引线12及与引线12的第二端122连接的外接垫13。第一芯片11包含多个位于主动面中央区域的焊垫111，第一芯片11以将多个焊垫111朝向中央空白区21的方式贴设于引线架10的第一表面123。第一焊线14在与第一表面123相对的第二表面IM侧连接相应引线12的第一端121及通过中央空白区21连接相应的焊垫111。绝缘层16形成于所述外接垫13与所述引线12之间，藉此固定所述外接垫13与所述引线12。绝缘层16的厚度可与引线12的厚度相同，或与外接垫13的厚度相同，亦或介于二个厚度之间的任何厚度。很明显地，绝缘层16的厚度越大，其固定效果越佳。若绝缘层16选择低吸湿性的材料，则其厚度越大，防止湿气进入封装结构的效果越佳。 绝缘层16可选自导热胶材、防焊漆(solder resist)、聚亚醯胺(Polyimide ；PI)或苯环丁烯(Benzocyclobutene ；BCB)或其它类似的材料。图6A至6G是截面示意图，其例示本发明一实施例的芯片封装方法的工艺流程图。参照图6A所示，首先提供一第一胶膜2及一金属基板3，其中金属基板3包含一第一表面31及与第一表面31相对的一第二表面32。然后，将该第一胶膜2贴附在该金属基板3的第一表面31上。参照图6B所示，图案化金属基板3的第二表面32，以获得多个引线架10。各引线架10包含一中央空白区21及位于该中央空白区21的二相对侧的二个引脚群20，而各引脚群20包含外接垫13和13，及多个引线12，其中各引脚群20的外接垫13和13，呈多排的矩阵排列，其排列成至少两排，该至少两排在远离该中央空白区21的方向彼此间隔排列。于本实施例中，各引脚群20的外接垫13和13’排列成三排。各引线12包含一第一端 121及一第二端122，其中第一端121延伸至中央空白区21，而第二端122连接相应的外接垫13，外接垫13’则未与引线12连接，并且多数的外接垫13’排列于距离中央空白区21最远的外侧排。于本实施例中，图案化金属基板3的步骤是以蚀刻方式进行，其中以半蚀刻工艺部分移除金属基板3，即形成所述引线12。参照图6C所示，贴附一第二胶膜4于所述引线架10的第二表面124(即金属基板 3的第二表面32经图案化后形成引线架10的该表面)上，更具体而言，第二胶膜4是贴附于所述引线架10的所述外接垫13和13’的底面131上。第二胶膜4包含多个开孔41，其中各开孔41暴露各引线架10的中央空白区21及引线12的第一端121。接着，移除第一胶膜2。之后，在引线架10的第一表面123(即金属基板3的第一表面31)上形成一黏晶层 8。参照图6D所示，通过黏晶层8，将第一芯片11固定在相应的引线架10上。第一芯片11包含一主动面112、一与该主动面112相对的背面113及设置于主动面112上的多个焊垫111。第一芯片11是以将其主动面112贴设于引线架10的第一表面123的方式与引线架10固定。而，第一芯片11上的多个焊垫111则对应引线架10的中央空白区21。第一芯片11固定后，接着通过开孔41，以多条第一焊线14将所述焊垫111分别电连接至引线架10的所述引线12的第一端121，其中各第一焊线14的一端连接相应的焊垫 111，第一焊线14通过中央空白区21至引线架10的第二表面1 侧连接相应引线12的第一端 121。参照图6E和6F所示，第一芯片11完成打线后，接着形成一封胶体15，覆盖所述第一芯片11、所述引线架10以及所述第一焊线14。之后，再依图6E上虚线L显示位置，单分该封胶体15及所述引线架10，以形成多个芯片封装结构la，其中该单分步骤可以例如切割方式进行。最后，再将第二胶膜4移除，因此，芯片封装结构Ia的外接垫13和13’的底面 131不会被封胶体15覆盖而为显露，以作为外部电性连接之用。参照图6G所示，在形成前述图6E结构之前，于第一芯片11贴附后，第二芯片17可接着固定在第一芯片11的背面113，其中第二芯片17是以背面固接于第一芯片11的背面113上。然后，通过开孔41，以多条第一焊线14将所述焊垫111分别电连接至引线架10 的所述引线12的所述第一端121，以及形成多条第二焊线18，以将第二芯片17电连接至引线架10的外接垫13’，其中所述第二焊线18连接至引线架10的第一表面123侧。于另一实施例中，可在第一焊线14电连接焊垫111与引线12的第一端121之后，再将第二芯片17 固接于第一芯片11上，并形成第二焊线18。接着，再形成一封胶体15’，以覆盖所述第一芯片11、所述第二芯片17、所述引线架10、所述第一焊线14以及所述第二焊线18。然后，进行单分步骤，以形成多个芯片封装结构lb，最后，移除第二胶膜4，因此，芯片封装结构Ib的外接垫13和13’的底面131不会被封胶体15’覆盖而为显露，以作为外部电性连接之用图7A至7G为截面示意图，其例示本发明另一实施例的芯片封装方法的工艺流程图。参照图7A所示，首先提供一金属基板5，其中金属基板5包含一第一表面51及与第一表面51相对的第二表面52。接着，将金属基板5的第一表面51图案化，以形成多个引线架10，其中每一引线架10包含一凹部511及位于该凹部511的二相对侧的二个引脚群
20。每一引脚群20包含多个外接垫13和13’及多个引线12，其中所述外接垫13和13’呈多排的矩阵排列，其排列成至少两排，该至少两排在远离该中央空白区21的方向彼此间隔排列。于本实施例中，各引脚群20的外接垫13和13’排列成三排。各引线12可包含一第一端121及一第二端122，其中第一端121邻近凹部511，而第二端122连接相应的外接垫 13。在一实施例中，金属基板5的图案化包含部分移除金属基板5上所述外接垫13和13’ 之外的区域至一第一厚度H1，以及部分移除该金属基板5上所述外接垫13和13’及所述引线12之外的区域至一第二厚度H2以形成所述引线12及该凹部511，其中该第二厚度H2 大于该第一厚度HI。参照图7B所示，于所述外接垫13和13’及所述引线12之间形成一绝缘层16，以固定所述外接垫13和13’及所述引线12，其中该绝缘层16暴露该凹部511及所述引线12 的第一端121。绝缘层16的厚度可与引线12的厚度相同，或与外接垫13的厚度相同，亦或介于二个厚度之间的任何厚度。很明显地，绝缘层16的厚度越大，其固定效果越佳。若绝缘层16选择低吸湿性的材料，则其厚度越大，防止湿气进入封装结构的效果越佳。绝缘层16可选自导热胶材、防焊漆(solder resist)、聚亚醯胺(Polyimide ；PI)或苯环丁烯 (Benzocyclobutene ；BCB)或其它类似的材料。参照图7B与7C所示，移除金属基板5的第二表面52直到凹部511成为一贯穿的中央空白区21，并且所述外接垫13和13’之间及所述引线12之间彼此独立分开。参照图7D所示，接着，在引线架10的第二表面152(即金属基板5的第二表面52) 上形成一黏晶层8。通过黏晶层8，将第一芯片11固定在对应的引线架10上。第一芯片11 包含一主动面112、与该主动面112相对的背面113以及多个焊垫111，其中所述焊垫111 设置于第一芯片11的主动面112的中央区域。第一芯片11以其主动面112贴设于引线架 10的第二表面152上。而，第一芯片11固定后，其焊垫111正对应引线架10的中央空白区21。接着，通过该中央空白区21，以多条第一焊线14将所述焊垫111分别电连接至该引线架10的所述引线12的第一端121，其中各第一焊线14的一端连接相应的焊垫111，第一焊线14通过中央空白区21至引线架10的第一表面151侧(即金属基板5的第一表面 51经图案化后形成引线架10的该表面)后，再连接相应引线12的第一端121。参照图7E所示，在图7D显示的结构上，形成一封胶体15，其中该封胶体15覆盖所述第一芯片11、所述引线架10、以及所述第一焊线14，但显露所述外接垫13和13’的底面 131，以作为外部电性连接之用。参照图7E与7F，封胶体15形成后，再依图7E上虚线M显示位置单分封胶体15及所述引线架10，以形成多个芯片封装结构1C，其中该单分步骤可以例如切割方式进行。参照图7G所示，在形成前述图7E结构之前，于第一芯片11贴附后，第二芯片17可接着固定在第一芯片11的背面113，其中第二芯片17是以背面固接于第一芯片11的背面 113上。然后，通过中央空白区21，以多条第一焊线14将所述焊垫111分别电连接至引线架10的所述引线12的所述第一端121，以及形成第二焊线18，以将第二芯片17电连接至弓丨线架10的外接垫13’，其中所述第二焊线18是连接至引线架10的第二表面152侧。于另一实施例中，可在第一焊线14电连接焊垫111与引线12的第一端121之后，再将第二芯片17固接于第一芯片11上，并形成第二焊线18。接着，再形成一封胶体15’，以覆盖所述第一芯片11、所述第二芯片17、所述引线架10、所述第一焊线14以及所述第二焊线18。之后，进行单分步骤，以形成多个芯片封装结构Id。综上，本发明揭示一芯片封装结构及其封装方法。该芯片封装结构包含一芯片、多个外接垫及多个引线。芯片包含多个焊垫，其中所述焊垫设置于该芯片的中央区域。外接垫用于芯片封装结构对外的电连接。弓I线连接相应的外接垫，且其一端延伸靠近芯片的焊垫，如此可缩短连接芯片的焊垫与引线的焊线长度。本揭露的技术内容及技术特点已揭示如上，然而熟悉本项技术的人士仍可能基于本揭露的教示及揭示而作种种不背离本揭露精神的替换及修饰。因此，本揭露的保护范围应不限于实施例所揭示者，而应包括各种不背离本揭露的替换及修饰，并为以下的申请专利范围所涵盖。
权利要求
1.一种芯片封装方法，包含下列步骤贴附一第一胶膜于一金属基板的一第一表面上；图案化该金属基板相对于该第一表面的一第二表面，以形成多个引线架，其中每一该引线架包含分别由该金属基板的该第一表面及该第二表面形成的对应的一第一表面及一第二表面、一中央空白区及位于该中央空白区的二相对侧的二个引脚群，其中每一该引脚群包含多个外接垫及多个引线，所述外接垫排列成至少两排，该至少两排在远离该中央空白区的方向彼此间隔排列，各该引线包含一第一端及一第二端，该第一端延伸至该中央空白区且该第二端连接相应的该外接垫；贴附一第二胶膜于所述引线架上，其中该第二胶膜包含多个开孔，每一该开孔暴露每一该引线架的该中央空白区及所述引线的所述第一端；移除该第一胶膜；将一第一芯片固定于各该引线架上，其中该第一芯片包含一主动面、相对该主动面的一背面以及设置于该主动面上的多个焊垫，该第一芯片以该主动面贴设于该引线架的该第一表面上，且所述焊垫对应该中央空白区；以及通过该开孔，以多条第一焊线将所述焊垫分别电连接至该引线架的该第二表面上相应的所述引线的该第一端。
2.根据权利要求1所述的芯片封装方法，其特征在于，该图案化金属基板的步骤包含部分移除该金属基板以形成所述引线。
3.根据权利要求1所述的芯片封装方法，其特征在于，其更包含形成一封胶体的步骤， 以覆盖该第一芯片、所述引线架以及所述第一焊线，其中该封胶体显露所述外接垫的底面。
4.根据权利要求1所述的芯片封装方法，其特征在于，其更包含下列步骤将一第二芯片固定于该第一芯片的该背面上；形成多条第二焊线，以将该第二芯片电连接至该引线架的该第一表面上相应的所述外接垫；以及形成一封胶体，以覆盖该第一芯片、该第二芯片、所述引线架、所述第一焊线以及所述第二焊线，其中该封胶体显露所述外接垫的底面。
5.根据权利要求3或4所述的芯片封装方法，其特征在于，于形成该封胶体的步骤之后，更包含下列步骤单分该封胶体及所述引线架，以形成多个芯片封装结构；以及移除该第二胶膜。
6.一种芯片封装方法，包含下列步骤图案化一金属基板的一第一表面，以形成多个引线架，其中每一引线架包含一凹部及位于该凹部的二相对侧的二个引脚群，其中每一该引脚群包含多个外接垫及多个引线，所述外接垫排列成至少两排，该至少两排在远离该凹部的方向彼此间隔排列，各该引线包含一第一端及一第二端，该第一端邻近该凹部且该第二端连接相应的该外接垫；形成一绝缘层于所述外接垫及所述引线之间，其中该绝缘层暴露该凹部及所述引线的所述第一端；移除该金属基板上相对该第一表面的一第二表面，以使该凹部形成一中央空白区且所述外接垫之间及所述引线之间彼此独立；将一第一芯片固定于各该引线架上，其中该引线架包含分别由该金属基板的该第一表面及该第二表面形成的对应的一第一表面及一第二表面，该第一芯片包含一主动面、相对该主动面的一背面以及设置于该主动面上的多个焊垫，该第一芯片以该主动面贴设于该引线架的该第二表面上，且所述焊垫对应该中央空白区；以及通过该中央空白区，以多条第一焊线将所述焊垫分别电连接至该引线架的该第一表面上相应的所述引线的该第一端。
7.根据权利要求6所述的芯片封装方法，其特征在于，该图案化金属基板的步骤包含部分移除该金属基板上所述外接垫之外的区域至一第一厚度，以及部分移除该金属基板上所述外接垫及所述引线之外的区域至一第二厚度以形成所述引线及该凹部，其中该第二厚度大于该第一厚度。
8.根据权利要求6所述的芯片封装方法，其特征在于，其更包含形成一封胶体的步骤， 以覆盖该第一芯片、所述引线架以及所述第一焊线，其中该封胶体显露所述外接垫的底面。
9.根据权利要求6所述的芯片封装方法，其特征在于，其更包含下列步骤将一第二芯片固定于该第一芯片的该背面上；形成多条第二焊线，以将该第二芯片电连接至该引线架的该第二表面上相应的所述外接垫；以及形成一封胶体，以覆盖该第一芯片、该第二芯片、所述引线架、所述第一焊线以及所述第二焊线，其中该封胶体显露所述外接垫的底面。
10.根据权利要求8或9所述的芯片封装方法，其特征在于，于形成该封胶体的步骤之后，更包含下列步骤单分该封胶体及所述引线架，以形成多个芯片封装结构。
11.一种芯片封装结构，包含一引线架，包含一中央空白区及位于该中央空白区的二相对侧的二个引脚群，其中每一该引脚群包含多个外接垫及多个引线，所述外接垫排列成至少两排，该至少两排在远离该中央空白区的方向彼此间隔排列，各该引线具有相对的一第一端及一第二端，其中该第一端延伸至该中央空白区且该第二端连接相应的该外接垫；一第一芯片，包含一主动面、相对该主动面的一背面以及设置于该主动面上的多个焊垫，该第一芯片以该主动面贴设于该引线架的一第一表面上，且所述焊垫对应该中央空白区；多条第一焊线，分别通过该中央空白区电连接所述焊垫至该引线架的相对该第一表面的一第二表面上相应的所述引线的该第一端；以及一封胶体，覆盖该第一芯片、该引线架以及所述第一焊线，其中该封胶体显露所述外接垫的底面。
12.根据权利要求11所述的芯片封装结构，其特征在于，其更包含一绝缘层，形成于所述外接垫及所述弓I线之间，且该绝缘层暴露所述弓I线的所述第一端。
13.根据权利要求12所述的芯片封装结构，其特征在于，该绝缘层的材料可选自导热胶材、防焊漆、聚亚醯胺及苯环丁烯。
14.根据权利要求11所述的芯片封装结构，其特征在于，其更包含一第二芯片及多条第二焊线，其中该第二芯片固定于该第一芯片的该背面上，且所述第二焊线分别电连接该第二芯片至该引线架的该第一表面上相应的所述外接垫，该封胶体更覆盖该第二芯片及所述第二焊线。
全文摘要
一种芯片封装方法包含下列步骤贴附一第一胶膜于金属基板上；图案化该金属基板，以形成多个外接垫及多个引线，其中所述外接垫及所述引线分设于一中央空白区的相对侧，各侧旁的外接垫在远离该中央空白区的方向间隔排列成至少两排，各引线包含一向中央空白区延伸的第一端及一连接相应的外接垫的第二端；贴附一具开孔的第二胶膜于所述外接垫上，其中该开孔暴露该中央空白区及所述引线的第一端；移除第一胶膜；固定一芯片于所述引线与所述外接垫上，其中芯片的多个焊垫对应该中央空白区；以及通过该开孔，以多条焊线分别电连接所述焊垫至相应的所述引线的第一端。
文档编号H01L21/60GK102468187SQ201010547910
公开日2012年5月23日 申请日期2010年11月5日 优先权日2010年11月5日
发明者周世文, 潘玉堂 申请人:南茂科技股份有限公司