高耐压半导体装置的制作方法

专利名称：高耐压半导体装置的制作方法
技术领域：
本发明涉及高耐压半导体装置，特别涉及在单一的半导体衬底内形成IGBT或功 率MOSFET和回流二极管的高耐压半导体装置。
背景技术：
近几年来，从节能的观点出发，反相器电路得到广泛使用。反相器电路控制家电 制品或产业用电力装置等的电力。通过装入反相器电路的功率半导体器件，反相器电路切 换电压或电流的接通和断开。所谓“功率半导体器件”，是IGBTansulated Gate Bipolar Transistor)或功率MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)等。反相器电路驱动感应电动机等感应性负载。感应性负载产生反电动势。在反相器 电路中，需要回流二极管(Free Wheel Diode)。回流二极管使电流朝着与反电动势产生的 IGBT等的主电流相反的方向流动。在一般的反相器电路中，IGBT等和回流二极管作为独立部件反并联地连接。为了 实现反相器装置的小型轻量化，开发出使IGBT等和回流二极管单芯片化(一体化)的高耐 压半导体装置(参照日本特开平04-192366号公报、日本特开2004-3633 号公报、日本特 开2007-227982号公报、美国专利申请公开第2009/0140289号说明书)。在单芯片化的高 耐压半导体装置中，例如在半导体衬底的背面侧，形成IGBT的集电极区域及回流二极管的 负极区域。如果IGBT的集电极区域和回流二极管的负极区域在半导体衬底的背面侧中没有 分开足够的距离，就会产生迅速复原(snap back)现象。而如果IGBT的集电极区域和回流 二极管的负极区域在半导体衬底的背面侧中分开足够的距离，则会使IGBT的集电极区域 的有效面积减少，或者使芯片面积增大。若IGBT的集电极区域的有效面积减少，则高耐压 半导体装置的性能就会下降。而芯片面积增大，则高耐压半导体装置的制造费用就会上升。为了避免高耐压半导体装置的性能下降及制造费用上升，而使IGBT的集电极区 域和回流二极管的负极区域在半导体衬底的背面侧中不离开足够的距离地形成。这时，在 IGBT的集电极区域和回流二极管的负极区域之间，形成埋设了绝缘体的沟槽等的分离部， 从而抑制产生迅速复原现象。可是，为了形成埋设了绝缘体的沟槽等的分离部，必须在半导 体衬底的厚度方向形成较深的槽。结果导致高耐压半导体装置的制造费用上升。

发明内容
本发明的目的在于提供在单一的半导体衬底内形成IGBT或功率MOSFET和回流二 极管的、能够抑制产生迅速复原现象的高耐压半导体装置。根据本发明的第1方面的高耐压半导体装置，具备半导体衬底、第1半导体区域、 第2半导体区域、第3半导体区域、第4半导体区域、电场缓冲部、控制电极、第1主电极、第 2主电极、第3主电极及连接部。所述半导体衬底，是第1导电型，且具有第1及第2主表 面。所述第1半导体区域，是第2导电型，且在所述半导体衬底的所述第1主表面形成，在所述第1主表面中被所述半导体衬底围住。所述第2半导体区域，是第1导电型，且在所述 第1主表面形成，在与所述半导体衬底之间，夹住所述第1半导体区域。所述第3半导体区 域，是第1导电型，且与所述半导体衬底的端面邻接，从所述第1主表面朝着所述第2主表 面，以不贯通所述半导体衬底的深度形成。所述第4半导体区域，是第2导电型，且在所述 半导体衬底的所述第2主表面形成。所述电场缓冲部是环状，在所述半导体衬底的所述第1 主表面形成，在所述第1主表面中，围住所述第1半导体区域。所述控制电极，隔着绝缘膜 与被所述半导体衬底和所述第2半导体区域夹住的所述第1半导体区域中的沟槽区域对置 形成。所述第1主电极，与所述第1半导体区域及所述第2半导体区域这两者接触地形成。 所述第2主电极，与所述第4半导体区域接触地形成。所述第3主电极，与所述第3半导体 区域接触地形成。所述连接部，将所述第2及所述第3主电极电连接。所述第1半导体区 域和所述第3半导体区域之间的电阻，大于所述第1半导体区域和所述第4半导体区域之 间的电阻。根据本发明的第2方面的高耐压半导体装置，具备半导体衬底、第1半导体区域、 第2半导体区域、第3半导体区域、第4半导体区域、沟槽区域、控制电极、第1主电极及第2 主电极。所述半导体衬底，是第1导电型，且具有第1及第2主表面。所述第1半导体区域， 是第2导电型，且在所述半导体衬底的所述第1主表面形成，在所述第1主表面中被所述半 导体衬底围住。所述第2半导体区域，是第1导电型，且在所述第1主表面形成，在与所述 半导体衬底之间，夹住所述第1半导体区域。所述第3半导体区域是第1导电型，所述第4 半导体区域是第2导电型，它们与所述半导体衬底的所述第1主表面中的端面邻接而交互 排列地配置，分别从所述第1主表面朝着所述第2主表面，以不贯通所述半导体衬底的深度 形成。所述沟槽区域，与所述半导体衬底的所述第1主表面中的端面邻接，从所述第1主表 面朝着所述第2主表面地形成，将所述第3半导体区域和所述第4半导体区域分离。所述 控制电极，隔着层间绝缘膜与被所述半导体衬底和所述第2半导体区域夹住的所述第1半 导体区域对置形成。所述第1主电极，与所述第1半导体区域及所述第2半导体区域这两 者接触地形成。所述第2主电极，与所述第3半导体区域和所述第4半导体区域电连接地 形成。根据本发明的第3方面的高耐压半导体装置，具备半导体衬底、第1半导体区域、 第2半导体区域、第3半导体区域、第4半导体区域、控制电极、第1主电极、电阻体或二极 管及第2主电极。所述半导体衬底，是第1导电型，且具有第1及第2主表面。所述第1半 导体区域，是第2导电型，且在所述半导体衬底的所述第1主表面形成，在所述第1主表面 中被所述半导体衬底围住。所述第2半导体区域，是第1导电型，且在所述第1主表面形 成，在与所述半导体衬底之间，夹住所述第1半导体区域。所述第3半导体区域是第1导电 型，所述第4半导体区域是第2导电型，它们与所述半导体衬底的所述第1主表面中的端面 邻接，一边夹住所述半导体衬底一边交互排列地配置，分别从所述第1主表面朝着所述第2 主表面，以不贯通所述半导体衬底的深度形成。所述控制电极，隔着层间绝缘膜与被所述半 导体衬底和所述第2半导体区域夹住的所述第1半导体区域对置形成。所述第1主电极， 与所述第1半导体区域及所述第2半导体区域这两者接触地形成。所述电阻体或所述二极 管，连接所述第3半导体区域及所述第4半导体区域。所述第2主电极，与所述第4半导体 区域电连接。
依据本发明，能够获得在单一的半导体衬底内形成IGBT或功率MOSFET和回流二 极管的、能够抑制产生迅速复原现象的高耐压半导体装置。本发明的上述以及其它目的、特征、局面及优点，通过以下参照


的本发明 相关的详细说明，当会更加清晰。

图1是表示第1实施方式中的高耐压半导体装置的俯视图。图2是沿着图1中的II-II线的向视剖面图。图3是表示第2实施方式中的高耐压半导体装置的俯视图。图4是有关图3中的IV-IV线的向视剖面图。图5是表示第2实施方式的其它方式中的高耐压半导体装置的俯视图。图6是有关图5中的VI-VI线的向视剖面图。图7是有关图5中的VII-VII线的向视剖面图。图8是表示第3实施方式中的高耐压半导体装置的俯视图。图9是有关图8中的IX-IX线的向视剖面图。图10是表示第3实施方式的其它方式中的高耐压半导体装置的俯视图。图11是有关图10中的XI-XI线的向视剖面图。图12是有关图10中的XII-XII线的向视剖面图。图13是表示第4实施方式中的高耐压半导体装置的剖面图。图14是表示第4实施方式的其它方式中的高耐压半导体装置的俯视图。图15是有关图14中的XV-XV线的向视剖面图。图16是表示第5实施方式中的高耐压半导体装置的剖面图。图17是表示第5实施方式中的其它方式的高耐压半导体装置的俯视图。图18是有关图17中的XVIII-XVIII线的向视剖面图。图19是表示第6实施方式中的高耐压半导体装置的剖面图。图20是表示第6实施方式的其它方式中的高耐压半导体装置的俯视图。图21是表示第6实施方式的另一个其它方式中的高耐压半导体装置的剖面图。图22是表示第7实施方式中的高耐压半导体装置的俯视图。图23是被图22中的XXIII线包围的区域的局部放大图。图M是有关图23中的XXIV-XXIV线的向视剖面图。图25是有关图23中的XXV-XXV线的向视剖面图。图沈是表示第8实施方式中的高耐压半导体装置的俯视图。图27是被图沈中的XXVII线包围的区域的局部放大图。图28是有关图27中的XXVIII-XXVIII线的向视剖面图。图四是有关图27中的XXIX-XXIX线的向视剖面图。图30是表示第8实施方式的其它方式中的高耐压半导体装置的俯视图。图31是有关图30中的XXXI-XXXI线的向视剖面图。图32是表示第9实施方式中的高耐压半导体装置的俯视图。图33是被图32中的XXXIII线包围的区域的局部放大图。
图34是有关图32中的XXXIV-XXXIV线的向视剖面图。图35是有关图32中的XXXV-XXXV线的向视剖面图。图36是表示第10实施方式中的高耐压半导体装置的俯视图。图37是被图36中的XXXVII线包围的区域的局部放大图。图38是有关图36中的XXXVIII-XXXVIII线的向视剖面图。图39是有关图36中的XXXIX-XXXIX线的向视剖面图。图40是有关图36中的XL-XL线的向视剖面图。
具体实施例方式下面，参照附图，讲述根据本发明的各实施方式中的高耐压半导体装置。以下讲述 的各实施方式中，谈到个数、数量等时，除了有特别记载的情况外，本发明的范围并不局限 于该个数、数量等。对于相同的部件、相当的部件，赋予相同的编号，有时不再赘述。(第1实施方式)参照图1及图2，讲述根据本发明的第1实施方式。在本实施方式的高耐压半导体 装置中，在单一的半导体衬底内形成IGBT (η沟道型)和回流二极管。(IGBT)参照图2，讲述在该高耐压半导体装置的内部形成的IGBT。该IGBT包括η型半导 体衬底10、浓度比较高的η.型缓冲区域10Β、P型基极区域(第1半导体区域)11、浓度比 较高的P+型区域11a、浓度比较高的η+型发射极区域(第2半导体区域)12、浓度比较高的 P+型集电极区域(第4半导体区域)14、绝缘膜31、栅电极(控制电极)40。在η型半导体衬底10的第1主表面1中，在俯视图上大致矩形状地形成ρ型基极 区域11。P型基极区域11，在第1主表面1中被半导体衬底10围住。在P型基极区域11 的表面，形成P+型区域11a。P+型区域Ila是为了在ρ型基极区域11和后文讲述的第1主 电极41之间获得良好的欧姆连接而形成的。在ρ型基极区域11的表面，选择性地形成η+型发射极区域12。在η+型发射极区 域12和半导体衬底10之间，夹住ρ型基极区域11。换言之，在半导体衬底10的第1主表 面1中，η+型发射极区域12被ρ型基极区域11围住。遍及半导体衬底10的整个第2主表面2地形成ρ+型集电极区域14。夹住ρ+型 集电极区域14地在第2主表面2的相反侧形成η+型缓冲区域10Β。η+型缓冲区域IOB能 够作为沟道阻挡部抑制反向偏置时的耗尽层的扩大。在半导体衬底10的第1主表面1设置的槽的内部，隔着绝缘膜31而形成栅电极 40。该绝缘膜31朝着半导体衬底10的厚度方向，贯通ρ型基极区域11。栅电极40隔着 绝缘膜31与被半导体衬底10和η+型发射极区域12夹住的ρ型基极区域11对置。被半 导体衬底10和η+型发射极区域12夹住的ρ型基极区域11的、隔着绝缘膜31与栅电极40 对置的部分，形成沟道区域。本实施方式中的栅电极40及绝缘膜31，如图2所示地构成沟 槽电极。但是也可以构成在半导体衬底10的表面形成的所谓平面型电极。沿着半导体衬底10的第1主表面1，形成多个栅电极40。参照图1，各栅电极40 (在 图1中的左右方向上)互相隔开规定的间隙地并列形成。各栅电极40的端部彼此被栅极 布线(未图示)互相电连接。该栅极布线与栅极焊盘40GP连接，从而使各栅电极40的电位共同。栅极引线40W的一端，与栅极焊盘40GP连接。栅极引线40W的另一端，与外部端 子侧的栅极焊盘40P连接。参照图2，在该IGBT中，η型的半导体衬底10及η.型发射极区域12是源/漏区 域。通过栅电极40，控制ρ型基极区域11的沟道区域(η沟道)。利用η型的半导体衬底 10、η+型发射极区域12、栅电极40和ρ型基极区域11，形成场效应晶体管结构。在该IGBT中，形成由ρ型基极区域11、η型的半导体衬底10、η+型缓冲区域IOB 和P+型集电极区域14构成的ρηρ晶体管结构，其基极电流被上述场效应晶体管控制。这 样，本实施方式中的高耐压半导体装置可以作为IGBT发挥作用。(回流二极管)在该高耐压半导体装置的内部形成的回流二极管，包括η+型负极区域(第3半导 体区域)13、η型半导体衬底10、ρ型基极区域11和浓度比较高的ρ+型区域11a。η型半导 体衬底10、ρ型基极区域11和ρ+型区域11a，被在该高耐压半导体装置的内部形成的IGBT 和回流二极管所共有。n+型负极区域13，与半导体衬底10的端面邻接，从第1主表面1朝着第2主表面 2地形成。η+型负极区域13，以在厚度方向上不贯通半导体衬底10的深度形成。η+型负极 区域13能够作为沟道阻挡部抑制正向偏置时的耗尽层的扩大。η+型负极区域13及η型的半导体衬底10，构成作为二极管的η型的区域；ρ型基 极区域11及P+型区域11a，构成作为二极管的P型的区域。在这些η型的区域及P型的区 域之间，形成ρη结结构。这样，该回流二极管可以作为二极管发挥作用。(电场缓冲部)在半导体衬底10的第1主表面1中，在ρ型基极区域11和η+型负极区域13之间， 形成电场缓冲部20。参照图1，本实施方式中的电场缓冲部20，呈平面型的场电极(field plate)结构。围住形成IGBT的区域地环状设置电场缓冲部20。参照图2，呈平面型的场电极结构的电场缓冲部20，由层间绝缘膜39、多个导电膜 48和多个导电膜49构成。各导电膜48及各导电膜49的电位不固定。层间绝缘膜39，在半导体衬底10的第1主表面1上形成。各导电膜49分别在层 间绝缘膜39的内部中环状地形成。各导电膜49在法线方向上隔开规定的间隙地形成。各 导电膜49被层间绝缘膜39覆盖，在层间绝缘膜39的作用下，各导电膜49被相互绝缘。在位于互相相邻的导电膜49、49之间的层间绝缘膜39的表面上，环状地形成各导 电膜48。在俯视图上，跨越互相相邻的导电膜49、49地形成各导电膜48。各导电膜48、48 在法线方向上互相隔开规定的间隙地形成。(主电极)在半导体衬底10的第1主表面1上，覆盖栅电极40地形成层间绝缘膜31A。从该 层间绝缘膜31A之上开始，在半导体衬底10的第1主表面1上形成第1主电极41。栅电极 40和第1主电极41被层间绝缘膜3IA绝缘。第1主电极41，与ρ+型区域Ila及η+型发射极区域12这两者接触地形成。第1 主电极41，覆盖构成电场缓冲部20的层间绝缘膜39的一部分(图2中的层间绝缘膜39的 左端部)地形成。参照图1，第1主电极41与发射极引线41W的一端连接。发射极焊盘41Ρ与发射极引线41W的另一端连接。参照图1及图2，第1主电极41通过发射极焊盘41P及发射极 引线41W，给予ρ+型区域11a、ρ型基极区域11及η+型发射极区域12 (基准)电位。参照图2，第2主电极42Ρ，与在半导体衬底10的第2主表面2形成的ρ+型集电极 区域14接触地形成。第2主电极42Ρ作为发射极焊盘发挥作用。第2主电极42Ρ给予ρ+ 型集电极区域14(高)电位。第3主电极43，向在层间绝缘膜39形成的开口部(接触孔)内延伸地形成，与η+ 型负极区域13的表面接触。第3主电极43给予η+型负极区域13(高)电位。第2主电 极42Ρ及第3主电极43被导电性引线等连接部42W电连接。在本实施方式中的高耐压半导体装置作为IGBT发挥作用之际，第1主电极41相 当于发射极电极，第2主电极42Ρ相当于集电极电极，栅电极40相当于栅电极。在本实施方式中的高耐压半导体装置作为(回流)二极管发挥作用之际，第1主 电极41相当于正极电极，第3主电极43相当于负极电极。如上所述，η+型负极区域13与半导体衬底10的端面邻接，从第1主表面1朝着第 2主表面2，以在厚度方向上不贯通半导体衬底10的深度形成。η+型负极区域13与第3主 电极43接触，第2主电极42Ρ及第3主电极43被导电性引线等连接部42W电连接。η+型负极区域13与半导体衬底10的端面邻接，从第1主表面1朝着第2主表面 2，以不贯通半导体衬底10的深度形成，从而使ρ型基极区域11和η+型负极区域13之间 的电阻R2，大于ρ型基极区域11和ρ+型集电极区域14之间的电阻Rl。(作用/效果)参照图2，讲述IGBT的接通动作。向第1主电极41和第2主电极42Ρ之间施加正 的集电极电压。在该状态下，向第1主电极41和栅电极40之间施加规定的正的栅极电压， 由此栅极就成为接通的状态。P型基极区域11的沟道区域从P型反转成为η型。电子通过该沟道区域后，从第1主电极41注入η型的半导体衬底10。在该注入的 电子的作用下，P+型集电极区域14和η型的半导体衬底10成为正向偏置状态。空穴从P+ 型集电极区域14注入η型的半导体衬底10。这样，η型的半导体衬底10的电阻大幅度下 降(所谓导电率调制)。IGBT的接通电阻大幅度下降，电流向箭头ARl方向流动。讲述IGBT的断开动作(关断)。在断开状态下，向第1主电极41和栅电极40之 间施加正的栅极电压。通过使该栅极电压成为零或负(反向偏置)，P型基极区域11的反 转成为η型的沟道区域恢复ρ型，停止从第1主电极41向半导体衬底10注入电子。在该 停止的作用下，空穴也停止从P+型集电极区域14向半导体衬底10注入，电流不向箭头ARl 方向流动。然后，在η型的半导体衬底10蓄积的电子和空穴，分别被第2主电极42Ρ或第1 主电极41回收，或者互相再结合而消失。讲述回流二极管的接通动作。如上所述，回流二极管具有由η+型负极区域13及η 型的半导体衬底10和ρ型基极区域11及ρ+型区域Ila构成的ρη结结构。向第1主电极 41和第3主电极43之间施加超过规定的阈值的正向偏压(正极电压)时，就从ρ型基极区 域11向η型的半导体衬底10注入空穴，从η.型负极区域13向η型的半导体衬底10注入 电子。这样，正向电压大幅度下降，电流向箭头AR2方向流动。讲述回流二极管的断开动作。向回流二极管施加正向电压(接通状态)后，如果将电压切换成为反向(断开状态)，箭头AR2的反方向的电流就在规定的时间内流动(恢复 动作)。n+型负极区域13抑制少数载流子(空穴)向η型的半导体衬底10的注入，缩短 IGBT的关断时间。在第1主电极41和第2主电极42Ρ之间及第1主电极41和第3主电极43之间， 构成IGBT和二极管被反并联的等效电路。就是说，本实施方式中的高耐压半导体装置作为 使IGBT和二极管反并联的电路发挥作用。如上所述，η+型负极区域13与半导体衬底10的端面邻接，从第1主表面1朝着第 2主表面2，以在厚度方向上不贯通半导体衬底10的深度地形成。依据本实施方式中的高 耐压半导体装置，与在IGBT的ρ+型集电极区域14侧(半导体衬底10的背面(第2主表面 2侧))形成η+型负极区域13时相比，能够在IGBT的ρ+型集电极区域14和回流二极管的 η+型负极区域13之间确保足够的距离。依据本实施方式中的高耐压半导体装置，ρ型基极区域11和η+型负极区域13之 间的电阻R2，大于ρ型基极区域11和ρ+型集电极区域14之间的电阻R1，且使迅速复原现 象的产生得到抑制。由于能够在IGBT的ρ+型集电极区域14和回流二极管的η+型负极区 域13之间确保足够的距离，所以在不会增大芯片面积的情况下抑制迅速复原现象的产生， 还能够抑制制造费用的上升。η+型负极区域13与半导体衬底10的端面邻接，从第1主表面1朝着第2主表面 2，以在厚度方向上不贯通半导体衬底10的深度形成，从而也不会减少IGBT的ρ+型集电极 区域14的有效面积。作为高耐压半导体装置的性能也不会下降。(第1实施方式的其它方式)参照图2，讲述第1实施方式的其它方式。在上述第1实施方式的高耐压半导体装 置中，ρ型基极区域11和ρ+型集电极区域14之间的寿命LT1，可以与ρ型基极区域11和 η+型负极区域13之间的寿命LT2不同。在高耐压半导体装置的内部形成的IGBT的断开动作时(关断时)，和上述第1实 施方式中讲述的一样，在η型的半导体衬底10蓄积的电子和空穴，分别被第2主电极42Ρ 和第1主电极41回收，或者互相再结合而消失。在IGBT的断开动作时，直到电子和空穴再结合而消失为止的平均时间，是寿命 (少数载流子的寿命)。为了使所述寿命LTl和所述寿命LT2不同，例如可以向ρ型基极区域11和η+型负 极区域13之间的半导体衬底10 (或者ρ型基极区域11和ρ+型集电极区域14之间的半导 体衬底10)局部照射电子束、质子或者氦等。另外，还可以使用掩膜等向半导体衬底10照 射电子束、质子或者氦等。通过使所述寿命LTl和所述寿命LT2不同，能够独立地控制在高耐压半导体装置 的内部形成的IGBT和回流二极管的各特性。(第2实施方式)参照图3及图4，讲述根据本发明的第2实施方式。本实施方式中的高耐压半导体 装置和第1实施方式中的高耐压半导体装置，在电场缓冲部20和η+型负极区域13中，其 结构不同，其它的结构大致相同。参照图4，本实施方式中的电场缓冲部20，呈场接触环结构。具体地说，呈场接触环结构的电场缓冲部20，由浓度比较高的多个P+型区域(第5半导体区域)15构成。分别从半导体衬底10的第1主表面1朝着第2主表面2，以深度15D形成各p+型 区域15。各ρ+型区域15在半导体衬底10的内部分别以环状形成，围住形成IGBT的区域 (参照图3)。各ρ+型区域15在法线方向上互相隔开规定的间隙，各ρ+型区域15的电位不固定。在ρ+型区域15的表面侧，可以隔着层间绝缘膜39而形成导电膜48。导电膜48 向形成在层间绝缘膜39的开口部内延伸地形成，与ρ+型区域15的表面侧接触。沿着各ρ+ 型区域15，环状地形成多个导电膜48。通过在ρ+型区域15的表面侧形成导电膜48，可以 更加稳定地使耗尽层扩大。由于层间绝缘膜39的表面及背面的电位差变小，所以能够进一 步确保作为高耐压半导体装置的耐压特性。本实施方式中的η+型负极区域13，与半导体衬底10的端面邻接，从第1主表面1 朝着第2主表面2地形成。η+型负极区域13，以在厚度方向上不贯通半导体衬底10的深 度(13D)形成。本实施方式中的η+型负极区域13的深度13D，设置成比ρ+型区域15的深 度深。因为η+型负极区域13的深度13D比ρ+型区域15的深度15D深，所以在η+型负 极区域13及η型的半导体衬底10和ρ型基极区域11及ρ+型区域Ila之间流动的电流的 作为回流二极管的电流的线路短。因此，依据本实施方式中的高耐压半导体装置，由于作为 回流二极管的电流的线路短，所以能够提高作为回流二极管的性能。如在第1实施方式的其它方式中所讲述的那样，可以使ρ型基极区域11和ρ+型 集电极区域14之间的寿命LT1，与ρ型基极区域11和η+型负极区域13之间的寿命LT2不 同。能够独立地控制在高耐压半导体装置内部形成的IGBT和回流二极管的各特性。(第2实施方式的其它方式)参照图5 图7，讲述第2实施方式的其它方式。该其它方式中的高耐压半导体装 置和第2实施方式中的高耐压半导体装置，在电场缓冲部20和η+型负极区域13中，其结 构不同，其它的结构大致相同。参照图6，本实施方式中的电场缓冲部20，和第2实施方式同样，呈由多个P+型区 域15构成的场接触环结构。参照图5，本实施方式中的各ρ+型区域15，在围住形成IGBT的区域(ρ型基极区 域11)的外周方向上，虚线状地设置。就是说，在外周方向上，各P+型区域15具有作为P+ 型区域15而形成的部分(图6所示的部分)和没有作为P+型区域15而形成的部分(图7 所示的部分)。在各ρ+型区域15的表面侧，可以和第2实施方式同样，形成导电膜48。沿着各ρ+ 型区域15以环状形成多个导电膜48。虽然可以沿着作为所述ρ+型区域15而形成的部分 和没有作为所述ρ+型区域15而形成的部分这两者地用一个连续的环状形成导电膜48，但 并不局限于此。可以只在作为所述P+型区域15而形成的部分的上方形成导电膜48，在外 周方向上和所述P+型区域15同样地虚线状地设置。本实施方式中的η+型负极区域13，与半导体衬底10的端面邻接，从第1主表面1 朝着第2主表面2地形成。η+型负极区域13，以在厚度方向上不贯通半导体衬底10的深 度形成。本实施方式中的η+型负极区域13的深度与第2实施方式不同，既可以比ρ+型区域15的深度深，也可以比P+型区域15的深度浅，还可以和P+型区域15的深度相同。由于构成电场缓冲部20的多个P+型区域15，在围住形成IGBT的区域(ρ型基极 区域11)的外周方向上，按虚线状设置，所以在没有作为P+型区域15而形成的部分(图7 所示的部分)中，在η+型负极区域13及η型的半导体衬底10和ρ型基极区域11及P+型 区域Ila之间流动的作为回流二极管的电流线路短。这样，依据本实施方式中的高耐压半 导体装置，能够提高作为回流二极管的性能。可以使η+型负极区域13的深度与第2实施方式同样地比P+型区域15的深度深 地设定。依据该结构，在作为P+型区域15形成的部分(图6所示的部分)中，作为回流二 极管的电流线路也变短，能够提高作为回流二极管的性能。(第3实施方式)参照图8及图9，讲述根据本发明的第3实施方式。本实施方式中的高耐压半导体 装置和第2实施方式中的高耐压半导体装置，在电场缓冲部20和η+型负极区域13中，其 结构不同，其它的结构大致相同。参照图9，本实施方式中的电场缓冲部20，呈沟槽型场电极结构。具体地说，呈沟 槽型场电极结构的电场缓冲部20，由多个第1沟槽区域50构成。各第1沟槽区域50，具有导电层51和绝缘膜52。在半导体衬底10的第1主表面 1设置的槽的内部，隔着绝缘膜52而形成导电层51。导电层51被绝缘膜52围住，导电层 51和半导体衬底10被绝缘膜52绝缘。各第1沟槽区域50，分别从半导体衬底10的第1主表面1朝着第2主表面2，以 深度50D形成。各第1沟槽区域50在半导体衬底10的内部中分别以环状形成，围住形成 IGBT的区域(参照图8)。各第1沟槽区域50在法线方向上互相隔开规定的间隙，各第1 沟槽区域50的电位不固定。在第1沟槽区域50的表面侧，可以隔着层间绝缘膜39而形成导电膜48。这时，导 电膜48在位于互相相邻的第1沟槽区域50、50之间的层间绝缘膜39的表面上，以环状形 成。在俯视图上，跨越互相相邻的第1沟槽区域50、50地形成导电膜48。各导电膜48在法 线方向上互相隔开规定的间隙地形成。通过在第1沟槽区域50的表面侧形成导电膜48，能 够进一步确保作为高耐压半导体装置的耐压特性。在图中，导电膜48和导电层51被层间 绝缘膜39绝缘。但是也可以采用下述结构在层间绝缘膜39中设置开口部，使导电膜48 和第1沟槽区域50的导电层51接触。本实施方式中的η+型负极区域13，与半导体衬底10的端面邻接，从第1主表面1 朝着第2主表面2地形成。η+型负极区域13，以在厚度方向上不贯通半导体衬底10的深 度(13D)形成。本实施方式中的η+型负极区域13的深度13D，可以设置成比第1沟槽区域 50的深度50D深。因为η+型负极区域13的深度13D比第1沟槽区域50的深度50D深，所以在η+型 负极区域13及η型的半导体衬底10和ρ型基极区域11及ρ+型区域Ila之间流动的作为 回流二极管的电流线路短。因此，依据本实施方式中的高耐压半导体装置，由于作为回流二 极管的电流的线路短，所以能够提高作为回流二极管的性能。如在第1实施方式的其它方式中所讲述的那样，可以使ρ型基极区域11和P+型 集电极区域14之间的寿命LT1，与ρ型基极区域11和η+型负极区域13之间的寿命LT2不同。能够独立地控制在高耐压半导体装置的内部形成的IGBT和回流二极管的各特性。(第3实施方式的其它方式)参照图10 图12，讲述第3实施方式的其它方式。该其它方式中的高耐压半导体 装置和第3实施方式中的高耐压半导体装置，在电场缓冲部20和η+型负极区域13中，其 结构不同，其它的结构大致相同。参照图11，本实施方式中的电场缓冲部20，和第3实施方式同样，呈由多个第1沟 槽区域50构成的沟槽型场电极结构。参照图10，本实施方式中的各第1沟槽区域50，在围住形成IGBT的区域(ρ型基 极区域11)的外周方向上，按虚线状设置。就是说，在外周方向上，各第1沟槽区域50具有 作为第1沟槽区域50而形成的部分(图11所示的部分)和没有作为第1沟槽区域50而 形成的部分(图12所示的部分)。在各第1沟槽区域50的表面侧，可以和第3实施方式同样，隔着层间绝缘膜39而 形成导电膜48。沿着各第1沟槽区域50而以环状形成多个导电膜48。虽然可以沿着作为 所述第1沟槽区域50形成的部分和没有作为所述第1沟槽区域50而形成的部分这两者地 用一个连续的环状形成导电膜48，但并不局限于此。可以只在作为所述第1沟槽区域50而 形成的部分的上方形成导电膜48，在外周方向上和所述第1沟槽区域50同样地按虚线状设 置。本实施方式中的η+型负极区域13，与半导体衬底10的端面邻接，从第1主表面1 朝着第2主表面2地形成。η+型负极区域13，以在厚度方向上不贯通半导体衬底10的深 度形成。本实施方式中的η+型负极区域13的深度与第3实施方式不同，既可以比第1沟 槽区域50的深度深，也可以比第1沟槽区域50的深度浅，还可以和第1沟槽区域50的深 度相同。由于构成电场缓冲部20的多个第1沟槽区域50，在围住形成IGBT的区域(ρ型 基极区域11)的外周方向上，按虚线状设置，所以在没有作为第1沟槽区域50形成的部分 (图12所示的部分)中，在η+型负极区域13及η型的半导体衬底10和ρ型基极区域11 及P+型区域Ila之间流动的作为回流二极管的电流线路短。这样，依据本实施方式中的高 耐压半导体装置，能够提高作为回流二极管的性能。可以与第3实施方式同样地比第1沟槽区域50的深度深地设定η+型负极区域13 的深度。依据该结构，在作为第1沟槽区域50而形成的部分(图11所示的部分)中，作为 回流二极管的电流线路也变短，能够提高作为回流二极管的性能。(第4实施方式)参照图13，讲述根据本发明的第4实施方式。本实施方式中的高耐压半导体装置 和第2实施方式中的高耐压半导体装置，在连接部42W中不同，其它的结构大致相同。图13 与第2实施方式中的图4对应。本实施方式中的连接部42W，由导电性引线71和在第2主电极42Ρ的表面形成的 电阻体72构成。通过依次层叠导电膜72Μ、浓度比较高的η.型区域72Da、浓度比较低的 n_型区域72Db及浓度比较高的η.型区域72Dc后，构成电阻体72。导电膜72M、n+型区域 72Da、η—型区域72Db及n+型区域72Dc互相电性导通。导电性引线71的一端与第3主电极43连接。导电性引线71的另一端与电阻体72的导电膜72M的表面连接。电阻体72的η+型区域72Dc与第2主电极42P的表面接触。 这样，第2主电极42P及第3主电极43被连接部42W电连接。将第2主电极42P和第3主电极43电连接的连接部42W包含电阻体72，从而回流 二极管的负极侧的电阻变大。依据本实施方式中的高耐压半导体装置后，能够进一步抑制 迅速复原现象的产生。以上，根据适用于第2实施方式中的高耐压半导体装置的结构，讲述了本实施方 式中的连接部42W的结构。但并不局限于此。本实施方式中的连接部42W的结构，也能够 适用于第1或第3实施方式中的高耐压半导体装置。(第4实施方式的其它方式)参照图14及图15，讲述第4实施方式的其它方式。该其它方式中的高耐压半导体 装置和第4实施方式中的高耐压半导体装置，在连接部42W中，其结构不同，其它的结构大 致相同。参照图15，本实施方式中的电阻体72，夹住层间绝缘膜39地在半导体衬底10的 第1主表面1上形成。电阻体72夹住层间绝缘膜39，位于η.型负极区域13的相反侧。第3主电极43和η+型区域72Dc接触地形成。导电性引线71的一端和导电膜72M 的表面接触。导电性引线71的另一端和第2主电极42P连接。这样，第2主电极42P及第 3主电极43被连接部42W电连接。依据本实施方式中的高耐压半导体装置，通过(夹住层间绝缘膜39地)在半导体 衬底10的第1主表面1上形成电阻体72，能够将高耐压半导体装置的整个系统小型化。(第5实施方式)参照图16，讲述根据本发明的第5实施方式。本实施方式中的高耐压半导体装置 和第2实施方式中的高耐压半导体装置，在连接部42W中不同，其它的结构大致相同。图16 与第2实施方式中的图4对应。本实施方式中的连接部42W，由导电性引线71和在第2主电极42P的表面形成的 二极管73构成。通过依次层叠导电膜73M、浓度比较高的ρ+型区域73Da、浓度比较低的n_型 区域73Db及浓度比较高的η.型区域73Dc，构成二极管73。导电膜73Μ、ρ+型区域73Da、 n_型区域73Db及n+型区域73Dc互相电性导通。导电性引线71的一端与第3主电极43连接。导电性引线71的另一端与二极管 73的导电膜73M的表面连接。二极管73的η+型区域73Dc与第2主电极42P的表面接触。 这样，第2主电极42P及第3主电极43被连接部42W电连接。将第2主电极42P和第3主电极43电连接的连接部42W包含二极管73，从而回流 二极管的负极侧的电阻变大。依据本实施方式中的高耐压半导体装置，能够进一步抑制迅 速复原现象的产生。以上，根据适用于第2实施方式中的高耐压半导体装置的结构，讲述了本实施方 式中的连接部42W的结构。但并不局限于此。本实施方式中的连接部42W的结构，也能够 适用于第1或第3实施方式中的高耐压半导体装置。(第5实施方式的其它方式)参照图17及图18，讲述第5实施方式的其它方式。该其它方式中的高耐压半导体 装置和第5实施方式中的高耐压半导体装置，在连接部42W中，其结构不同，其它的结构大致相同。参照图18，本实施方式中的二极管73，夹住层间绝缘膜39地在半导体衬底10的 第1主表面1上形成。二极管73夹住层间绝缘膜39，位于η+型负极区域13的相反侧。第3主电极43和ρ+型区域73Da接触地形成。导电性引线71的一端和导电膜73M 的表面接触。导电性引线71的另一端和第2主电极42P连接。这样，第2主电极42P及第 3主电极43被连接部42W电连接。依据本实施方式中的高耐压半导体装置，通过(夹住层间绝缘膜39地)在半导体 衬底10的第1主表面1上形成二极管73，能够将高耐压半导体装置的整个系统小型化。(第6实施方式)参照图19，讲述根据本发明的第6实施方式。本实施方式中的高耐压半导体装置 和第2实施方式中的高耐压半导体装置，在进一步具备第2沟槽区域60的这一点上不同， 其它的结构大致相同。图19与第2实施方式中的图4对应。本实施方式中的第2沟槽区域60，具有导电层61和绝缘膜62。在半导体衬底10 的第1主表面1设置的槽的内部，隔着绝缘膜62而形成导电层61。导电层61被绝缘膜62 围住，导电层61和半导体衬底10及ρ型基极区域11被绝缘膜62绝缘。可以将构成第2 沟槽区域60的绝缘膜62的厚度设定成为比较厚。包含沟道区域的ρ型基极区域IlA (下 面详细讲述)作为沟道不容易反转，能够进一步抑制产生迅速复原现象。第2沟槽区域60，从半导体衬底10的第1主表面1开始，朝着半导体衬底10的厚 度方向贯通P型基极区域11地形成。第2沟槽区域60贯通P型基极区域11，由此在第1 主表面1中被P型基极区域11 (IlAUlB)夹住第2沟槽区域60的两侧的位置形成第2沟 槽区域60。如上所述，在被半导体衬底10和η.型发射极区域12夹住的ρ型基极区域11的、 隔着绝缘膜31而与栅电极40对置的部分，形成沟道区域。在本实施方式(及第1 第5 实施方式)的高耐压半导体装置中，由于在半导体衬底10的内部形成多个栅电极40、ρ型 基极区域11及η+型发射极区域12，所以也形成多个沟道区域。与形成多个沟道区域的区域相比，第2沟槽区域60位于更加靠近η+型负极区域 13的一侧。第2沟槽区域60将被该第2沟槽区域60贯通的ρ型基极区域11，分离成为包 含沟道区域的P型基极区域IlA和不包含沟道区域的ρ型基极区域11Β。ρ型基极区域IlA 和P型基极区域11Β，在被第2沟槽区域60分离的状态下，被第1主电极41电连接。ρ型基极区域IlA和ρ型基极区域11Β，在被第2沟槽区域60分离的状态下，被其 它电阻体等别的连接部等电连接也可。也可以在与形成多个沟道区域的区域相比更加靠近 η+型负极区域13的一侧配置第2沟槽区域60的基础上，还与各栅电极40平行而且在各栅 电极40的两侧形成多个第2沟槽区域60。也可以在与形成多个沟道区域的区域相比更加 靠近η.型负极区域13的一侧配置第2沟槽区域60的基础上，还与各栅电极40平行地在 所有的栅电极40的两侧分别形成第2沟槽区域60。进而，在不包含沟道区域的ρ型基极区域IlB中形成第3沟槽区域63也可。第3 沟槽区域63，具有导电层64和绝缘膜65。在半导体衬底10的第1主表面1设置的槽的内 部，隔着绝缘膜65而形成导电层64。导电层64被绝缘膜65围住，导电层64和半导体衬底 10及P型基极区域IlB被绝缘膜65绝缘。
包含沟道区域的ρ型基极区域IlA的杂质浓度，设定成低于不包含沟道区域的ρ 型基极区域IlB的杂质浓度也可。即使回流二极管的正极电位增大，由于不包含沟道区域 的P型基极区域IlB也在第2沟槽区域60的电位的作用下，不会作为沟道反转，所以能够 进一步抑制产生迅速复原现象。第2沟槽区域60的深度60D，延伸到比ρ型基极区域11的深度IlAD深地形成，以 便至少贯通P型基极区域11。本实施方式中的栅电极40及绝缘膜31，构成沟槽电极。在本实施方式中，第2沟 槽区域60的深度60D，可以延伸到比沟槽电极的深度40D深地形成。更希望如图19所示， 延伸到半导体衬底10的厚度方向上的大致中心的位置为止地形成第2沟槽区域60。在半导体衬底10的第1主表面1上作为平面型电极形成栅电极40及绝缘膜31 时，第2沟槽区域60的深度60D，可以延伸到比ρ型基极区域11的深度IlAD深地形成，以 便至少贯通P型基极区域11。这时，更希望如图19所示，延伸到半导体衬底10的厚度方向 上的大致中心的位置为止地形成第2沟槽区域60。依据本实施方式中的高耐压半导体装置，即使在IGBT的接通动作时，与第2沟槽 区域60相比位于η+型负极区域13侧的ρ型基极区域11Β，可以作为回流二极管的正极独 立地发挥作用。就是说，即使在IGBT的接通动作时，也能够使回流二极管独立地动作(接 通)。更具体地说，利用第1主电极41，使IGBT的发射极(η+型发射极区域12)及回流 二极管的正极(P型基极区域11)为正电位；利用第2主电极42Ρ，使IGBT的集电极(ρ+型 集电极区域14)为OV ；使IGBT的栅极(栅电极40)为正电位。经形成第2沟槽区域60，通过IGBT的发射极(η+型发射极区域1 、IGBT的沟道 区域(P型基极区域11A)和回流二极管的负极(η+型负极区域13)的箭头AR2方向的电流 线路的电阻，就大于通过回流二极管的正极(P型基极区域11Β)和回流二极管的负极(η+型 负极区域13)的箭头AR3方向的电流线路的电阻。因此，IGBT中的MOS动作受到抑制，即使在IGBT的接通动作时，也能够使回流二 极管独立地动作(接通)。采用上述结构，通过IGBT的集电极(ρ+型集电极区域14)、IGBT 的沟道区域(P型基极区域11A)和IGBT的发射极(η+型发射极区域12)的箭头ARl方向 的电流线路的电阻不变或者变小。如果没有形成上述第2沟槽区域60及上述P型基极区域11Β，在IGBT的接通动作 时，也难以使回流二极管独立地动作(接通)。更具体地说，利用第1主电极41，使IGBT的发射极(η+型发射极区域12)及回流 二极管的正极(P型基极区域11)为正电位；利用第2主电极42Ρ，使IGBT的集电极(ρ+型 集电极区域14)为OV ；使IGBT的栅极(栅电极40)为正电位。通过IGBT的发射极(η+型发射极区域12)、IGBT的沟道区域(ρ型基极区域11Α) 和回流二极管的负极(η+型负极区域13)的箭头AR2方向的电流线路的电阻，与通过回流 二极管的正极(P型基极区域11Β)和回流二极管的负极(η+型负极区域13)的箭头AR3方 向的电流线路的电阻相比，变低(直到施加比较高的电压为止)。因此，IGBT中的MOS动作成为主导，在IGBT的接通动作时，也难以使回流二极管 独立地动作(接通)。
依据本实施方式中的高耐压半导体装置，即使在IGBT的接通动作时，与第2沟槽 区域60相比位于η+型负极区域13侧的ρ型基极区域11Β，也可以作为回流二极管的正极 独立地发挥作用。因此，即使在IGBT的接通动作时，也能够使回流二极管独立地动作(接 通)。(第6实施方式的其它方式)参照图20，讲述第6实施方式的其它方式。在上述第6实施方式的高耐压半导体 装置中，可以将包含沟道区域的P型基极区域1IA的深度11AD，设定成为比不包含沟道区域 的P型基极区域IlB的深度IlBD浅。依据该其它方式中的高耐压半导体装置，与包含沟道区域的ρ型基极区域IlA相 比，不包含沟道区域的P型基极区域IlB的空穴的注入效率增大。其结果，能够进一步抑制 迅速复原现象的产生。(第6实施方式的另一个其它方式)参照图21，讲述第6实施方式的另一个其它方式。在上述第6实施方式的高耐压 半导体装置中，与不包含沟道区域的P型基极区域IlB的峰值浓度区域IlBP相比，将包含 沟道区域的P型基极区域IlA的峰值浓度区域11ΑΡ，设定在半导体衬底10的厚度方向上的 较深的位置也可。依据该另一个其它方式中的高耐压半导体装置，与包含沟道区域的ρ型基极区域 IlA相比，不包含沟道区域的ρ型基极区域IlB的空穴的注入效率增大。其结果，能够进一 步抑制迅速复原现象的产生。(第7实施方式)参照图22 图25，讲述根据本发明的第7实施方式。在本实施方式的高耐压半导 体装置中，也和上述第1 第6实施方式同样，在单一的半导体衬底内形成IGBT和回流二 极管。为了便于讲述，在图23中，将层间绝缘膜39的一部分(图中的右侧)剖开后示出。 参照图24，层间绝缘膜39延伸到半导体衬底10的端面为止(朝着图M中的右侧)。(IGBT)参照图22 图25，讲述在该高耐压半导体装置的内部形成的IGBT。参照图Μ，该 IGBT包括η型的半导体衬底10、ρ型基极区域(第1半导体区域)11、浓度比较高的η.型 发射极区域(第2半导体区域)12、浓度比较高的ρ+型集电极区域(第4半导体区域)14、 层间绝缘膜39和栅电极(控制电极)40。为了在ρ型基极区域11和后文讲述的第1主电 极41之间获得良好的欧姆连接，可以在ρ型基极区域11的表面形成P+型区域。在η型的半导体衬底10的第1主表面1中，选择性地形成ρ型基极区域11。与后 文讲述的第1主电极41 (参照图2 平行排列地配置多个ρ型基极区域11。在第1主表面 1中P型基极区域11被半导体衬底10围住。在ρ型基极区域11的表面，选择性地形成η+型发射极区域12。在η+型发射极区 域12和半导体衬底10之间，夹住ρ型基极区域11。换言之，在半导体衬底10的第1主表 面1中，η+型发射极区域12被ρ型基极区域11围住。ρ+型集电极区域14和第1 第6实施方式不同，与半导体衬底10的端面邻接，从 第1主表面1朝着第2主表面2地形成。P+型集电极区域14以在厚度方向上不贯通半导 体衬底10的深度形成。
参照图23，P+型集电极区域14的(图23的上下方向上的)两端，被半导体衬底 10夹住。ρ+型集电极区域14被与后文讲述的η+型负极区域13 —起，沿着半导体衬底10 的第1主表面1中的端面，交互排列地配置。在半导体衬底10的端面中，通过P+型集电极 区域14和η+型负极区域13，(朝着与半导体衬底10的端面平行的方向)夹住半导体衬底 10。ρ+型集电极区域14和η+型负极区域13以夹住半导体衬底10的状态，沿着第1主表 面1中的端面，遍及半导体衬底10的全周地形成。参照图Μ，栅电极40隔着绝缘膜39与被半导体衬底10和η+型发射极区域12夹 住的P型基极区域11对置。被半导体衬底10和η+型发射极区域12夹住的P型基极区域 11的、隔着层间绝缘膜39而与栅电极40对置的部分，形成沟道区域。栅电极40和半导体 衬底10、η.型发射极区域12及ρ型基极区域11 一起，呈所谓DMOS (Double Diffuse MOS) 结构。本实施方式中的栅电极40及层间绝缘膜39，如图22所示地构成平面型电极。但是 也可以构成向半导体衬底10的内部延伸地形成的所谓沟槽电极。参照图22，沿着半导体衬底10的第1主表面1地并列形成栅电极40，各栅电极40 的端部彼此被栅极布线40T相互电连接。各栅电极40通过栅极布线40T与栅极焊盘40GP 连接，各栅电极40构成共同的电位。栅极引线40W的一端与栅极焊盘40GP连接，栅极引线 40W的另一端与外部端子侧的栅极焊盘40P连接。参照图M，在该IGBT中，η型的半导体衬底10及η.型发射极区域12成为源/漏 区域，通过栅电极40，控制ρ型基极区域11的η沟道。就是说，利用半导体衬底10、η+型发 射极区域12、栅电极40和ρ型基极区域11，形成场效应晶体管结构。在该IGBT中，形成由ρ型基极区域11、η型的半导体衬底10和ρ+型集电极区域 14构成的ρηρ晶体管结构，其基极电流被上述场效应晶体管控制。这样，本实施方式中的高 耐压半导体装置可以作为IGBT发挥作用。(回流二极管)在该高耐压半导体装置的内部形成的回流二极管，包括η+型负极区域(第3半导 体区域)13、η型的半导体衬底10、ρ型基极区域11。η型的半导体衬底10和ρ型基极区域 11，被在该高耐压半导体装置的内部形成的IGBT和回流二极管所共有。η+型负极区域13，与半导体衬底10的端面邻接，且从第1主表面1朝着第2主表 面2地形成。η+型负极区域13，以在深度方向上不贯通半导体衬底10的深度形成。η+型负极区域13的(图23的上下方向上的)两端，被半导体衬底10夹住。η+型 负极区域13和ρ+型集电极区域14 一起，沿着半导体衬底10的第1主表面1中的端面，遍 及该端面的全周(以夹住半导体衬底10的状态)地交互排列地配置。η+型负极区域13及η型的半导体衬底10，构成作为二极管的η型的区域；ρ型基 极区域11构成作为二极管的P型的区域。在这些η型的区域及P型的区域之间，形成ρη 结结构。这样，该回流二极管可以作为二极管发挥作用。在本实施方式的高耐压半导体装置中，没有形成电场缓冲部，在ρ型基极区域11、 η+型负极区域13及ρ+型集电极区域14之间，形成绝缘膜38。绝缘膜38是为了抑制泄漏 电流或特性变动而在半导体衬底10的第1主表面1形成的。绝缘膜38例如是界面能级较 小的氧化膜。(主电极)
参照图22及图对，沿着半导体衬底10的第1主表面1并列地形成第1主电极41。 各第1主电极41互相电连接。第1主电极41向在层间绝缘膜39中设置的开口部(接触 孔)内延伸地形成。第1主电极41与ρ型基极区域11及η+型发射极区域12这两者接触 地形成。栅电极40和第1主电极41被层间绝缘膜39绝缘。第1主电极41与发射极引线41W的一端连接。发射极焊盘41Ρ与发射极引线41W 的另一端连接。第1主电极41是通过发射极焊盘41Ρ及发射极引线41W，给予ρ型基极区 域11及η+型发射极区域12 (基准)电位的电极。与在半导体衬底10的第1主表面1的端面侧形成的P+型集电极区域14接触而 形成发射极焊盘42Τ。发射极焊盘42Τ和η+型负极区域13经由电阻体72或二极管73而 电连接。连接部42W的一端与发射极焊盘42Τ连接，连接部42W的另一端与第2主电极42Ρ 连接。这样，第2主电极42Ρ能够给予η+型负极区域13或ρ+型集电极区域14(高)电位。在本实施方式中的高耐压半导体装置作为IGBT发挥作用之际，第1主电极41相 当于发射极电极，第2主电极42Ρ相当于集电极电极，栅电极40相当于栅电极。在本实施方式中的高耐压半导体装置作为(回流)二极管发挥作用之际，第1主 电极41相当于正极电极，第2主电极42Ρ相当于负极电极。(作用/效果)参照图24，在本实施方式的高耐压半导体装置中，IGBT的作为发射极的P+型集电 极区域14和作为回流二极管的负极的η+型负极区域13这两者，在半导体衬底10的第1主 表面1侧形成。就是说，IGBT的接通动作时流动的电流，和回流二极管的接通动作时流动 的电流平行地流动。第2主电极42Ρ，能够给予η+型负极区域13或ρ+型集电极区域14(高)电位。这 时，连接部与P+型集电极区域14直接连接，且经由电阻体72或二极管73而与η.型负极区 域13连接。这样，IGBT的接通动作时流动的电流和回流二极管的接通动作时流动的电流 之间(IGBT的接通动作时流动的电流和回流二极管的接通动作时流动的电流合流的地点) 的电阻增大，所以能够抑制产生迅速复原现象。(第8实施方式)参照图沈 图四，讲述根据本发明的第8实施方式。在本实施方式的高耐压半导 体装置中，也和上述第1 第7实施方式同样，在单一的半导体衬底内形成IGBT和回流二 极管。为了便于讲述，在图27中，将层间绝缘膜39的一部分(图中的右侧)剖开后示出。 参照图28，层间绝缘膜39(朝着图观中的右侧)延伸到半导体衬底10的端面为止。(IGBT)参照图沈 图29，讲述在该高耐压半导体装置内部形成的IGBT。参照图28，该 IGBT包括η型的半导体衬底10、ρ型基极区域(第1半导体区域)11、浓度比较高的η.型 发射极区域(第2半导体区域)12、浓度比较高的ρ+型集电极区域(第4半导体区域)14、 层间绝缘膜39和栅电极(控制电极)40。为了在ρ型基极区域11和后文讲述的第1主电 极41之间获得良好的欧姆连接，可以在ρ型基极区域11的表面形成P+型区域。在η型的半导体衬底10的第1主表面1中，选择性地形成ρ型基极区域11。与后 文讲述的第1主电极41 (参照图26)平行排列地配置多个ρ型基极区域11。在第1主表面 1中P型基极区域11被半导体衬底10围住。
在ρ型基极区域11的表面，选择性地形成η+型发射极区域12。在η+型发射极区 域12和半导体衬底10之间，夹住ρ型基极区域11。换言之，在半导体衬底10的第1主表 面1中，η+型发射极区域12被ρ型基极区域11围住。参照图27 图29，在半导体衬底10的端面，遍及全周地形成沟槽区域36。该沟 槽区域36具有侧壁部36Β和背面部36Α，前者朝着垂直于半导体衬底10的端面的方向延 伸，后者与半导体衬底10的端面相接，以便连接侧壁部36Β彼此的端部。沟槽区域36的侧壁部36Β及背面部36Α，分别板状地形成，分别包含绝缘膜(未图 示)和被该绝缘膜内包的薄板状的导电层(未图示)。ρ+型集电极区域14隔着沟槽区域36的背面部36Α而与半导体衬底10的端面邻 接。P+型集电极区域14从第1主表面1朝着第2主表面2地形成。P+型集电极区域14以 不贯通半导体衬底10的深度地形成。ρ+型集电极区域14的(图27的上下方向上的)两端，被沟槽区域36的侧壁部 36Β夹住。ρ+型集电极区域14被与后文讲述的η+型负极区域13 —起，沿着半导体衬底10 的第1主表面1中的端面，交互排列地配置。在半导体衬底10的端面中，沟槽区域36的侧 壁部36Β被ρ+型集电极区域14和η+型负极区域13 (朝着与半导体衬底10的端面平行的 方向)夹住。P+型集电极区域14和η+型负极区域13以夹住沟槽区域36的侧壁部36Β的 状态，沿着半导体衬底10的第1主表面1中的端面，遍及半导体衬底10的全周地形成。参照图观，栅电极40隔着绝缘膜39与被半导体衬底10和η+型发射极区域12夹 住的P型基极区域11对置。被半导体衬底10和η+型发射极区域12夹住的P型基极区域 11的、隔着层间绝缘膜39而与栅电极40对置的部分，形成沟道区域。栅电极40和半导体 衬底10、η.型发射极区域12及ρ型基极区域11 一起，呈所谓DMOS (Double Diffuse MOS) 结构。本实施方式中的栅电极40及层间绝缘膜39，如图沈所示地构成平面型电极。但是 也可以是向半导体衬底10的内部延伸地形成的所谓沟槽电极。参照图沈，沿着半导体衬底10的第1主表面1而并列形成栅电极40，各栅电极40 的端部彼此被栅极布线40T相互电连接。各栅电极40通过栅极布线40T与栅极焊盘40GP 连接，各栅电极40构成共同的电位。栅极引线40W的一端与栅极焊盘40GP连接，栅极引线 40W的另一端与外部端子侧的栅极焊盘40P连接。参照图观，在该IGBT中，η型的半导体衬底10及η.型发射极区域12成为源/漏 区域，通过栅电极40，控制ρ型基极区域11的η沟道。就是说，利用半导体衬底10、η+型发 射极区域12、栅电极40和ρ型基极区域11，形成场效应晶体管的结构。在该IGBT中，形成由ρ型基极区域11、η型的半导体衬底10和ρ+型集电极区域 14构成的ρηρ晶体管结构，其基极电流被上述场效应晶体管控制。这样，本实施方式中的高 耐压半导体装置可以作为IGBT发挥作用。(回流二极管)在该高耐压半导体装置的内部形成的回流二极管，包括η+型负极区域(第3半导 体区域)13、η型的半导体衬底10、ρ型基极区域11。η+型负极区域13，隔着沟槽区域36的背面部36Α地与半导体衬底10的端面邻接。 η+型负极区域13，从第1主表面1朝着第2主表面2地形成。η+型负极区域13，以在厚度 方向上不贯通半导体衬底10的深度形成。
η+型负极区域13的(图27的上下方向上的)两端，被沟槽区域36夹住。η+型负 极区域13和ρ+型集电极区域14 一起，沿着半导体衬底10的第1主表面1中的端面，遍及 该端面的全周(以夹住沟槽区域36的侧壁部36Β的状态)地交互排列地配置。η+型负极区域13及η型的半导体衬底10，构成作为二极管的η型的区域；ρ型基 极区域11构成作为二极管的P型的区域。在这些η型的区域及P型的区域之间，形成ρη 结结构。这样，该回流二极管可以作为二极管发挥作用。在本实施方式的高耐压半导体装置中，没有形成电场缓冲部，在ρ型基极区域11 与η+型负极区域13或ρ+型集电极区域14之间，形成绝缘膜38。绝缘膜38是为了抑制泄 漏电流或特性变动而在半导体衬底10的第1主表面1形成的。绝缘膜38例如是界面能级 较小的氧化膜。(主电极)参照图沈及图观，沿着半导体衬底10的第1主表面1并列地形成第1主电极41。 各第1主电极41互相电连接。第1主电极41向在层间绝缘膜39中设置的开口部(接触 孔)内延伸地形成。第1主电极41与ρ型基极区域11及η+型发射极区域12这两者接触 地形成。栅电极40和第1主电极41被层间绝缘膜39绝缘。第1主电极41与发射极引线41W的一端连接。发射极焊盘41Ρ与发射极引线41W 的另一端连接。第1主电极41是通过发射极焊盘41Ρ及发射极引线41W，给予ρ型基极区 域11及η+型发射极区域12 (基准)电位的电极。与第7实施方式不同，与在半导体衬底10的第1主表面1的端面侧形成的η+型 负极区域13及ρ+型集电极区域14这两者接触地，形成发射极焊盘42Τ。连接部42W的一 端与发射极焊盘42Τ连接，连接部42W的另一端与第2主电极42Ρ连接。这样，第2主电极 42Ρ能够给予η+型负极区域13或ρ+型集电极区域14 (高)电位。在本实施方式中的高耐压半导体装置作为IGBT发挥作用之际，第1主电极41相 当于发射极电极，第2主电极42Ρ相当于集电极电极，栅电极40相当于栅电极。在本实施方式中的高耐压半导体装置作为(回流)二极管发挥作用之际，第1主 电极41相当于正极电极，第2主电极42Ρ相当于负极电极。(作用/效果)参照图观，在本实施方式的高耐压半导体装置中，作为IGBT的集电极的ρ+型集电 极区域14和作为回流二极管的负极的η+型负极区域13这两者，在半导体衬底10的第1主 表面1侧形成。就是说，IGBT的接通动作时流动的电流，和回流二极管的接通动作时流动 的电流平行地流动。在η+型负极区域13和ρ+型集电极区域14之间，形成沟槽区域36。这样，由于 IGBT的接通动作时流动的电流和回流二极管的接通动作时流动的电流之间(IGBT的接通 动作时流动的电流和回流二极管的接通动作时流动的电流合流的地点)的电阻增大，所以 能够抑制产生迅速复原现象。(第8实施方式的其它方式)参照图观，讲述第8实施方式的其它方式。可以在η+型负极区域13及ρ+型集电 极区域14的第2主表面2侧，形成夹住半导体衬底10的绝缘膜37 (S0I分离绝缘膜)。在 俯视图上，绝缘膜37比沟槽区域36的侧壁部36Β更向半导体衬底10的中央侧伸出地形成。和在n+型负极区域13的两端形成的沟槽区域36的侧壁部36B、36B —起，从半导体衬底10 的端面侧围住η.型负极区域13地形成绝缘膜37。通过形成绝缘膜37，由于IGBT的接通动作时流动的电流和回流二极管的接通动 作时流动的电流之间(IGBT的接通动作时流动的电流和回流二极管的接通动作时流动的 电流合流的地点)的电阻增大，所以能够抑制产生迅速复原现象。(第8实施方式的另一个其它方式)参照图30及图31，讲述第8实施方式的另一个其它方式。该另一个其它方式中的 高耐压半导体装置和第8实施方式中的高耐压半导体装置，在集电极焊盘42Τ的结构和还 具备其他的集电极焊盘42C这一点上以及还具备电阻体72或二极管73这一点上不同，其 它的结构大致相同。图30与第8实施方式中的图27对应。图31与第8实施方式中的图 28对应。在上述第8实施方式的高耐压半导体装置中，集电极焊盘42Τ与η.型负极区域13 及P+型集电极区域14这两者接触地形成。另一方面，参照图30及图31，该另一个其它方 式中的集电极焊盘42Τ只与η+型负极区域13接触地形成。朝着垂直于半导体衬底10的端面的方向延伸地形成集电极焊盘42Τ。在层间绝缘 膜39的内部，在集电极焊盘42Τ的更靠近半导体衬底10的端面侧，埋设电阻体72或二极 管73。集电极焊盘42Τ的一端与η+型负极区域13接触，集电极焊盘42Τ的另一端与电阻 体72或二极管73接触。隔着绝缘膜38及层间绝缘膜39而在半导体衬底10上形成集电极焊盘42C。集电 极焊盘42C向形成在层间绝缘膜39的开口部(接触孔)内延伸，通过该开口部后与ρ+型 集电极区域14接触。参照图30，集电极焊盘42C从与该ρ+型集电极区域14接触的部分， 朝着半导体衬底10的端面延伸地形成。集电极焊盘42C的该延伸而形成的部分的前端，彼 此在和半导体衬底10的端面平行的方向上接触。集电极焊盘42C和集电极焊盘42Τ，被电阻体72或二极管73导通。连接部(相当 于第7实施方式中的连接部42W，参照图沈)的一端和集电极焊盘42Τ接触，连接部的另一 端和第2主电极42Ρ接触。参照图31，在该另一个其它方式的高耐压半导体装置中，和第8实施方式同样，作 为IGBT的集电极的ρ+型集电极区域14和作为回流二极管的负极的η+型负极区域13这两 者，在半导体衬底10的第1主表面1侧形成。就是说，IGBT的接通动作时流动的电流，和 回流二极管的接通动作时流动的电流平行地流动。在η+型负极区域13和ρ+型集电极区域14之间，形成沟槽区域36。这样，由于 IGBT的接通动作时流动的电流和回流二极管的接通动作时流动的电流之间的电阻增大，所 以能够抑制产生迅速复原现象。第2主电极42Ρ，能够给予η+型负极区域13或ρ+型集电极区域14(高)电位。这 时，连接部与P+型集电极区域14直接连接，且经由电阻体72或二极管73而与η.型负极区 域13连接。这样，IGBT的接通动作时流动的电流和回流二极管的接通动作时流动的电流 之间(IGBT的接通动作时流动的电流和回流二极管的接通动作时流动的电流合流的地点) 的电阻(与第8实施方式相比)增大，所以能够抑制产生迅速复原现象。(第9实施方式)
参照图32 图35，讲述根据本发明的第9实施方式。在本实施方式的高耐压半导 体装置中，在单一的半导体衬底内形成回流二极管和两个IGBT (均为η沟道型)。为了便于 讲述，在图33中，将第3主电极43Τ的一部分剖开后示出。参照图34，第3主电极43Τ(朝 着图34中的右侧地)延伸到半导体衬底10的端面为止。(IGBT)参照图34，第IIGBT包括η型的半导体衬底10、浓度比较高的η+型缓冲区域10Β、 P型基极区域11 (第1半导体区域)11、浓度比较高的P+型区域1 la、浓度比较高的η.型发 射极区域(第2半导体区域)12、浓度比较高的ρ+型集电极区域(第4半导体区域)14、绝 缘膜31和栅电极(控制电极)40。η型的半导体衬底10、η+型缓冲区域10Β、ρ型基极区域11、ρ+型区域lla、n+型发 射极区域12、绝缘膜31及栅电极40的结构，和第8实施方式同样。在半导体衬底10的第2主表面2中，选择性地形成P+型集电极区域14 (参照图 34)。具体地说，在半导体衬底10的第2主表面2中，(朝着图32中的上下方向地)并列 形成P+型集电极区域14。ρ+型集电极区域14互相隔开规定的间隔，遍及半导体衬底10的 第2主表面2的整个面地形成。参照图35，在没有形成ρ+型集电极区域14的区域，延伸到半导体衬底10的第2 主表面2侧为止地形成n+型缓冲区域10B。在第IIGBT中，和第2实施方式同样，η型的半导体衬底10及η+型发射极区域12 成为源/漏区域。通过栅电极40，控制ρ型基极区域11的η沟道。就是说，利用半导体衬 底10、η+型发射极区域12、栅电极40和ρ型基极区域11，形成场效应晶体管的结构。在第IIGBT中，形成由ρ型基极区域11、η型的半导体衬底10、η+型缓冲区域IOB 和P+型集电极区域14构成的ρηρ晶体管结构，其基极电流被上述场效应晶体管控制。这 样，本实施方式中的高耐压半导体装置可以作为IGBT发挥作用。第2IGBT包括η型的半导体衬底10、浓度比较高的η+型缓冲区域10Α、ρ型基极 区域(第1半导体区域)11、浓度比较高的P+型区域lla、n+型发射极区域(第2半导体区 域)12、p+型集电极区域(第5半导体区域)15B、绝缘膜31和栅电极(控制电极)40。η型的半导体衬底10、ρ型基极区域11、ρ+型区域11a、n+型发射极区域12、绝缘 膜31及栅电极40的结构，和第IIGBT共同。p+型集电极区域15B，与半导体衬底10的端面邻接，从第1主表面1朝着第2主 表面2地形成。ρ+型集电极区域15B以不贯通半导体衬底10的深度地形成。参照图33，p+型集电极区域15B的(图33中的上下方向的)两端，被η+型缓冲区 域IOA夹住。ρ+型集电极区域15Β与后文讲述的η+型负极区域13 —起，被沿着半导体衬底 10的第1主表面1中的端面，交互排列地配置。在半导体衬底10的端面中，P+型集电极区 域15Β和η+型负极区域13夹住η+型缓冲区域IOA0 ρ+型集电极区域15Β和η+型负极区域 13沿着半导体衬底10的第1主表面1中的端面，遍及半导体衬底10的全周地形成。参照图34，在第2IGBT中，η型的半导体衬底10及η+型发射极区域12成为源/漏 区域。通过栅电极40，控制ρ型基极区域11的η沟道。就是说，利用半导体衬底10、η+型 发射极区域12、栅电极40和ρ型基极区域11，形成场效应晶体管的结构。在第2IGBT中，形成由ρ型基极区域11、η型的半导体衬底10、η+型缓冲区域IOA和P+型集电极区域15B构成的pnp晶体管结构，其基极电流被上述场效应晶体管控制。这 样，本实施方式中的高耐压半导体装置可以作为IGBT发挥作用。(回流二极管)参照图35，在该高耐压半导体装置的内部形成的回流二极管，包括η+型负极区域 (第3半导体区域)13、η型的半导体衬底10、ρ型基极区域11。η+型负极区域13，与半导体衬底10的端面邻接，从第1主表面1朝着第2主表面2 地形成。η+型负极区域13，以不贯通半导体衬底10的深度地形成。η型的半导体衬底10、 P型基极区域11和P+型区域11a，被在该高耐压半导体装置的内部形成的第1及第2IGBT 和回流二极管所共有。参照图33，η+型负极区域13的(图33中的上下方向的)两端，被η+型缓冲区域 IOA夹住。η+型负极区域13和ρ+型集电极区域15Β —起，被沿着半导体衬底10的第1主 表面1中的端面，遍及该端面的全周地(以夹住半导体衬底10的状态)交互排列地配置。η+型负极区域13、η+型缓冲区域IOA及η型的半导体衬底10，构成作为二极管的 η型的区域；ρ型基极区域11构成作为二极管的ρ型的区域。在这些η型及ρ型的区域之 间，形成ρη结结构。这样，该回流二极管可以作为二极管发挥作用。在η+型负极区域13和ρ+型集电极区域15Β之间的η+型缓冲区域IOA中，埋设了 将η.型负极区域13和ρ+型集电极区域15Β电连接的电阻体72或二极管73。为了将η+型 负极区域13和ρ+型集电极区域15Β电连接，可以在半导体衬底10的第1主表面1上形成 电阻体72或二极管73。在本实施方式的高耐压半导体装置中，形成和第2实施方式同样的电场缓冲部 20。(主电极)在半导体衬底10的第1主表面1上，和第2实施方式同样，形成层间绝缘膜31Α， 以便覆盖栅电极40。从该层间绝缘膜31Α之上起，在半导体衬底10的第1主表面1上形成 第1主电极41。栅电极40和第1主电极41被层间绝缘膜31Α绝缘。第1主电极41，与ρ+型区域Ila及η+型发射极区域12这两者接触地形成。第1 主电极41，覆盖构成电场缓冲部20的层间绝缘膜39的一部分(层间绝缘膜39的图34中 的左端部)地形成。参照图32，第1主电极41与发射极引线41W的一端连接。发射极焊盘41Ρ与发射 极引线41W的另一端连接。参照图34，第1主电极41是通过发射极焊盘41Ρ及发射极引线 41W，给予ρ+型区域11a、ρ型基极区域11及η+型发射极区域12(基准)电位的电极。第2主电极42Ρ，与在半导体衬底10的第2主表面2上形成的ρ+型集电极区域14 接触地形成。第2主电极42Ρ作为发射极焊盘发挥作用。第2主电极42Ρ给予ρ+型集电 极区域14(高)电位。第3主电极43Τ，向层间绝缘膜39形成的开口部(接触孔)内延伸地形成，只与P+ 型集电极区域15Β的表面接触。第3主电极43Τ首先与ρ+型集电极区域15Β电连接，再通 过电阻体72或二极管73而和η+型负极区域13电连接。第3主电极43Τ是给予η.型负极区域13及ρ+型集电极区域15Β(高)电位的电 极。第2主电极42Ρ及第3主电极43Τ，被导电性引线等连接部42W电连接。
在本实施方式中的高耐压半导体装置作为IGBT发挥作用之际，第1主电极41相 当于发射极电极，第2主电极42P或第3主电极43T相当于集电极电极，栅电极40相当于 栅电极。在本实施方式中的高耐压半导体装置作为(回流)二极管发挥作用之际，第1主 电极41相当于正极电极，第3主电极43T相当于负极电极。(作用/效果)参照图34，在IGBT的接通动作时，电流向箭头ARl方向或箭头AR2方向流动。在 IGBT的断开动作时，电流不向箭头ARl方向及箭头AR2方向流动。参照图35，在回流二极管的接通动作时，电流向箭头AR3方向流动。该电流与第 2IGBT的接通动作时向箭头AR2方向流动的电流平行，而且反方向流动。因此，在第1主电极41和第2主电极42P之间及第1主电极41和第3主电极43T 之间，构成与IGBT和二极管被反并联的电路等效的电路。就是说，本实施方式中的高耐压 半导体装置作为使IGBT和二极管反并联的电路发挥作用。第3主电极43T能够给予n+型负极区域13或p+型集电极区域15B (高)电位。这 时，连接部42W与ρ+型集电极区域15B直接连接，且经由电阻体72或二极管73而与η+型 负极区域13连接。这样，由于IGBT的接通动作时流动的电流和回流二极管的接通动作时 流动的电流之间的电阻增大，所以能够抑制产生迅速复原现象。本实施方式中的高耐压半导体装置，在半导体衬底10的第1主表面1和第2主表 面2之间形成第1IGBT，沿着第1主表面1形成第2IGBT。因此，能够较宽地形成IGBT的集 电极侧的面积，能够提高作为高耐压半导体装置的性能，实现小型轻量化。(第10实施方式)参照图36 图40，讲述根据本发明的第10实施方式。在本实施方式的高耐压半 导体装置与第9实施方式中的高耐压半导体装置，在其间夹住沟槽区域80地交互并列配置 P+型集电极区域15Β和η+型负极区域13这一点；在第3主电极43Τ与ρ+型集电极区域15Β 和η+型负极区域13这两者的表面接触地形成这一点；以及在不具备电阻体72及二极管73 这一点上不同，其它的结构大致相同。参照图36及图37，ρ+型集电极区域15Β及η+型负极区域13和第9实施方式同 样，与半导体衬底10的端面邻接，且从第1主表面1朝着第2主表面2地形成。P+型集电 极区域15Β及η+型负极区域13，以在不贯通半导体衬底10的深度地形成。ρ+型集电极区域15Β及η+型负极区域13的(图37中的上下方向的)各自的两 端，被沟槽区域80夹住。沟槽区域80包含绝缘膜82和被该绝缘膜82内包的薄板状的导 电层81。ρ+型集电极区域15Β和η+型负极区域13 —起，被沿着半导体衬底10的第1主表 面1中的端面，交互排列地配置。P+型集电极区域15Β和η+型负极区域13沿着半导体衬底 10的第1主表面1中的端面，遍及半导体衬底10的全周地(以夹住沟槽区域80的状态) 形成。第3主电极43Τ，与在半导体衬底10的第1主表面1中的端面侧形成的η.型负极 区域13及ρ+型集电极区域15Β这两者接触地形成。连接部42W的一端与第3主电极43Τ 连接，连接部42W的另一端与第2主电极42Ρ连接。这样，第2主电极42Ρ就能够给予η.型 负极区域13或ρ+型集电极区域15Β (高)电位。
(作用/效果)参照图38及图39，和第9实施方式同样，在IGBT的接通动作时，电流向箭头ARl方 向或箭头AR2方向流动。在IGBT的断开动作时，电流不向箭头ARl方向及箭头AR2方向流 动。参照图40，在回流二极管的接通动作时，电流向箭头AR3方向流动。该电流与第2IGBT 的接通动作时向箭头AR2方向流动的电流并行，而且反方向流动。因此，和第9实施方式同样，在第1主电极41和第2主电极42P之间及第1主电 极41和第3主电极43T之间，构成与IGBT和二极管被反并联的电路等效的电路。就是说， 本实施方式中的高耐压半导体装置作为使IGBT和二极管反并联的电路发挥作用。在η+型负极区域13和ρ+型集电极区域15Β之间形成沟槽区域80。这样，由于 IGBT的接通动作时流动的电流和回流二极管的接通动作时流动的电流之间的电阻增大，所 以能够抑制产生迅速复原现象。以上对本发明进行了详细说明，但这只是示例，本发明并限定于此，应当清楚本发 明的范围是权利要求所解释的范围。
权利要求
1.一种高耐压半导体装置，其中包括半导体衬底，该半导体衬底是第1导电型，且具有第1及第2主表面； 第1半导体区域，该第1半导体区域是第2导电型，且在所述半导体衬底的所述第1主 表面形成，在所述第1主表面中被所述半导体衬底围住；第2半导体区域，该第2半导体区域是第1导电型，且在所述第1主表面形成，在与所 述半导体衬底之间，夹住所述第1半导体区域；第3半导体区域，该第3半导体区域是第1导电型，且与所述半导体衬底的端面邻接， 从所述第1主表面朝着所述第2主表面，以不贯通所述半导体衬底的深度形成；第4半导体区域，该第4半导体区域是第2导电型，在所述半导体衬底的所述第2主表 面形成；电场缓冲部，该电场缓冲部是环状，且在所述半导体衬底的所述第1主表面形成，在所 述第1主表面中，围住所述第1半导体区域；控制电极，该控制电极隔着绝缘膜与所述半导体衬底和所述第2半导体区域夹住的所 述第1半导体区域中的沟槽区域对置形成；第1主电极，该第1主电极与所述第1半导体区域及所述第2半导体区域这两者接触 地形成；第2主电极，该第2主电极与所述第4半导体区域接触地形成； 第3主电极，该第3主电极与所述第3半导体区域接触地形成；以及 连接部，该连接部将所述第2及第3主电极电连接，所述第1半导体区域和所述第3半导体区域之间的电阻，大于所述第1半导体区域和 所述第4半导体区域之间的电阻。
2.如权利要求1所述的高耐压半导体装置，其中，所述电场缓冲部，从所述第1主表面朝着所述第2主表面，以规定的深度形成，是在所 述第1主表面中围住所述第2半导体区域的第2导电型的第5半导体区域；所述第3半导体区域的所述深度，比所述第5半导体区域的所述规定的深度深。
3.如权利要求1所述的高耐压半导体装置，其中，所述电场缓冲部，从所述第1主表面朝着所述第2主表面，以规定的深度形成，是在所 述第1主表面中隔着所述第1半导体区域而围住所述第2半导体区域的第2导电型的第5 半导体区域；所述第5半导体区域在围住所述第1半导体区域的外周方向上，以虚线状设置。
4.如权利要求1所述的高耐压半导体装置，其中，所述电场缓冲部，是从所述第1主表面朝着所述第2主表面，以规定的深度形成的第1 沟槽区域；所述第1沟槽区域在围住所述第1半导体区域的外周方向上，以虚线状设置。
5.如权利要求1所述的高耐压半导体装置，其中，所述第1半导体区域和所述第4半导体区域之间的寿命，与所述第1半导体区域和所 述第3半导体区域之间的寿命不同。
6.如权利要求1所述的高耐压半导体装置，其中， 所述连接部，包含导电性引线、电阻体或二极管。
7.如权利要求6所述的高耐压半导体装置，其中，所述电阻体或所述二极管，夹住层间绝缘膜地在所述第1主表面上形成； 所述第3主电极，与所述电阻体或所述二极管电连接； 所述电阻体或所述二极管，与所述导电性引线电连接； 所述导电性引线，与所述第2主电极电连接。
8.如权利要求1所述的高耐压半导体装置，其中，还具备第2沟槽区域，该第2沟槽区域从所述第1主表面贯通所述第1半导体区域地 形成；所述第2沟槽区域将与形成所述沟道区域的区域相比，位于所述第3半导体区域侧的 所述第1半导体区域，分离成为包含所述沟道区域的所述第1半导体区域和不包含所述沟 道区域的所述第1半导体区域地配置；包含所述沟道区域的所述第1半导体区域和不包含所述沟道区域的所述第1半导体区 域，被电连接。
9.如权利要求8所述的高耐压半导体装置，其中，包含所述沟道区域的所述第1半导体区域的杂质浓度，设定成低于不包含所述沟道区 域的所述第1半导体区域的杂质浓度。
10.如权利要求8所述的高耐压半导体装置，其中，包含所述沟道区域的所述第1半导体区域的深度，设定成浅于不包含所述沟道区域的 所述第1半导体区域的深度。
11.如权利要求8所述的高耐压半导体装置，其中，包含所述沟道区域的所述第1半导体区域的峰值浓度区域，被设定在比不包含所述沟 道区域的所述第1半导体区域的峰值浓度区域深的位置。
12.—种高耐压半导体装置，其中包括半导体衬底，该半导体衬底是第1导电型，且具有第1及第2主表面； 第1半导体区域，该第1半导体区域是第2导电型，在所述半导体衬底的所述第1主表 面形成，在所述第1主表面中被所述半导体衬底围住；第2半导体区域，该第2半导体区域是第1导电型，且在所述第1主表面形成，在与所 述半导体衬底之间，夹住所述第1半导体区域；第1导电型的第3半导体区域及第2导电型的第4半导体区域，它们与所述半导体衬 底的所述第1主表面中的端面邻接并交互排列地配置，分别从所述第1主表面朝着所述第 2主表面，以不贯通所述半导体衬底的深度地形成；沟槽区域，该沟槽区域与所述半导体衬底的所述第1主表面中的端面邻接，从所述第1 主表面朝着所述第2主表面地形成，将所述第3半导体区域和所述第4半导体区域分离；控制电极，该控制电极隔着层间绝缘膜与所述半导体衬底和所述第2半导体区域夹住 的所述第1半导体区域对置形成；第1主电极，该第1主电极与所述第1半导体区域及所述第2半导体区域这两者接触 地形成；第2主电极，该第2主电极与所述第3半导体区域和所述第4半导体区域电连接地形成。
13.—种高耐压半导体装置，其中包括半导体衬底，该半导体衬底是第1导电型，且具有第1及第2主表面； 第1半导体区域，该第1半导体区域是第2导电型，且在所述半导体衬底的所述第1主 表面形成，在所述第1主表面中被所述半导体衬底围住；第2半导体区域，该第2半导体区域是第1导电型，且在所述第1主表面形成，在与所 述半导体衬底之间，夹住所述第1半导体区域；第1导电型的第3半导体区域及第2导电型的第4半导体区域，它们与所述半导体衬 底的所述第1主表面中的端面邻接，一边夹住所述半导体衬底一边交互排列地配置，分别 从所述第1主表面朝着所述第2主表面，以不贯通所述半导体衬底的深度形成；控制电极，该控制电极隔着层间绝缘膜与所述半导体衬底和所述第2半导体区域夹住 的所述第1半导体区域对置形成；第1主电极，该第1主电极与所述第1半导体区域及所述第2半导体区域这两者接触 地形成；电阻体或二极管，其连接所述第3半导体区域及所述第4半导体区域； 第2主电极，该第2主电极与所述第4半导体区域电连接。
14.如权利要求13所述的高耐压半导体装置，其中，所述电阻体或所述二极管，在所述第1主表面上配置，或者在所述第3半导体区域和所 述第4半导体区域之间的所述半导体衬底的内部配置，以便隔着所述层间绝缘膜与所述第 3半导体区域和所述第4半导体区域夹住的所述半导体衬底对置。
15.如权利要求13所述的高耐压半导体装置，其中还具备第5半导体区域，该第5半导体区域是第2导电型，且在所述半导体衬底的所述第2主 表面形成；第3主电极，该第3主电极与所述第5半导体区域接触地形成； 连接部，该连接部连接所述第2主电极和所述第3主电极。
全文摘要
本发明的高耐压半导体装置具备半导体衬底(10)、第1主表面(1)上的p型基极区域(11)、p型基极区域(11)内的n+型发射极区域(12)、与半导体衬底(10)的端面邻接而不贯通半导体衬底(10)的n+型负极区域(13)、第2主表面(2)上的p+型集电极区域(14)、第1主电极(41)、第2主电极(42P)、第3主电极(43)、以及连接第2主电极(42P)和第3主电极(43)的连接部(42W)。p型基极区域(11)和n+型负极区域(13)之间的电阻(R2)，大于p型基极区域(11)和p+型集电极区域(14)之间的电阻(R1)。在单一的半导体衬底内形成IGBT和回流二极管的高耐压半导体装置中，能够抑制产生迅速复原现象。
文档编号H01L29/739GK102104039SQ201010550370
公开日2011年6月22日 申请日期2010年11月8日 优先权日2009年12月16日
发明者八寻淳二, 广田庆彦, 楠茂 申请人:三菱电机株式会社