专利名称：晶体管及其制作方法
技术领域：
本发明涉及半导体领域，特别涉及晶体管及其制作方法。
背景技术：
金属-氧化物-半导体(MOS)晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为NMOS和PMOS晶体管。现有技术提供了一种晶体管的制作方法。请参考图1至图3，为现有技术的晶体管的制作方法剖面结构示意图。请参考图1，提供半导体衬底100，所述半导体衬底100上形成栅介质层101和栅极102，所述栅介质层101和栅极102构成栅极结构。继续参考图1，进行氧化工艺，形成覆盖所述栅极结构的氧化层103。接着，请参考图2，在栅极结构两侧的半导体衬底内形成轻掺杂区104，所述轻掺杂区104通过离子注入形成。接着，请参考图3，在栅极结构两侧的半导体衬底上形成栅极结构的侧墙105。进行源/漏区重掺杂注入(S/D)，在栅极结构两侧的半导体衬底100内形成源区106和漏区 107。在公开号为CN101789447A的中国专利申请中可以发现更多关于现有技术的信
肩、ο在实际中发现，现有方法制作的晶体管短沟道效应明显，器件的性能不理想。
发明内容
本发明解决的问题是提供了一种晶体管及其制作方法，抑制了晶体管的短沟道效应，改善了晶体管的性能。为解决上述问题，本发明提供了一种晶体管的制作方法，包括提供半导体衬底；在所述半导体衬底上形成支柱；在所述支柱的侧壁形成隔离层；形成覆盖所述半导体衬底和支柱的外延层，所述外延层的厚度大于所述支柱的高度；在外延层表面形成栅极结构，所述栅极结构位于所述支柱上方；在所述栅极结构两侧的外延层内形成源区和漏区，所述源区和漏区位于所述支柱和隔离层的两侧。可选地，所述支柱的材质为半导体材质或绝缘材质。可选地，所述支柱的材质为多晶硅，支柱的制作方法包括在所述半导体衬底上形成多晶硅层；
刻蚀所述多晶硅层，形成所述支柱。可选地，所述隔离层的材质为氧化硅、氮化硅、碳化硅或氮化硅。可选地，所述隔离层的厚度范围为3 30纳米。可选地，所述支柱的宽度范围为5纳米 1微米。可选地，所述外延层的厚度比所述支柱的高度高20 100纳米。相应地，本发明还提供一种晶体管，包括半导体衬底；外延层，位于所述半导体衬底上；栅极结构，位于所述外延层上；支柱，位于所述栅极结构下方的外延层内，所述支柱的高度小于所述外延层的厚度；隔离层，位于所述支柱的侧壁；源区，位于所述支柱和隔离层一侧的外延层内；漏区，位于所述支柱和隔离层另一侧的外延层内。可选地，所述支柱的材质为半导体材质、绝缘材质。可选地，所述隔离层的材质为氧化硅、氮化硅、碳化硅或氮化硅。可选地，所述隔离层的厚度范围为3 30纳米。可选地，所述支柱的宽度范围为5纳米 1微米。可选地，所述外延层的厚度比所述支柱的高度高20 100纳米。与现有技术相比，本发明具有以下优点通过在半导体衬底上形成支柱和位于支柱两侧的隔离层，然后，形成覆盖所述支柱的外延层，在所述外延层内形成位于所述支柱和隔离层两侧的源区和漏区。由于所述源区和漏区位于隔离层的两侧，从而所述隔离层可以防止所述源区和漏区的掺杂离子发生横向扩散，改善了晶体管的短沟道效应，并且减小源区或漏区与半导体衬底之间的结电容，减小了结漏电流，提高了器件的性能。
图1 图3是现有技术的晶体管制作方法剖面结构示意图；图4是本发明的晶体管制作方法流程示意图；图5 图10是本发明一个实施例的晶体管制作方法剖面结构示意图。
具体实施例方式现有方法制作的晶体管的短沟道效应明显，器件的性能不理想。随着半导体工艺的发展，超浅结技术应用于制作源区和漏区，源区和漏区之间的掺杂离子横向扩散更加严重，从而使得所述的短沟道效应更加明显，并且源区和漏区与半导体衬底存在较大的结电容和结漏电流，从而降低了器件的响应速度，影响了器件的性能。为了解决上述问题，发明人提出一种晶体管的制作方法，请参考图4所示的本发明的晶体管制作方法流程示意图，所述方法包括步骤Si，提供半导体衬底；
步骤S2，在所述半导体衬底上形成支柱；步骤S3，在所述支柱的侧壁形成隔离层；步骤S4，形成覆盖所述半导体衬底和支柱的外延层，所述外延层的厚度大于所述支柱的高度；步骤S5，在外延层表面形成栅极结构，所述栅极结构位于所述支柱上方；步骤S6，在所述栅极结构两侧的外延层内形成源区和漏区，所述源区和漏区位于所述支柱和隔离层的两侧。下面将结合具体实施例对本发明的技术方案进行详细地说明。首先，请参考图5，提供半导体衬底200。所述半导体衬底200材质可以为硅或锗硅。在所述半导体衬底200上形成多晶硅层211。所述多晶硅层211利用化学气相沉积工艺制作。所述多晶硅层211用于制作支柱。所述支柱将在后续的工艺步骤中在其侧壁制作隔离层，所述隔离层将用于隔离后续形成的源区和漏区。然后，请参考图6，部分刻蚀所述多晶硅层211，在所述半导体衬底200上形成支柱 201。所述刻蚀为湿法刻蚀。本实施例中，所述支柱201的材质为多晶硅。在其他的实施例中，所述支柱201的材质还可以为单晶硅、锗、氧化硅、氮化硅、碳化硅、氮氧化硅等。在本发明的优选实施例中，所述支柱201的宽度应考虑要形成的晶体管的沟道区的宽度而设计，优选地，所述支柱201的宽度等于或略小于所述沟道区的宽度，在所述支柱 201上形成隔离层后，所述支柱201与隔离层的厚度之和与所述沟道区的宽度较为接近，从而使得所述隔离层可以有效隔离源区和漏区的掺杂离子的扩散。作为一个实施例，所述支柱201的宽度范围为5纳米 1微米，例如所述支柱201 的宽度可以为5纳米、500纳米或1微米。接着，请继续参考图6，形成覆盖所述支柱201的侧壁的隔离层202。所述隔离层 202位于后续形成的源区和漏区之间，所述隔离层202上方还将形成覆盖所述支柱201和隔离层202的外延层。所述隔离层202位于后续形成的源区和漏区之间，从而所述隔离层202可以防止所述源区和漏区之间的掺杂离子横向扩散，从而可以防止短沟道效应的出现，并且所述支柱还可以减小源区和漏区与半导体衬底200之间的结电容。由于所述支柱顶部将形成外延层，所述外延层将作为所述源区和漏区之间的沟道区，从而所述隔离层不会影响源区和漏区之间的导电沟道。作为本发明的一个实施例，所述隔离层202的材质为绝缘材质。所述绝缘材质可以为氧化硅、氮化硅、碳化硅或氮化硅等。所述隔离层202可以为单层结构，也可以为多层结构。所述多层结构可以为三层结构，例如为氧化硅-氮化硅-氧化硅沟槽的ONO结构。本实施例中，所述隔离层202的厚度范围为3 30纳米，优选为5 30纳米，例如所述隔离层202的厚度可以为5纳米、10纳米、20纳米或30纳米，本领域技术人员可以根据实际需要进行具体的设置。然后，请参考图7，在所述半导体衬底200上生长外延层203，所述外延层203覆盖所述支柱201和隔离层202。所述外延层203利用外延生长工艺制作。所述外延层203的厚度应大于所述支柱201的高度，从而位于支柱203上方的部
5分外延层203可以作为后续形成的源区和漏区之间的沟道区。作为一个实施例，所述外延层203的厚度比所述支柱201的高度大10 100纳米。然后，请参考图8，在所述外延层203上形成栅极结构，所述栅极结构位于所述支柱上方。作为一个实施例，所述栅极结构的制作方法包括在所述外延层203上形成栅介质层204，所述栅介质层204位于所述支柱201和隔离层202上方，所述栅介质层204的材质优选为氧化硅，所述栅介质层204的厚度范围为 10 300埃；所述栅介质层204上形成栅极205，所述栅极205位于所述栅介质层204上方，所述栅极205的材质为多晶硅。作为本发明的优选实施例，在所述栅极结构形成后，还需要在所述栅极结构外侧形成氧化层206，所述氧化层206用于保护所述栅极结构，防止所述栅极结构受到刻蚀工艺的损伤。本实施例中，所述氧化层206的厚度范围为10 200埃。然后，请参考图9，在所述栅极结构两侧的外延层203内形成轻掺杂区207。所述轻掺杂区207通过轻掺杂离子注入形成。轻掺杂离子注入作为本领域技术人员的公知技术， 在此不做详细的说明。接着，请参考图10，在所述栅极结构两侧的外延层208表面形成侧墙208。作为一个实施例，所述侧墙208为氧化硅-氮化硅-氧化硅构成的ONO结构。然后，以所述栅极结构和侧墙208为掩膜，进行源/漏离子注入，在所述栅极结构两侧的外延层203内形成源区209和漏区210。所述源区209和漏区210分别位于所述支柱201和隔离层202两侧的外延层203内。所述源/漏离子注入形成源区209和漏区210 的方法作为本领域技术人员的公知技术，在此不做详细的说明。经过上述方法，形成的晶体管结构请参考图10。所述晶体管包括半导体衬底200 ；外延层203，位于所述半导体衬底200上；栅介质层204，位于所述外延层203上；栅极205，位于所述栅介质层204上，所述栅极205和栅介质层204构成栅极结构；支柱201，位于所述栅极结构下方的外延层203内；隔离层202，覆盖于所述支柱201的侧壁；源区209，位于所述支柱201和隔离层202的一侧的外延层203内；漏区210，位于所述支柱201和隔离层202的另一侧的外延层203内；本实施例中，所述支柱201的材质为多晶硅。在其他的实施例中，所述支柱201还
可以为氧化硅、氮化硅、碳化硅、氮氧化硅、锗硅等。所述隔离层202材质为绝缘材质，例如所述隔离层202的材质为氧化硅、氮化硅、 碳化硅或氮化硅。所述隔离层的厚度范围为3 30纳米。作为其他的实施例，所述支柱还可以为绝缘材质构成的柱状结构。作为本发明的一个实施例，所述支柱201的宽度范围为5纳米 1微米。所述外延层203的厚度高于所述支柱201的高度，从而位于所述支柱201的外延层203可以作为所述源区209和漏区210之间的导电沟道。作为一个实施例，所述外延层203的厚度比所述支柱的高度大10 100纳米。综上，本发明提供的晶体管及其制作方法，在源区和漏区之间形成隔离层，所述隔离层可以防止源区和漏区之间的掺杂离子扩散，减小了晶体管的短沟道效应，防止源区和漏区与半导体衬底之间形成结电容，减小了结漏电流，改善了晶体管的性能。虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
权利要求
1.一种晶体管的制作方法，其特征在于，包括 提供半导体衬底；在所述半导体衬底上形成支柱； 在所述支柱的侧壁形成隔离层；形成覆盖所述半导体衬底和支柱的外延层，所述外延层的厚度大于所述支柱的高度； 在外延层表面形成栅极结构，所述栅极结构位于所述支柱上方； 在所述栅极结构两侧的外延层内形成源区和漏区，所述源区和漏区位于所述支柱和隔离层的两侧。
2.如权利要求1所述的晶体管的制作方法，其特征在于，所述支柱的材质为半导体材质或绝缘材质。
3.如权利要求3所述的晶体管的制作方法，其特征在于，所述支柱的材质为多晶硅，支柱的制作方法包括在所述半导体衬底上形成多晶硅层； 刻蚀所述多晶硅层，形成所述支柱。
4.如权利要求1所述的晶体管的制作方法，其特征在于，所述隔离层的材质为氧化硅、氮化硅、碳化硅或氮化硅。
5.如权利要求1所述晶体管的制作方法，其特征在于，所述隔离层的厚度范围为3 30纳米。
6.如权利要求1所述的晶体管的制作方法，其特征在于，所述支柱的宽度范围为5纳米 1微米。
7.如权利要求1所述的晶体管的制作方法，其特征在于，所述外延层的厚度比所述支柱的高度高20 100纳米。
8.一种晶体管，其特征在于，包括 半导体衬底；外延层，位于所述半导体衬底上； 栅极结构，位于所述外延层上；支柱，位于所述栅极结构下方的外延层内，所述支柱的高度小于所述外延层的厚度； 隔离层，位于所述支柱的侧壁； 源区，位于所述支柱和隔离层一侧的外延层内； 漏区，位于所述支柱和隔离层另一侧的外延层内。
9.如权利要求8所述的晶体管，其特征在于，所述支柱的材质为半导体材质、绝缘材质。
10.如权利要求8所述的晶体管，其特征在于，所述隔离层的材质为氧化硅、氮化硅、碳化硅或氮化硅。
11.如权利要求8所述晶体管，其特征在于，所述隔离层的厚度范围为3 30纳米。
12.如权利要求8所述的晶体管，其特征在于，所述支柱的宽度范围为5纳米 1微米。
13.如权利要求8所述的晶体管，其特征在于，所述外延层的厚度比所述支柱的高度高 20 100纳米。
全文摘要
本发明提供了一种晶体管及其制作方法，该方法包括提供半导体衬底；在所述半导体衬底上形成支柱；在所述支柱的侧壁形成隔离层；形成覆盖所述半导体衬底和支柱的外延层，所述外延层的厚度大于所述支柱的高度；在外延层表面形成栅极结构，所述栅极结构位于所述支柱上方；在所述栅极结构两侧的外延层内形成源区和漏区，所述源区和漏区位于所述支柱和隔离层的两侧。本发明解决了晶体管的短沟道效应，提高了晶体管的性能。
文档编号H01L29/78GK102479710SQ20101056008
公开日2012年5月30日 申请日期2010年11月24日 优先权日2010年11月24日
发明者赵猛 申请人:中芯国际集成电路制造(北京)有限公司