专利名称：一种金属氧化物半导体场效应晶体管的制作方法
技术领域：
本发明涉及一种半导体制造方法，特别涉及一种金属氧化物半导体场效应晶体管的制作方法。
背景技术：
目前，金属氧化物半导体场效应晶体管(MOSFET)器件结构包括如图1所示，位于衬底101表面的栅氧化层102、栅氧化层102上方的栅极103，栅氧化层下方的衬底表面形成的导电沟道104，分别位于栅极103两侧衬底中的源极106和漏极107，以及环绕在栅极侧壁的氮氧化物(氧化硅和氮化硅)侧墙105 (Spacer)。氮氧化物侧墙105 —方面可以保护栅极103，另一方面可以防止形成源极106和漏极107的源、漏极注入与导电沟道104过于接近而产生漏电流，甚至源极106和漏极107之间导通。导电沟道104与漏极107有一部分重叠，当栅极103加电压后，在漏极107和衬底101间形成的PN结，靠近漏极107边缘部分的导电沟道104会由于电场的作用产生栅极致漏电流(Gate Induced Drain Leakage, GIDL)。GIDL是漏电流的一个重要组成部分，会导致MOSFET功耗上升，并且影响MOSFET器件寿命。研究表明，靠近漏极107边缘部分的导电沟道104的掺杂浓度越高，PN结的耗尽层宽度越小，带间隧穿(Band-to-Band tunneling)也越大，GIDL也会随之增加。现有技术中，如果在离子注入形成导电沟道的过程中，均勻地降低导电沟道104的整体掺杂浓度，虽然可以降低GIDL，但是，由于导电沟道104的整体掺杂浓度降低，会显著地增加导电沟道的短沟道效应，众所周知，对MOSFET器件，需要尽量降低短沟道效应。因此，在尽量降低短沟道效应的前提下抑制GIDL产生的漏电流，从而提高MOSFET寿命，降低关闭电流(Off Current) 成为MOSFET器件制造中亟待解决的问题。
发明内容
有鉴于此，本发明解决的技术问题是导电沟道靠近漏极的边缘部分的掺杂浓度越高，带间隧穿和栅极致漏电流越大，因此会缩短MOSFET器件寿命，增大关闭电流，但是如果降低整条导电沟道的掺杂浓度，则会显著增加MOSFET器件的短沟道效应。为解决上述问题，本发明的技术方案具体是这样实现的一种金属氧化物半导体场效应晶体管的制作方法，提供具有η型或ρ型掺杂硅衬底的晶圆，所述硅衬底中设置源极区域和漏极区域，该方法包括所述硅衬底表面沉积介质层；图案化所述介质层，露出在源极区域和漏极区域之间的硅衬底表面，作为栅极窗 Π ；以图案化的介质层作为硬掩膜，对所述栅极窗口两次离子注入，其中一次离子注入时第一掺杂所述栅极窗口的中间区域和靠近源极区域，未掺杂所述栅极窗口的靠近漏极区域；另一次离子注入时第二掺杂所述靠近漏极区域及全部或部分所述中间区域和靠近源极区域，所述靠近漏极区域形成第一区域导电沟道，所述两次离子注入的重叠区域形成第三区域导电沟道，在栅极窗口中形成第一区域导电沟道的掺杂浓度低于第三区域导电沟道的掺杂浓度的非均勻掺杂导电沟道；在所述栅极窗口表面依次沉积栅氧化层及多晶硅层后，化学机械研磨所述多晶硅层，直到露出所述介质层以形成栅极；去除图案化的介质层；在所述栅极侧壁形成侧墙，以栅极和侧墙为掩膜，采用离子注入方式在硅衬底中形成源极和漏极。所述介质层是二氧化硅层或者氮化硅层，或者二氧化硅层和氮化硅层的组合。所述第一介质层的厚度范围是100纳米到2000纳米。所述第二刻蚀采用干法刻蚀或湿法刻蚀。所述一次离子注入的离子束向源极区域偏离，所述离子束与所述硅衬底表面法线所成夹角的度数范围是7 45度，注入剂量范围是IEll 1E14个每平方厘米，注入能量范围是2 100千电子伏特。所述第一区域导电沟道面积占所述非均勻导电沟道总面积的比例范围是大于0 小于等于1/3 ；所述第三区域导电沟道面积占所述非均勻导电沟道总面积的比例的范围是大于等于1/3小于1。所述非均勻掺杂导电沟道中，第一区域导电沟道的掺杂浓度相比第三区域导电沟道的掺杂浓度的百分比范围是60 80%。由上述的技术方案可见，本发明提供的一种金属氧化物半导体场效应晶体管的制作方法，以图案化的介质层为硬掩膜，通过两次离子注入，形成非均勻掺杂导电沟道，在未显著降低非均勻导电沟道的整体掺杂浓度的前提下，降低了导电沟道靠近漏极的边缘部分的掺杂浓度，一方面避免增加MOSFET的短沟道效应，另一方面降低带间隧穿效应和栅极致漏电流，降低关闭电流，提高MOSFET器件寿命。
图1为现有技术MOSFET的剖面结构示意图；图2为本发明MOSFET制造方法的流程图；图3a 池为本发明MOSFET制造方法的剖面结构示意图。
具体实施例方式为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例， 对本发明进一步详细说明。具体实施例一一种N型MOSFET的制作方法，下面结合附图3a 3h，详细说明制造N型MOSFET 的具体步骤。步骤201、图3a为本发明N型MOSFET制作方法的步骤201剖面结构示意图，如图 3a所示，提供具有在ρ型掺杂的硅衬底301的晶圆，硅衬底301中设置源极区域和漏极区域，在硅衬底301表面依次沉积二氧化硅层302和氮化硅层303 ；本实施例是以N型MOSFET的制作方法为例，因此采用ρ型掺杂的硅衬底301 ；如果是P型MOSFET的制作方法，采用η型掺杂的硅衬底。本步骤中，以二氧化硅层302和氮化硅层303组成层叠结构作为第一介质层，其中，二氧化硅层302作为后续沉积氮化硅层303的缓冲层，因为与硅衬底301和氮化硅层 303的晶格常数匹配度相比，二氧化硅层302与氮化硅层303的晶格常数更匹配，氮化硅层 303的生长质量更好；作为缓冲层的二氧化硅层302的厚度范围是10纳米到100纳米，例如10纳米、50纳米和100纳米；此外，还可以在P型掺杂的硅衬底301表面直接沉积二氧化硅层或氮化硅层作为第一介质层；本实施例中，所述二氧化硅层和氮化硅层的总厚度范围是100纳米到2000纳米，例如100纳米、1000纳米和2000纳米。步骤202、图北为本发明N型MOSFET制作方法的步骤202剖面结构示意图，如图 3b所示，第一光刻后第一刻蚀二氧化硅层302和氮化硅层303，露出在源极和漏极区域之间的硅衬底表面，作为栅极窗口 304，在源极和漏极区域的硅衬底301表面形成二氧化硅层硬掩膜302，和氮化硅层硬掩膜303，；本步骤中，第一光刻后第一刻蚀二氧化硅层302和氮化硅层303的作用是图案化第一介质层；其中，第一光刻是指在所述氮化硅表面涂覆光刻胶后，经过曝光和显影工艺在光刻胶上定义栅极窗口的第一光刻图案；第一刻蚀以第一光刻图案为掩膜，依次去除未被光刻胶覆盖的氮化硅层和二氧化硅层，露出源极区域和漏极区域之间的硅衬底301表面作为栅极窗口 304，漏极区域和源极区域硅衬底301表面的二氧化硅层硬掩膜302’和氮化硅层硬掩膜303’统称为硬掩膜。第一刻蚀是干法刻蚀或湿法刻蚀，采用干法刻蚀时，第一刻蚀的刻蚀终点由终点检测法确定；采用湿法刻蚀时，根据沉积的二氧化硅层302和氮化硅层303的厚度，精确控制第一刻蚀的刻蚀时间。本步骤中，栅极窗口 304定义了非均勻导电沟道、栅氧化层和栅极的位置，后续步骤中，首先η型掺杂栅极窗口 304对应的硅衬底表面，形成非均勻导电沟道，然后在非均勻导电沟道上方依次制作栅氧化层和栅极。步骤203、图3c为本发明N型MOSFET制作方法的步骤203剖面结构示意图，如图 3c所示，以硬掩膜为遮蔽，在栅极窗口中第一离子注入305，未掺杂栅极窗口的靠近漏极区域，第一离子注入305第一掺杂靠近漏极区域以外的栅极窗口部分，在硅衬底的栅极窗口 304中形成第一导电沟道306，第一导电沟道306覆盖了栅极窗口 304的中间区域和靠近源极区域；本步骤中，将离子束与硅衬底表面法线所成夹角的度数定义为注入角度，第一离子注入305所用的离子束向源极区域偏离(图中表现为逆时针偏离硅衬底表面法线)，第一离子注入305的注入角度范围是7度到45度，例如，7度，20度和45度；注入剂量范围是 IEll个每平方厘米到1E14个每平方厘米；注入能量范围是2千电子伏特(Kev)到lOOKev。本步骤中，第一离子注入305未掺杂的靠近漏极区域的面积占据整个栅极窗口面积的范围是大于0小于等于1/3，例如，1/10，1/5和1/3。步骤204、图3d为本发明N型MOSFET制作方法的步骤204剖面结构示意图，如图 3d所示，以硬掩膜为遮蔽第二离子注入307，除了第二掺杂步骤203中形成的未掺杂部分栅极窗口之外，还第二掺杂部分或全部第一导电沟道306，在硅衬底的栅极窗口 304中形成非均勻掺杂导电沟道；本实施例中，第二离子注入307所用的离子束向漏极区域偏离(图中表现为顺时针偏离硅衬底表面法线)，第二离子注入307的注入角度范围是7度到45度，例如，7度，20 度和45度；注入剂量范围是IEll个每平方厘米到1E14个每平方厘米；注入能量范围是2 千电子伏特(Kev)到50Kev。第二离子注入307和步骤203中形成的第一导电沟道306部分叠加，最终在硅衬底的栅极窗口中形成分为三个区域的非均勻掺杂导电沟道，分别是第一离子注入305时未掺杂而在第二离子注入307时第二掺杂形成第一区域导电沟道308， 第二离子注入307时未掺杂而在第一离子注入时第一掺杂形成的第二区域导电沟道309， 和第一离子注入305与第二离子注入307的重叠区域中形成的第三区域导电沟道310。步骤203和204中，两次离子注入的注入角度大小相同，注入剂量和注入能量相等，不同的是， 两次离子注入的方向不同，如此控制两次离子注入是为了形成相对第三区域导电沟道310 对称相同的第一区域导电沟道308和第二区域导电沟道309，从而可以在未预先区分源极区域和漏极区域的具体位置的情况下制作非均勻导电沟道，然后在后续步骤中根据MOSFET 器件的需要在第一导电沟道区域308下方或第二导电沟道区域下方制作漏极。在步骤203 和步骤204之后，第一区域导电沟道308的掺杂浓度相比第三区域导电沟道310的掺杂浓度的百分比范围是60% 80%，例如60%，70%和80% ；第二区域导电沟道309的掺杂浓度相比是第三区域的掺杂浓度的百分比范围是60% 80%，例如60%，70%和80%。由步骤203可知，第一区域导电沟道308面积占非均勻导电沟道总面积的比例范围大于零小于等于三分之一。如果已经预先确定了漏极区域的位置，也可以在第二离子注入时，使离子束不偏离法线，或者采用不同于第一离子注入的注入角度、注入剂量和注入能量，使第二离子注入部分或全部覆盖栅极窗口的中间区域和靠近源极区域，只需保证靠近漏极区域的第一区域导电沟道的掺杂浓度与的掺杂浓度的百分比在60% 80%范围内，以及第三区域导电沟道面积占非均勻导电沟道总面积的比例范围大于等于1/3小于1即可。可见，非均勻掺杂导电沟道在第一区域导电沟道308和第二区域导电沟道309的掺杂浓度明显小于第三区域导电沟道310的掺杂浓度，虽然第一区域导电沟道308和第二区域导电沟道309的掺杂浓度相比现有技术中的导电沟道的掺杂浓度降低，但是，由于第一区域导电沟道308和第二区域导电沟道309在整个导电沟道中所占面积和掺杂浓度都可以由第一离子注入305和第二离子注入307的注入角度、注入剂量和注入能量来控制，以此提高第三区域导电沟道310所占面积的比例和掺杂浓度，因此不会显著降低整个非均勻掺杂导电沟道的平均掺杂浓度，避免MOSFET器件短沟道效应的增加。需要注意的是，本发明并不局限于步骤203和204的顺序，也可以采用步骤204和 203的顺序制作非均勻导电沟道。制作N型MOSFET的导电沟道采用的离子注入物质为磷 (P)或砷(As)；制作P型MOSFET的导电沟道采用的离子注入物质为硼(B)、二氟化硼(BF2) 或铟(In)。步骤205、图!Be为本发明N型MOSFET制作方法的步骤205剖面结构示意图，如图 3d所示，在非均勻掺杂导电沟道上形成栅氧化层后，在晶圆器件面沉积多晶硅，化学机械研磨(CMP)多晶硅形成栅极311 ；本步骤中，栅氧化层是硅的氧化物、硅的氮氧化物或者其他高介电常数的介质层 (图中未画出)，形成栅氧化层的步骤为现有技术，此不再赘述。 本步骤中，沉积多晶硅的厚度要求大于二氧化硅层硬掩膜302，和氮化硅层硬掩膜
6303’的总厚度；以氮化硅层硬掩膜303’为CMP的终点，完全去除氮化硅层硬掩膜303’上的多晶硅形成栅极；沉积多晶硅和CMP多晶硅形成栅极的步骤是现有技术，此不再赘述。步骤206、图3f为本发明N型MOSFET制作方法的步骤206剖面结构示意图，如图 3f所示，第二光刻后，第二刻蚀去除硬掩膜；本步骤中，第二光刻是指，在所述晶圆器件面涂覆光刻胶后，经过曝光和显影工艺在光刻胶上形成覆盖栅极311的第二光刻图案；第二刻蚀以第二光刻图案为掩膜，依次去除未被光刻胶覆盖的氮化硅层硬掩膜303’和二氧化硅层硬掩膜302’。第二刻蚀可以是干法刻蚀也可以是湿法刻蚀；干法刻蚀用含氟元素的等离子气体依次去除氮化硅层硬掩膜 303’和二氧化硅层硬掩膜302’，如四氟化碳；湿法刻蚀用磷酸溶液刻蚀去除氮化硅层硬掩膜303’，用氢氟酸溶液去除二氧化硅层硬掩膜302’。第二刻蚀的终点控制为现有技术，对干法刻蚀可以采用终点检测法，对湿法刻蚀可以根据二氧化硅层硬掩膜302’和氮化硅层硬掩膜303’的厚度和湿法刻蚀速率计算第二刻蚀时间，精确控制刻蚀终点。步骤207、图3g为本发明N型MOSFET制作方法的步骤207剖面结构示意图，如图 3g所示，在栅极311侧壁制作侧墙312 ；本步骤中，侧墙312为或者硅的氮氧化物，形成侧墙312的步骤为现有技术，此不再赘述，在MOSFET的制作过程中，也可以省略此步骤。步骤208、图池为本发明N型MOSFET制作方法的步骤208剖面结构示意图，如图 3h所示，以栅极311和侧墙312为掩膜，在硅衬底中分别制作源极314和漏极313。本步骤中源极314和漏极313为η型掺杂，制作源极314和漏极313的步骤为现有技术，此不再赘述。至此，本发明提出的N型MOSFET制作完毕。本发明提供的一种金属氧化物半导体场效应晶体管的制作方法，在形成导电沟道之前，在硅衬底表面的源极和漏极区域制作硬掩膜，在离子注入形成导电沟道的过程中，利用硬掩膜作为遮蔽，分两次进行离子注入，一次离子注入未掺杂栅极窗口中靠近漏极区域的部分，第一掺杂栅极窗口的中间区域和靠近源极区域，另一次离子注入第二掺杂靠近漏极区域及中间区域和部分或全部靠近源极区域，两次离子注入的重叠区域形成第三区域导电沟道；两次离子注入的未重叠区域中，在靠近漏极区域形成第一区域导电沟道，在靠近源极区域形成第二区域导电沟道。第一、第二和第三区域导电沟道共同组成靠近漏极区域的掺杂浓度低于其他部分掺杂浓度的非均勻掺杂导电沟道。本发明提供的方法，一方面减小了靠近漏极的第一区域导电沟道掺杂浓度，使得带间隧穿效应减小，GIDL也随之减小，提高 MOSFET寿命，另一方面因为保持了第三区域导电沟道相对较高的掺杂浓度，抑制了短沟道效应增加。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
权利要求
1.一种金属氧化物半导体场效应晶体管的制作方法，提供具有η型或P型掺杂硅衬底的晶圆，所述硅衬底中设置源极区域和漏极区域，其特征在于，该方法包括所述硅衬底表面沉积介质层；图案化所述介质层，露出在源极区域和漏极区域之间的硅衬底表面，作为栅极窗口 ；以图案化的介质层作为硬掩膜，对所述栅极窗口两次离子注入，其中一次离子注入时第一掺杂所述栅极窗口的中间区域和靠近源极区域，未掺杂所述栅极窗口的靠近漏极区域；另一次离子注入时第二掺杂所述靠近漏极区域及全部或部分所述中间区域和靠近源极区域，所述靠近漏极区域形成第一区域导电沟道，所述两次离子注入的重叠区域形成第三区域导电沟道，在栅极窗口中形成第一区域导电沟道的掺杂浓度低于第三区域导电沟道的掺杂浓度的非均勻掺杂导电沟道；在所述栅极窗口表面依次沉积栅氧化层及多晶硅层后，化学机械研磨所述多晶硅层， 直到露出所述介质层以形成栅极；去除图案化的介质层；在所述栅极侧壁形成侧墙，以栅极和侧墙为掩膜，采用离子注入方式在硅衬底中形成源极和漏极。
2.根据权利要求1所述的方法，其特征在于，所述介质层是二氧化硅层或者氮化硅层， 或者二氧化硅层和氮化硅层的组合。
3.根据权利要求1所述的方法，其特征在于，所述第一介质层的厚度范围是100纳米到 2000纳米。
4.根据权利要求1所述的方法，其特征在于，所述第二刻蚀采用干法刻蚀或湿法刻蚀。
5.根据权利要求1所述的方法，其特征在于，所述一次离子注入的离子束向所述源极区域偏离，所述离子束与所述硅衬底表面法线所成夹角的度数范围是7 45度，注入剂量范围是IEll 1Ε14个每平方厘米，注入能量范围是2 100千电子伏特。
6.根据权利要求1所述的方法，其特征在于，所述第一区域导电沟道面积占所述非均勻导电沟道总面积的比例范围是大于0小于等于1/3 ；所述第三区域导电沟道面积占所述非均勻导电沟道总面积的比例的范围是大于等于1/3小于1。
7.根据权利要求1所述的方法，其特征在于，所述第一区域导电沟道的掺杂浓度相比第三区域导电沟道的掺杂浓度的百分比范围是60 80%。
全文摘要
本发明提供了一种金属氧化物半导体场效应晶体管的制作方法，在形成导电沟道之前，在源极和漏极区域的硅衬底表面制作硬掩膜，在离子注入形成导电沟道的过程中，利用硬掩膜作为遮蔽，从不同角度分两次进行离子注入，形成非均匀导电沟道，在未显著降低非均匀导电沟道的整体掺杂浓度的前提下，降低了导电沟道靠近漏极的边缘部分的掺杂浓度，一方面避免增加MOSFET的短沟道效应，另一方面降低带间隧穿效应和栅极致漏电流，降低关闭电流，提高MOSFET器件寿命。
文档编号H01L21/336GK102479718SQ20101056704
公开日2012年5月30日 申请日期2010年11月29日 优先权日2010年11月29日
发明者刘金华 申请人:中芯国际集成电路制造(上海)有限公司