层压电子器件的制作方法

专利名称：层压电子器件的制作方法
技术领域：
本发明涉及电子器件，更具体地，涉及将半导体部件嵌入到层压(laminate)中的 技术。
背景技术：
将半导体器件嵌入到层压中的技术已经被实现为具有前景的用于寻求最小化电 子器件的尺寸、厚度、成本和重量的应用的技术。这种需求经常在诸如手机、膝上PC、掌上电 脑、PDU(个人数字助理)等便携式应用中遇到，并且在诸如供电器件的很多其他电子应用 中同样涉及。近来，半导体芯片已经被直接嵌入到PCB (印刷电路板)以及SBU (顺序累积层) 层压基板的累积层中。有前景的嵌入式有源技术应当有鉴于电路设计和路由能力而允许低 的制造成本、高效和可靠的电连接方法以及高的多功能性。由于这些和其他原因，存在对本发明的需求。

发明内容
本发明的目的是提供一种制造层压电子器件的方法，包括供载体，所述载体限定 第一主表面和与所述第一主表面相对的第二主表面，所述载体具有形成在所述第一主表面 中的凹陷图案；将第一半导体芯片附接在所述第一主表面和所述第二主表面中的一个上； 形成第一电绝缘层，所述第一电绝缘层覆盖所述载体的所述第一半导体芯片被附接在其上 的主表面以及所述第一半导体芯片；以及然后，沿所述凹陷图案将所述载体分隔成多个部 分。本发明所述的方法，优选地，提供载体包括在所述载体的所述第一主表面中生成 凹陷图案。本发明所述的方法，优选地，所述凹陷图案通过蚀刻生成。本发明所述的方法，优选地，所述载体的分割通过蚀刻来进行。本发明所述的方法，优选地，所述第一半导体芯片附接在所述第二主表面上；并且 仅仅蚀刻所述第一主表面的凹陷部分。本发明所述的方法，优选地，所述第一半导体芯片附接在所述第二主表面上；并且 蚀刻所述第一主表面的凹陷部分和非凹陷部分。本发明所述的方法，优选地，所述第一半导体芯片附接在所述第一主表面上。本发明所述的方法，优选地，蚀刻所述第二主表面。本发明所述的方法，优选地，通过在所述载体的所述第一半导体芯片被附接在其 上的主表面上和所述第一半导体芯片上层压纤维加固的热固性树脂层或颗粒加固的热固 性树脂层或者未填充的层压热固性树脂层或者填充的或未填充的热塑性树脂层，来形成所
述第一绝缘层。本发明所述的方法，优选地，在所述第一绝缘层上设置第一结构化金属层；以及在所述第一半导体芯片的背离所述载体的上表面上形成从所述第一结构化金属层延伸至电 极焊盘的至少第一贯通连接。 本发明所述的方法，优选地，在所述第一绝缘层上设置第一结构化金属层；以及形 成从所述第一结构化金属层延伸至所述载体的至少第二贯通连接。本发明所述的方法，优选地，通过在所述第一绝缘层上层压纤维加固的热固性树 脂层或颗粒加固的热固性树脂层或者未填充的层压热固性树脂层或者填充的或未填充的 热塑性树脂层，来形成第二绝缘层。本发明所述的方法，优选地，在所述第二绝缘层上设置第二结构化金属层；以及形 成从所述第二结构化金属层延伸至所述载体的至少第三贯通连接。本发明所述的方法，优选地，将第二半导体芯片附接在所述载体的所述第一半导 体芯片被附接其上的主表面上。根据本发明的又一方面，提供一种制造层压电子器件的方法，包括提供载体，所述 载体限定了第一主表面和与所述第一主表面相对的第二主表面；将临时箔附接到所述载体 的所述第一主表面；将狭缝图案形成在所述载体中，所述狭缝从所述第一主表面延伸至所 述第二主表面；将第一半导体芯片附接在所述第二主表面上；形成覆盖所述载体的所述第 二主表面和所述第一半导体芯片的第一电绝缘层；以及从所述载体中去除所述临时箔。本发明所述的制造层压电子器件的方法，优选地，将所述狭缝图案形成到所述载 体中是通过蚀刻来进行的。本发明还提供一种层压电子器件，包括载体，所述载体限定了第一主表面和与所述第一主表面相对的第二主表面，所述 载体具有从所述第一主表面延伸至所述第二主表面的狭缝图案，所述狭缝通过蚀刻形成；第一半导体芯片，其附着在所述第一主表面和所述第二主表面中的一个上；以及第一电绝缘层，其覆盖所述载体的所述第一半导体芯片被附接在其上的主表面和 所述第一半导体芯片。根据本发明所述的层压电子器件，优选地，所述狭缝图案的狭缝具有通过蚀刻生 成的它们的圆形边缘特征。根据本发明所述的层压电子器件，优选地，所述狭缝的边缘没有毛刺。根据本发明所述的层压电子器件，优选地，所述狭缝图案的狭缝具有表现出至少 l.Oym的平均粗糙度的壁。根据本发明所述的层压电子器件，优选地，在所述第一绝缘层上延伸的第一结构 化金属层；以及第一贯通连接，其在所述第一半导体芯片的背离所述载体的上表面上从所 述第一结构化金属层延伸至电极焊盘。根据本发明所述的层压电子器件，优选地，在所述第一绝缘层上延伸的第二绝缘 层；在所述第二绝缘层上延伸的第二结构化金属层；以及第二贯通连接，其从所述第二结 构化金属层延伸至所述载体。根据本发明所述的层压电子器件，优选地，第二半导体芯片，其附接在所述载体的 所述第一半导体芯片被附接在其上的主表面上。根据本发明所述的层压电子器件，优选地，所述载体为金属板。根据本发明所述的层压电子器件，优选地，所述第一半导体芯片为垂直器件。


包括附图以提供对实施例的进一步理解，而且附图被结合在本说明书中并构成本 说明书的一部分。附图示出了实施例，并与说明书一起用于解释实施例的原理。其他实施 例以及实施例的很多预期的优点将由于其参照下面的详细描述变得更好理解而将被清楚 地认识到。图IA至图IE为截面图，其示意性地示出了制造层压电子器件100的方法的一个 实施例。图2A至图2D为截面图，其示意性地示出了制造层压电子器件200的方法的一个 实施例。图3A至图3E为截面图，其示意性地示出了制造层压电子器件300的方法的一个 实施例。图4A至图4D为截面图，其示意性地示出了制造层压电子器件400的方法的一个 实施例。图5A至图5C为截面图，其示意性地示出了制造层压电子器件500的方法的一个 实施例。图6A至图6B为截面图，其示意性地示出了制造层压电子器件600的方法的一个 实施例。图7A至图7B为截面图，其示意性地示出了制造层压电子器件700的方法的一个 实施例。图8为在由金属制成的载体中的凹陷或切口的壁的截面的显微图像，其中该凹陷 或切口由蚀刻工艺产生。
具体实施例方式现在参照附图描述各方面和各实施例，其中，全篇中相同的参考标号通常用来表 示相同的元件。在以下描述中，出于解释的目的，阐述了大量的具体细节以便提供对实施例 的一个或多个方面的透彻理解。然而，对本领域技术人员而言可以显而易见的是，可以较小 程度上的具体细节来实施本实施例的一个或多个方面。在其他情况下，已知的结构和元件 以示意的形式被示出，以有助于描述实施例的一个或多个方面。因此，以下描述不应当在限 制性的意义上理解，并且本发明的范围由所附的权利要求来限定。还应当注意，图中的各个 层、片或基板的图示不一定是按比例绘制的。在以下详细描述中，对构成说明书的一部分的附图进行参照，在其中通过示例的 方式示出了在其中可实现本发明的具体实施例。在这方面，诸如“上部”、“下部”、“顶部”、 “底部”、“左手”、“右手”、“前侧”、“后侧”等方位术语是参照被描述的图的方位使用的。由于 实施例的部件能够以多个不同的方位来定位，因此方位术语被用于示例性的目的，而决不 是限制性的。应当理解，可以在不背离本发明范围的情况下，采用其他实施例以及进行结构 或逻辑上的改变。应当理解，除非另有特别说明，否则在此所描述的各个示例性实施例的特征是可 以相互组合的。
如在本说明书中所使用的，术语“耦合”和/或“电耦合”不意味着元件必须被直接耦合到一起；可以在“耦合”或“电耦合”的元件之间提供中间元件。以下进一步描述的半导体芯片可以具有不同的类型，可以通过不同的技术制造， 并且可以包括例如集成的电子、光电或机电电路和/或无源元件。半导体芯片可以例如被 配置为功率半导体芯片，例如功率MOSFET (金属氧化物半导体场效应晶体管)、IGBT (绝缘 栅双极型晶体管)、JFET(结型场效应晶体管)、功率双极晶体管或者功率二极管。此外，半 导体芯片可包括控制电路、微处理器、或微机电部件。在一个实施例中，可包括具有垂直结 构的半导体芯片，也就是说，该半导体芯片可以以使得电流能够在垂直于半导体芯片的主 表面的方向上流动的方式被制造。在一个实施例中，具有垂直结构的半导体芯片可以在其 两个主表面上(也就是说，在其前侧和后侧上)具有接触焊盘。在一个实施例中，功率半导 体芯片可以具有垂直结构。作为示例，功率MOSFET的源电极和栅电极可以位于一个主表面 上，而功率MOSFET的漏电极被布置在另一主表面上。此外，以下描述的器件可包括控制其 他半导体芯片的集成电路的逻辑集成电路，例如，功率半导体芯片的集成电路。半导体芯片 不必由例如Si、SiC、SiGe, GaAs的特定半导体材料制成，并且此外其可以包含不是半导体 的无机和/或有机材料，例如，绝缘体、塑料或金属。此外，在此所描述的半导体芯片可以包括在一个或多个其外表面上的电极焊盘 (或接触焊盘)，其中该电极焊盘用于电接触半导体芯片或集成在半导体芯片中的电路。电 极焊盘可以具有连接盘(land)的形式，即，在半导体芯片的外表面上的平坦接触层。电极 焊盘可以位于半导体芯片的有源主表面上或两个主表面上。通常，例如铝、钛、金、银、铜、 钯、钼、镍、铬或镍钒的任何期望的金属或金属合金可被用作所述材料。金属层不必是同质 的或仅由一种材料制成，也就是说，在金属层中所包含的材料的各种成分和浓度都是可能 的。一个或多个半导体芯片被安装在载体上，并被嵌入到至少一个电绝缘层中或层堆 叠(layer stack)中，以形成层压电子器件。电绝缘层可以具有箔或薄片形状，其被层压在 半导体芯片(一个或多个)和载体的上方。箔可以由聚合物材料制成。在一个实施例中， 箔可以由涂覆有例如铜层的金属层的聚合物材料制成(RCC(涂树脂铜)箔)。可以施加适 当时间的热和压力，以将聚合物箔或薄片附接到底部结构上。在层压期间，电绝缘箔或薄片 能够流动(即，呈塑性状态)，导致半导体芯片之间或载体上的其他拓扑结构之间的间隙被 电绝缘箔或薄片的聚合物材料所填充。电绝缘箔或薄片可以由任何适当的脲醛、热塑或热 固的材料或者层压制成。在一个实施例中，绝缘箔或薄片可由预浸渍(prepreg)材料(预 浸渍纤维)制成，即，例如由诸如玻璃或碳纤维的纤维垫与诸如脲醛(duroplastic)材料的 树脂的组合物制成。例如，脲醛树脂可以基于环氧树脂制成。预浸渍材料在本领域是公知 的，通常被用来制造PCB(印刷电路板)。在另一实施例中，绝缘箔或薄片可由颗粒加固的 层压树脂层制成。颗粒可以由与预浸渍层的纤维相同的材料制成。在一个实施例中，绝缘 箔或薄片可以由未填充层压树脂层制成。如上所述，树脂可以例如是热固性树脂。在又一 实施例中，绝缘箔或薄片可由热塑材料制成，其由于压力和热的施加而在层压期间融化并 且(可逆地)一旦冷却和释放压力，则硬化。由热塑材料制成的层压树脂层也可以是未填 充的、纤维加固的或颗粒加固的。热塑材料可以是下组中的一种或多种材料聚醚酰亚胺 (PEI)、聚醚砜(PES)、聚苯硫醚(PPS)或聚酰胺-酰亚胺(PAI)。
安装半导体芯片(一个或多个)的载体形成了层压电子器件的一部分。在一个实 施例中，载体可以是金属板或薄片，例如，引线框。金属板或薄片可以具有在其一个主表面 上的凹陷结构或图案。该凹陷结构或图案可以包括延伸(rim)在载体的图案化主表面上 的沟槽。图案化的金属板或薄片可以具有足够的厚度从而刚硬。半导体芯片(一个或多 个)安装在结构化的金属板的主表面上。其可以安装在沟槽图案的主表面上或者与沟槽 图案的主表面相反的主表面上。电绝缘层或层堆叠被层压到结构化的金属板上和安装于其 上的半导体芯片(一个或多个)上，以形成覆盖和嵌入半导体芯片(一个或多个)的叠层 (build-up)层压结构。在其他实施例中，载体可由塑料或陶瓷制成。例如，载体可被制成包括塑料层或涂 覆有金属层的塑料层。作为示例，这种载体可以是单层PCB或多层PCB。PCB可以具有至少 一个绝缘层和附接到该绝缘层的结构化的金属箔层。绝缘层通常基于环氧树脂、聚四氟乙 烯、芳族聚酰胺纤维或碳纤维制成，并且可以包括诸如纤维层的加固装置，例如玻璃纤维或 碳纤维。在其他实施例中，载体可被制成包括陶瓷板或涂覆有金属层的陶瓷板。作为示例， 这种载体可以是DCB (直接铜键合)陶瓷基板。在将半导体芯片附接到载体之前，可以产生在载体的一个主表面中的凹陷结构或 图案。在本文中，术语“凹陷图案”表示相比于非凹陷区域，在凹陷区域(例如，沟槽)中， 载体在其厚度方向上的横截面尺寸减小。例如，减小的程度可以在10%至80%的范围内， 更具体地，在30%到70%之间。可以通过各种技术来实现图案化，例如局部蚀刻技术或诸 如磨铣、冲压、锯切的传统机加工技术。在将半导体芯片(一个或多个)附接到载体上并将半导体芯片(一个或多个)嵌 入绝缘层中以形成层压电子器件之后，载体沿着预制的凹陷图案(例如，沟槽)被分成多个 部分。通过与用于预先结构化(即，蚀刻技术，或者诸如磨铣或冲压的机加工技术)的技术 相同的技术来实现分割。此外，可以应用锯切技术。可以通过本文中描述的技术来制造各种不同类型的层压电子器件。作为示例，根 据一个实施例的层压电子器件可以构成包含一个或多个功率MOSFET的电源，并且该电源 可选地可以包括逻辑集成电路。例如，层压电子器件可以包括半桥电路，该半桥电路可以例 如以用于转换DC电压的电子电路(即，DC-DC转换器)来实现。DC-DC转换器可以用于将 由电池或可再充电电池提供的DC输入电压转换为与连接到下游的电子电路的要求匹配的 DC输出电压。图IA至图IE示出了制造层压电子器件100的方法的一个实施例的过程阶段。应 当注意，由于可以使用没有在这些图中描述的进一步的步骤，因此图IA至图IE中示出的制 造阶段可以被理解为是简化的。例如，在装配层压电子器件100期间，可以应用另外的介电 层或结构化的金属层。进一步，可以在层压中生成导电通孔，以将半导体芯片的接触焊盘电 连接到层压电子器件100的外部端子。以下结合图2A至图2D以及图5A至图5C所示的实 施例来进一步解释一些可能的变型。 根据图1A，可以提供载体10。在一个实施例中，载体10可以由平坦金属板制成。 金属可以是铜、铝或任何其他适当的材料。在另一实施例中，如上所述，载体10可以由塑料 板或陶瓷板制成。载体10具有第一主表面12和第二主表面14。根据图IB所示的一个实施例，在载体10的第一主表面12上生成凹部或凹陷结构16。凹陷结构16可以呈在第一主表面12 中延伸的一个或多个沟槽或通道的形式。可以通过各种技术来生成凹陷结构16。在一个实施例中，通过(局部)蚀刻来生 成凹陷结构16。根据载体的材料，可以使用不同的蚀刻剂，例如蚀刻剂为氯化铜(在一个 实施例中，用于由铜制成的载体)、氯化铁(在一个实施例中，用于由铁制成的载体)、HF、 NaOlHNOpK3Fe(CN)f^nKI中的一个。在本文中，蚀刻具有宽泛的含义，包括例如，通过使 用液体进行蚀刻以及通过使用气体或等离子进行蚀刻。通过使用掩膜掩盖主表面12的将不进行蚀刻的区域来实现蚀刻。可以通过在载 体10的第一主表面12上生成结构化的有机掩膜层来应用掩膜(图中未示出)。可以通过 诸如模板印刷、丝网印刷或喷墨打印的印刷技术来应用结构化的有机掩膜层。用于结构化 有机掩膜层的应用的其他技术(诸如分配技术)也是可能的。在另一实施例中，诸如光刻 胶的有机材料的连续层可以被应用到第一主表面12，并且随后通过例如光刻法来结构化， 以生成结构化的有机掩膜层。例如，旋转涂覆可被用来涂覆有机材料的连续层。卷到卷工 艺可被应用于预蚀刻载体10带的批量生产。在另一实施例中，可以通过诸如磨铣或冲压的材料加工技术来生成凹陷结构16。 在一个实施例中，如果载体10由陶瓷制成，则诸如磨铣的机加工技术是有利的。卷到卷工 艺可被应用于预蚀刻载体10的批量生产。卷到卷工艺可被应用于预加工载体10带的批量生产。载体10可具有大约50至2000 μ m的厚度(两个主表面12和14之间的距离)，更 具体地具有例如在150到500 μ m之间的厚度。凹陷结构16的深度(即，从第一主表面12 到凹陷结构16的底部的距离)可以是载体10的厚度的大约10%到80%，更具体地为大约 30%到 70%。根据图1C，半导体芯片20然后被施加到载体10的第二主表面14。半导体芯片20 被放置在与凹陷结构16横向隔开的位置，S卩，在该位置处凹陷结构16在垂直于载体10的 平面的突出部分的半导体芯片20的轮廓的另一边延伸的位置。半导体芯片20可以是上述任何类型。作为示例，半导体芯片20可以是垂直半导 体器件，其具有布置在其两个主表面上的电极焊盘(未示出)。作为示例，半导体芯片20可 以是功率M0SFET，其具有布置在半导体芯片20的第一表面22上的漏极焊盘(未示出)，该 第一表面22与载体10相对；并且该半导体芯片20具有布置在半导体芯片20的第二表面 24上的栅极焊盘和源极焊盘(未示出)，该第二表面24背离载体10.半导体芯片20的第一表面22上的电极焊盘可以通过由诸如AuSn、AgSn, CuSn, Agin、Auln、Culn、AuSi、Sn或Au的扩散焊接材料制成的粘接层(未示出)或通过包含 分布在聚合物材料或诸如α-松油醇的树脂中的金属颗粒的涂胶粘接到载体10上。包 含金属颗粒的涂胶可以例如从以下公司购买到Coocson Electronic^产品名N 1000)、 Advanced Nano-Particles (ANP), Harima Chemicals (产品名NPS-H 和 NHD-1)或者 NBE Technologies (产品名NBE Tech)。金属颗粒可以例如由银、金、铜、锡或镍制成。金属颗 粒的范围(平均直径)可以小于lOOnm，并且在一个实施例中，小于50nm或lOnm。这些涂 胶在本领域中也被称作纳米涂胶。在很多情况下(例如，如果使用扩散焊料或纳米涂胶涂 覆)，在载体10与半导体芯片20的电极焊盘之间建立起导电连接。
在另一实施例中，半导体芯片20可以是在其第一表面22上不具有电极焊盘的芯 片，例如，所有电极焊盘都布置在第二表面24上的逻辑集成电路。在这种情况下，粘接层 (未示出)可由与以上所述相同的材料(例如，扩散焊料或纳米涂胶)制成或者可由诸如聚 合物粘结剂的电绝缘材料制成。如图ID所示，然后涂覆第一绝缘层30，以覆盖载体10和半导体芯片20。在一个 实施例中，第一绝缘层30可以是在压力和热条件下涂覆的未固化树脂的预浸渍(即，纤维 加固)树脂层或者颗粒加固树脂层。第一绝缘层30可由基于环氧树脂、聚酯或其他塑料材 料的已知预浸渍材料制成，例如，棉纸增强环氧树脂、玻璃织物增强环氧树脂、不光滑玻璃 增强聚酯、玻璃织物增强聚酯等。在另一实施例中，第一绝缘层30可以由热塑材料制成。第一绝缘层30可以是箔，其可以具有与载体10基本相同的横向尺寸。在层压期 间，箔液化并封装半导体芯片20和/或载体10上的其他拓扑结构。在层压之后，第一绝缘 层30的顶面基本平坦或是平面，即，在第一绝缘层30下方实际上不再生拓扑。因此，载体 10和安装于其上的半导体芯片20的布置被没有孔隙的绝缘层30完全覆盖并嵌入其中。半导体芯片20的厚度可以小于100 μ m,并且在一个实施例中小于60或者甚至小 于50或30 μ m。第一绝缘层30的厚度可以例如小于200 μ m，在一个实施例中大约等于或 小于100 μ m，但也可以大于这些数字。在制造工艺的后续阶段，可以在第一绝缘层30的顶面中形成开口或通孔。这将结 合图2A至图2D更详细地描述。如图IE所示，通过去除凹陷结构16内的剩余载体材料以产生延伸通过载体10的 狭缝40，将载体10分为多个部分IOA和10B。换句话说，凹陷结构16被加深，以展露载体 10的第二主表面14。这可导致部分IOA和IOB在机械连接和电连接方面断开。通常，以这 种方式生成的载体10的部分IOA和IOB的至少一些可以变得孤立，即，可以变得与载体10 的周围的部分完全分开。可以通过与生成凹陷结构16所使用的技术相同的技术来实现将载体10分为部分 IOAUOB0这些技术上面已经描述，为了简洁起见，可参照该描述。作为示例，如果使用蚀刻来生成狭缝(一个或多个)40，则在载体10的预结构化期 间(参照图1B)所使用的结构化的有机掩膜层可以重新用于产生狭缝(一个或多个)。如 果没有将结构化的有机掩膜层用于结构化载体10，则也可以将光刻胶涂覆到载体10的整 个第一主表面12，直至载体10的第二主表面14展露。在这种情况下，从凹陷结构16向外 的区域中的载体10的厚度被减小到大约与凹陷结构16内的剩余载体材料的厚度(即，凹 陷结构16的底部与载体10的第二主表面14之间的距离)相同的量。图2A至图2D示出了制造层压电子器件200的方法的一个实施例的阶段。不必赘 述，上述技术、材料和方法也可以应用于以下结合图2A至图2D进一步描述的方法和器件。 在本文中，为了避免重复，参考以上描述。如图2A所示，第一绝缘层30被涂覆第一金属层50。作为示例，第一绝缘层30可 以是由聚合物材料制成的箔，其覆盖有诸如铜层的金属层(RCC(涂树脂铜)箔)。可以施加 适当时间的热和压力，以将该聚合物-金属复合箔或薄片固定到下面的结构。除了第一金 属层50之外，图2A所示的结构与图ID所示的结构相似。关于图2A中所示的结构的材料 和制造工艺，可参考关于图IA至图ID的描述。CN 102142401 A
说明书
8/12 页例如，可以通过传统的钻孔、激光钻孔、化学蚀刻或任何其他适当方法，在第一绝 缘层30和第一金属层50中产生开口 32A和32B。开口 32A、32B的宽度可以例如在从20 到300 μ m的范围内。如图2B所示，开口 32A可以被形成为露出半导体芯片20的电极焊盘 (未示出)的区域。开口 32B可以例如被形成为露出载体10的第二表面14。开口 32A、32B 在本领域中被称为通孔(垂直互连入口)或者贯通连接。如图2C所示，开口 32A、32B然后被导电材料60填充。例如，可以通过有电或无电 涂镀技术将开口 32A、32B形成为导电的。此外，还可以用由含有金属颗粒的涂胶构成的材 料来填充开口 32A、32B。结果，导电材料60电连接到第一金属层50。这样，半导体芯片10 的第二表面24上的电极焊盘(未示出)可以向上接触到第一金属层50，并且可以向下接触 到载体10的第二部分IOB区域。作为示例，半导体芯片20可以是垂直M0SFET，并且连接到 载体10的电极焊盘可以是MOSFET的源极焊盘或栅极焊盘。在这种情况下，MOSFET的漏电 极焊盘(未示出)可以向下接触到载体10的第一部分IOA区域。应当注意，如图2D所示 出的，载体10的第一和第二部分10AU0B这时仍通过凹陷结构16内的剩余载体材料连接。在生成开口 32A、32B或填充开口 32A、32B之前或之后，第一金属层50被结构化。 可以通过不同的技术来实现结构化。例如，不想要的金属可以例如通过蚀刻或其他技术去 除，仅在第一绝缘层30上留下期望的金属轨迹或连接盘。可以使用诸如丝网印刷、光刻、 PCB磨削等所有常见的减除方法。进一步，使用添加工艺来图案化第一金属层50也是可行 的。在这种情况下，没有金属涂层(即，没有第一金属层50)的第一绝缘层30可被用来达 成如图2C所示的结构。添加工艺通常为涂镀工艺，其中铜或其他金属材料被镀到未掩膜区 域中的第一绝缘层30上。此外，可以通过例如在填充开口 32A、32B之前、期间或之后进行电镀来加固第一 金属层50。在一个或同一个沉积步骤期间同时涂覆第一金属层50和导电材料60也是可行 的。根据图2D，载体10然后被分成第一和第二部分10A、IOB0在本文中，为了简洁起 见，可以参照图IE的描述。图3A至图3E示出了制造层压电子器件300的方法的另一实施例的阶段。不必赘 述，上述技术、材料、尺寸、方法和其他方面也可以应用于以下进一步描述的方法和器件。在 本文中，为了避免重复，参考以上描述。图3A和图3B示出的工艺步骤与第一实施例(图IA和图1B)的相应的工艺步骤 等同。然后，根据图3C，半导体芯片20被附接到预结构化的载体10的第一主表面12上。如图3D所示，然后涂覆第一绝缘层30，以覆盖载体10和半导体芯片20。在该实 施例中，第一绝缘层30被层压到预结构化的载体10的第一主表面12上。同样，如前面已 经描述的，第一电绝缘层30可以具有箔或薄片形状，并且可以由聚合物材料制成。在层压 期间，电绝缘的箔或薄片流动，导致凹陷结构16以及半导体芯片20之间或载体10上的其 他拓扑结构之间的缝隙均被第一电绝缘层30的聚合物材料填充。如图3E所示，然后将载体10分成两个载体部分IOA和10B。通过去除凹陷结构 16内的剩余载体材料来进行分割。这可以通过蚀刻载体10的整个第二主表面14直至被 蚀刻的第二主表面14到达凹陷结构16来实现，该凹陷结构16然后作为狭缝40穿过载体 10。这样，载体10在任何截面位置处的厚度可减小大约相等的量。在一个实施例中，还可以仅在凹陷结构16处去除载体材料。在这种情况下，在载体10的第二主表面14上与凹陷 结构16相对地生成另一凹陷结构(未示出)，以连接于凹陷结构16并形成狭缝40。另外 的凹陷结构可以通过与上述生成凹陷结构16相同的技术来形成。图4A至图4D示出了制造层叠电子器件400的方法的一个实施例的制造阶段。与 图2A至图2D所示的实施例相似，图4A至图4D所示的实施例示出了在第一绝缘层30中引 入开口或通孔32A、32B。进一步，仍然类似于图2A至图2D，第一绝缘层30(可选地)配备 有被称作第一金属层50的金属涂层。同样，上述技术、材料、尺寸、方法和其他方面也可以 应用于图4A至图4D所示的方法和器件，并且为了避免重复，可参考以上描述。在所有实施例中，载体10的凹陷结构16都可以用作在后续工艺步骤中的对准标 记。作为示例，芯片附接步骤(图IC和图3C)可以使用凹陷结构16来对准载体10与将安 装到载体10上的半导体芯片(一个或多个)20的相对位置。图5A至图5C示出了根据一个实施例的另一个层叠电子器件500及其制造方法。 层叠电子器件500实现例如DC-DC电压转换器的半桥电路。根据图5A，对应于前述实施例的载体10的载体510包括凹陷结构16。凹陷结构 16预先限定了载体510的四个部分510A、510B、510C、510D，这四个部分对应于图IA至图4D 中的部分IOA和10B。如上所述，载体510可由诸如引线框的图案化的金属薄片或板514制 成，或者可由例如涂覆有金属层的塑料、陶瓷等的绝缘层制成。半导体芯片120_1、120_2和120_3被安装到载体510上。第一和第二半导体芯片 120_1和120_2可以是功率M0SFET，并且第三半导体芯片120_3可以是逻辑IC。第一半导 体芯片120_1在载体510的部分510B处被附接到载体510的第二表面514，第二半导体芯 片120_2在载体510的部分510D处被附接到载体510的第二表面514，并且第三半导体芯 片120_3在载体510的部分510A处被附接到载体510的第二表面514。载体510和半导体 芯片120_1、120_2和120_3的布置对应于图IA至图2D所示的载体10和半导体芯片20的 布置，而且可以参考对应的描述。然后，例如两个叠层绝缘层530、570被层压到载体510和半导体芯片120_1、 120_2、120_3上。两个绝缘层530、570可以由相同的材料制成，并且可以根据参照前述实施 例在上文所描述的相同方法来处理。与第一绝缘层30相似，第一绝缘层530可以是涂覆有 第一结构化金属层550 (其对应于第一金属层50，参考对该层的描述)的预浸渍或颗粒加固 的树脂层。然而，在本实施例中，第一结构化金属层550是内部金属层。第二绝缘层570覆 盖第一结构化金属层550，并且类似地可以由预浸渍或颗粒加固的树脂层来提供。其形成对 第二结构化金属层580的支撑，该第二结构化金属层580可以形成层压电子器件500的外 部端子和/或可以形成通向层压电子器件500的外部端子的导体轨迹。通过使用在本领域 已知或上述的任何减除或添加工艺，在第一和第二绝缘层530、570上生成第一和第二结构 化金属层。半导体芯片120_1和120_2可以是垂直功率器件。作为示例，第一半导体芯片 120_1的栅电极焊盘122可以经由第一结构化金属层550的轨迹550A电连接到第三半导体 芯片120_3的电极焊盘，第一半导体芯片120_1的源电极焊盘124可以电连接到由第二结 构化金属层580形成的端子焊盘580A，并且第一半导体芯片120_1的漏电极焊盘126可以 电连接到载体510的部分510B。参照第二半导体芯片120_2，漏电极焊盘126可以电连接到载体510的部分510D ；源电极焊盘124可以经由第一贯通连接535电连接到载体510的 部分510C，该第一贯通535穿过第一绝缘层530向下连接到第一结构化金属层550 ；并且栅 电极焊盘122可以经由第二贯通连接555电连接到由第二结构化金属层580形成的端子焊 盘580B。进一步，端子焊盘580C由第二结构化金属层580形成，并经由延伸穿过第一和第 二绝缘层530、570的第三贯通连接575向下连接到载体510的部分510D。第三半导体芯片 120_3可以是逻辑IC。如图5B所示，第三半导体芯片120_3的至少一些电极焊盘可以电连 接到由第二结构化金属层580形成的端子焊盘580D。如图5C所示，然后沿凹陷结构16分开载体510的部分510A、510B、510C、510D。这 可以通过上述工艺中的任一种来实现，在一个实施例中，可以通过局部(即，掩膜的)或完 全(即，无掩膜的)蚀刻工艺来实现。结果，在载体510中形成从载体510的第一主表面 512向第二主表面514延伸的狭缝40。应当注意，部分510A、510B、510C、510D中的一些可以通过狭缝40的特定图案来保 持电连接，而部分510A、510B、510C、510D中的其他一些则可断开电连接。例如，部分510B和 510C保持电连接(在图5C中所示的截面中不可见)。因此，端子焊盘580A、580C可以形成 层叠电子器件500的I/O端子，两个功率MOSFET 120_1和120_2顺序地布置在其间，并实 现由逻辑IC 120_3控制的两个开关。层压电子器件500可以代表半桥电路。功率MOSFET 120_1和120_2的术语“低侧(low side) ”和“高侧(high side) ”是指该已知电路。层压电子器件500可以被安装在器件载体(未示出)上，例如，用户的PCB。为此， 端子焊盘580A、580B、580C、580D被布置成与器件载体的安装区域相对，并通过焊接或任何 其他电结合方式结合到器件载体上的载体焊盘。图6A和图6B示出了层压电子器件600及其制造方法的一个实施例。与层压电子 器件500类似，层压电子器件600实现例如DC-DC电压转换器的半桥电路。根据图6A，对应于前述实施例的载体10的载体610包括凹陷结构16。凹陷结构 16可以被如上所描述的那样产生。凹陷结构16限定了载体610的四个部分610A、610B、 610C、610D。载体610可以与图5A至图5B中所示的载体510相同。半导体芯片120_1、120_2和120_3被安装在载体610上。半导体芯片120_1、120_2 和120_3可以与以上结合图5A至图5C所示的实施例所论述的类型相同。然而，与该实施 例不同的是，半导体芯片120_1、120_2和120_3被安装到载体610的第一主表面612 (对应 于图5A至图5C中的第一主表面512)，而不是第二主表面614 (对应于图5A至图5C中的第 二主表面514)上。这种布置与图3A至图4D中所示的布置相似，因此可参照对这些图中所 示的实施例的描述。在将半导体芯片120_1、120_2和120_3安装在载体610上之后，两个叠层绝缘层 630、670被层压到载体610的第一主表面612和半导体芯片120_1、120_2和120_3上。绝 缘层630、670可以与绝缘层530、570相同，为了简洁起见，可对其进行参考。进一步，以与之前参照前述实施例的第一结构化金属层550和第二结构化金属层 580所论述的方式相同的方式，由第一结构化金属层650和第二结构化金属层680形成互 连半导体芯片120_1、120_2和120_3与端子焊盘的电路。因此，参考标号680A至680D、 650A、635、655、675表示的部分分别对应于图5A至图5C所示的实施例中的参考标号580A 至580D、550A、535、555和575表示的部分。
如图6B所示，然后沿凹陷结构16分开载体610的部分610A、610B、610C、610D。这
可以通过前述工艺中的任一种来实现，在一个实施例中，可以通过完全(即，无掩膜的)或 局部(即，掩膜的)蚀刻工艺来实现。在图6B中，作为示例，使用完全蚀刻工艺，并可参照 结合图3E和图4D中所示的实施例的相应描述。同样，在载体分割工艺期间，部分610B和 6IOC可以保持电连接。在所有实施例中，此外，载体10、510、610都可另外用作用于附加的有源元件或 者诸如电容、电感、电阻的附加无源元件的散热元件和/或安装连接盘。半导体芯片20、 120_1、120_2、120_3以及内部第一结构化金属层550、650可以被完全地嵌入在层压中并被 该层压覆盖，使得只有载体10、510、610的端子60、580A-D、680A-D和部分10A、10B、510A_D、 610A-D在层压电子器件封装处被暴露，并对于外部使用可用。图7A和图7B示出了层压电子器件700及其制造方法的阶段的一个实施例。实施 例通篇中相同的参考标号以及与最后两个数字相同的参考标号对应于相似的部分，并且为 了简洁起见可以参考以上描述。在图7A中，临时箔790已被附接到载体710的第二主表面 714。与此同时，载体710还可以是如图3A所示的通过参考标号10所指示的未结构化的板 或薄片。在后续过程中，在载体710中生成狭缝40。狭缝40从载体710的第一主表面712 向载体710的第二主表面714延伸。在第二主表面714处，由临时箔790覆盖狭缝40。可 通过上述方法中的任一种(例如，通过在第一主表面712上涂覆结构化的掩膜层并将蚀刻 剂涂覆到该表面)来生成狭缝40，并且载体710可以是前面所述的任何类型。随后，半导体芯片120_1、120_2、120_3被安装到载体710的第一主表面712。在一 个实施例中，可以在生成狭缝40之前实现对半导体芯片120_1、120_2和120_3的安装。然后，第一和第二绝缘层730、770被层压在半导体芯片120_1、120_2、120_3以及 载体710的第一主表面712上。在层压期间，通过绝缘聚合物材料来填充狭缝40。在接下来的步骤中，如结合以上实施例所描述的那样来构建包括第一和第二结构 化金属层750、780和贯通连接735、755和775的电路。最后，从层压电子器件700中去除临时箔790。结果，制造出与层压电子器件600 相似的图7B中的层压电子器件700。进一步，图7B示出了通过狭缝40结构化的第二主表面714可用作用于附加的无 源元件或者有源元件795的安装连接盘。作为示例，电容C被放置在第二主表面714上，以 与载体710的部分710B以及载体710的部分710C进行接触。通过蚀刻由金属板制成的载体而生成的凹陷16和狭缝40可以完全不同于通过诸 如冲压、锯切或磨削的其他机加工技术所制造的凹陷或狭缝。这种蚀刻的结构的一个特征 在于圆形的边缘，这不能通过如上所引用的传统机机加工技术来产生。此外，通过使用蚀刻 剂生成的凹陷或狭缝的边缘是没有毛刺的，如果通过例如冲压、锯切或磨削技术来制造这 种结构，则不能做到。进一步，通过应用蚀刻剂生成的狭缝或凹陷通常表现出特征化的壁结构。壁的粗 糙度显著地大于通过诸如冲压、锯切或磨削的传统机加工技术生成的壁的粗糙度。作为示 例，对蚀刻剂的应用通常使得蚀刻的狭缝的壁具有大于1. O μ m的平均粗糙度。图8示出了通过将蚀刻剂涂覆到由金属(例如，铜板)制成的载体而生成的凹陷16或狭缝40的壁的截面图的REM(反射电子显微镜)图像。坐标的间距(pitch)为5.0 μ m。 可以看出，壁的平均粗糙度显著地大于Ι.Ομπι。总的来说，制造(即，蚀刻)被蚀刻的狭缝 或凹陷的方法能够通过研究清楚地辨识出。蚀刻凹陷图案16和/或狭缝40是通用的方法，这是因为其提供了形成灵活的狭 缝图案设计的可能性，并且能够同时(即，并行地)生成全部狭缝图案。进一步，执行一个 双步骤工艺(首先生成凹陷结构16，然后生成狭缝结构40)是相对容易的。该双步骤工艺 允许将一个或多个绝缘层30、50、530、550、630、650、730、750层压到载体10、510、610、710 上，而不会通过载体10、510、610、710中的狭缝40将绝缘层的聚合物材料挤压出器件之外， 这是因为载体分割(即，狭缝40的生成)仅仅是在层压工艺之后进行的。此外，虽然仅仅针对多个实施方式中的一个公开了本发明实施例的特定特征或方 面，但是这些特征或方面可以按照可被期望的那样，与其他实施方式的一个或多个其他特 征或方面相结合，并且对于任何给定的或特定的应用都是有利的。作为示例，不同的载体 110 (例如，双侧PCB)、410 (例如，单侧PCB)、510 (例如，引线框)、610 (例如，用聚合物填充 的引线框)可以与各实施例中公开的任何电路或层压的层堆叠相结合。此外，就在说明书 或权利要求中所使用的术语“包括”、“具有”、“含有”、或其他变体来说，这些术语与术语“包 括”的意思相似，意在是包括性的。此外，应当理解，本发明的实施例可以在分立电路、部分 集成电路或完全集成电路、或者编程装置中实施。此外，术语“实施例”仅为示例的意思，而 不是最优或最佳的。还应当注意，为了简化和容易理解，本文中描述的特征和/或元件以相 对于彼此的特定尺寸被示出，而实际尺寸可以与文中所示的完全不同。尽管文中示出并描述了特定的实施例，但本领域普通技术人员应当理解，在不背 离本发明的范围的情况下，可以用大量替代和/或等同实施方式来替代已示出并描述的这 些特定实施例。本申请意在覆盖本文中论述的特定实施例的任何修改或变型。因此，旨在 本发明仅由权利要求及其等同形式来限定。
权利要求
1.一种制造层压电子器件的方法，包括提供载体，所述载体限定第一主表面和与所述第一主表面相对的第二主表面，所述载 体具有形成在所述第一主表面中的凹陷图案；将第一半导体芯片附接在所述第一主表面和所述第二主表面中的一个上； 形成第一电绝缘层，所述第一电绝缘层覆盖所述载体的所述第一半导体芯片被附接在 其上的主表面以及所述第一半导体芯片；以及然后，沿所述凹陷图案将所述载体分隔成多个部分。
2.根据权利要求1所述的方法，其中提供载体包括在所述载体的所述第一主表面中生成凹陷图案。
3.根据权利要求2所述的方法，其中 所述凹陷图案通过蚀刻生成。
4.根据权利要求1所述的方法，其中 所述载体的分割通过蚀刻来进行。
5.根据权利要求4所述的方法，其中所述第一半导体芯片附接在所述第二主表面上；并且 仅仅蚀刻所述第一主表面的凹陷部分。
6.根据权利要求4所述的方法，其中所述第一半导体芯片附接在所述第二主表面上；并且 蚀刻所述第一主表面的凹陷部分和非凹陷部分。
7.根据权利要求1所述的方法，其中 所述第一半导体芯片附接在所述第一主表面上。
8.根据权利要求7所述的方法，其中 蚀刻所述第二主表面。
9.根据权利要求1所述的方法，包括通过在所述载体的所述第一半导体芯片被附接在其上的主表面上和所述第一半导体 芯片上层压纤维加固的热固性树脂层或颗粒加固的热固性树脂层或者未填充的层压热固 性树脂层或者填充的或未填充的热塑性树脂层，来形成所述第一绝缘层。
10.根据权利要求1所述的方法，包括在所述第一绝缘层上设置第一结构化金属层；以及在所述第一半导体芯片的背离所述载体的上表面上形成从所述第一结构化金属层延 伸至电极焊盘的至少第一贯通连接。
11.根据权利要求1所述的方法，还包括在所述第一绝缘层上设置第一结构化金属层；以及形成从所述第一结构化金属层延伸至所述载体的至少第二贯通连接。
12.根据权利要求1所述的方法，还包括通过在所述第一绝缘层上层压纤维加固的热固性树脂层或颗粒加固的热固性树脂层 或者未填充的层压热固性树脂层或者填充的或未填充的热塑性树脂层，来形成第二绝缘层。
13.根据权利要求12所述的方法，还包括在所述第二绝缘层上设置第二结构化金属层；以及形成从所述第二结构化金属层延伸至所述载体的至少第三贯通连接。
14.根据权利要求1所述的方法，还包括将第二半导体芯片附接在所述载体的所述第一半导体芯片被附接其上的主表面上。
15.一种制造层压电子器件的方法，包括提供载体，所述载体限定了第一主表面和与所述第一主表面相对的第二主表面； 将临时箔附接到所述载体的所述第一主表面；将狭缝图案形成在所述载体中，所述狭缝从所述第一主表面延伸至所述第二主表面； 将第一半导体芯片附接在所述第二主表面上；形成覆盖所述载体的所述第二主表面和所述第一半导体芯片的第一电绝缘层；以及 从所述载体中去除所述临时箔。
16.根据权利要求15所述的方法，其中将所述狭缝图案形成到所述载体中是通过蚀刻来进行的。
17.一种层压电子器件，包括载体，所述载体限定了第一主表面和与所述第一主表面相对的第二主表面，所述载体 具有从所述第一主表面延伸至所述第二主表面的狭缝图案，所述狭缝通过蚀刻形成； 第一半导体芯片，其附着在所述第一主表面和所述第二主表面中的一个上；以及 第一电绝缘层，其覆盖所述载体的所述第一半导体芯片被附接在其上的主表面和所述 第一半导体芯片。
18.根据权利要求17所述的层压电子器件，其中所述狭缝图案的狭缝具有通过蚀刻生成的它们的圆形边缘特征。
19.根据权利要求17所述的层压电子器件，其中 所述狭缝的边缘没有毛刺。
20.根据权利要求17所述的层压电子器件，其中所述狭缝图案的狭缝具有表现出至少ι. ο μ m的平均粗糙度的壁。
21.根据权利要求17所述的层压电子器件，还包括 在所述第一绝缘层上延伸的第一结构化金属层；以及第一贯通连接，其在所述第一半导体芯片的背离所述载体的上表面上从所述第一结构 化金属层延伸至电极焊盘。
22.根据权利要求17所述的层压电子器件，还包括 在所述第一绝缘层上延伸的第二绝缘层；在所述第二绝缘层上延伸的第二结构化金属层；以及 第二贯通连接，其从所述第二结构化金属层延伸至所述载体。
23.根据权利要求17所述的层压电子器件，还包括第二半导体芯片，其附接在所述载体的所述第一半导体芯片被附接其上的主表面上。
24.根据权利要求17所述的层压电子器件，其中 所述载体为金属板。
25.根据权利要求17所述的层压电子器件，其中 所述第一半导体芯片为垂直器件。
全文摘要
本发明涉及层压电子器件。公开了一种制造层压电子器件的方法。一个实施例提供了载体，该载体限定了第一主表面和与第一主表面相对的第二主表面。该载体具有形成在第一主表面中的凹陷图案。第一半导体芯片被附接到第一和第二主表面中的一个上。形成有第一绝缘层，该第一绝缘层覆盖载体的其上附接第一半导体芯片的主表面以及第一半导体芯片。然后，将载体沿凹陷图案分成多个部分。
文档编号H01L23/12GK102142401SQ201010587340
公开日2011年8月3日 申请日期2010年12月1日 优先权日2009年12月1日
发明者A.普吕克尔, H.埃韦, J.马勒, S.兰道 申请人:英飞凌科技股份有限公司