专利名称：用于悬浮和细化纳米线的无掩模制程的制作方法
技术领域：
本发明涉及基于半导体的电子器件，以及更具体而言涉及具有纳米线沟道的场效晶体管(FET)及其制造技术。
背景技术：
具有纳米线沟道的栅极全覆式(feite-All-Aroimd，GAA)场效晶体管(FET)的栅极长度缩放(scaling)可通过减少纳米线沟道直径而达成。例如，使GAA金属氧化物半导体场效晶体管(MOSFET)的缩放到亚20纳米(nm)栅极长度需要直径低于IOnm的纳米线沟道。例如，参见 Oh 等人的文献“Analytic Description of Short-Channel Effects in Fully-Depleted Double-Gate and Cylindrical,Surrounding-Gate MOSFETs，， (Electron Dev. Lett.，vol. 21，no. 9，pgs. 445-47，2000)。利用当前光刻能力来制造该尺度的纳米线会在纳米线尺寸和线边缘粗糙度(LER)上产生大的变化，这些变化的程度会成为纳米线尺寸的重要部分，由此会导致沟道电势的扰动与散射，这将使电荷传输特性变差。此外，纳米线直径的变化会使FET的阈值电压产生变化。在许多实例中需进一步将纳米线的尺寸降低至小于目前光刻方法所能产生的尺寸。一般通过热氧化来达成纳米线主体的细化，然而，纳米线的氧化速率基本上比平面硅(Si)更慢，这是因为较小直径的纳米线的氧化速率会降低；例如参见Liu等人的文献 "Self-Limiting Oxidation for Fabricating Sub_5nm Silicon Nanowires，，(Appl. Phys. Lett.，64(11)，pgs. 1383-1385,1994)。因此，为细化纳米线所需的氧化时间会导致源极与漏极区域中的平面化硅完全氧化。为避免源极与漏极区域的氧化，大多数方法都使用氧化阻挡掩模来保护这些区域。阻挡掩模需经对齐并构图，以便使其覆盖源极与漏极区域，而暴露出纳米线。掩模中的应力会导致掩模边缘处的不均勻氧化，这会导致纳米线的不均勻细化。鉴于上述说明，需要一种可以良好的尺寸控制与非常低的LER来形成细纳米线的技术。希望的纳米线的尺寸比光刻技术所能定义的尺寸更小，因而需要纳米线的细化 (thinning)。细化方法需减少纳米线的直径，而不细化纳米线所接附的平面源极与漏极区域。优选地，细化方法应为无掩模式以求简单与成本降低，并避免在掩模边缘处所出现的不均勻细化。
发明内容
本发明提供了基于半导体的电子器件及其制造技术。在本发明的一个方面中，提供了一种器件，包含第一垫体；第二垫体；以及多个纳米线，以形成在掩埋氧化物(BOX)层之上的绝缘体上硅(SOI)层中的梯状配置连接所述第一垫体与所述第二垫体，所述纳米线具有通过将硅从所述纳米线重新分布至所述垫体而限定的一个或多个尺寸。所述器件可包含场效晶体管(FET)，其具有环绕纳米线的栅极，其中该纳米线的由该栅极所环绕的部分形成该FET的沟道，所述第一垫体和所述纳米线的从与所述第一垫体邻近的所述栅极向外延伸的部分形成所述FET的源极区域，而所述第二垫体和所述纳米线的从与所述第二垫体邻近的所述栅极向外延伸的部分形成所述FET的漏极区域。在本发明的另一方面中，提供了一种用于制造器件的方法，其包含下列步骤在掩埋氧化物(BOX)层之上的SOI层中以梯状配置构图第一垫体、第二垫体以及连接所述第一垫体与所述第二垫体多个纳米线；以及在一压力、温度下使所述纳米线和所述垫体接触惰性气体达一时长，以便足以使硅从所述纳米线迁移到所述垫体。所述纳米线与垫体系于一压力、温度下接触惰性气体达一段时长，其足使硅从该些纳米线迁移到该些垫体。所述器件包含具有围绕纳米线形成的栅极的FET，且其中所述纳米线的由所述栅极环绕的部分形成所述FET的沟道，所述第一垫体和所述纳米线的从与所述第一垫体邻近的所述栅极向外延伸的部分形成所述FET的源极区域，而所述第二垫体和所述纳米线的从与所述第二垫体邻近的所述栅极向外延伸的部分形成所述FET的漏极区域。
图IA至图ID为示例根据本发明的实施例的初始基于纳米线的场效晶体管(FET) 器件结构的形成；图2A至图2E为示例根据本发明的实施例的利用退火处理来细化并重新成形纳米线.
一入 ，图3A与图;3B为示例根据本发明的实施例的FET器件的栅极的形成；图4A与图4B为示例根据本发明的实施例的栅极间隔物的形成；图5A与图5B为根据本发明的实施例的纳米线、源极与漏极外延；图6A与图6B为根据本发明的实施例的自对准硅化物的形成；图7A至图7F为扫描电子显微(SEM)图像，其示例了根据本发明的实施例的氢(H2) 退火对硅(Si)条的影响；图8A与图8B为SEM图像，其示例了根据本发明的实施例的压退火对绝缘体上硅 (SOI)板的影响；图9A至图9D为SEM图像，其示例了根据本发明的实施例的使用压退火来重新成形Si纳米线；图IOA至图IOH为SEM图像，其示例了根据本发的实施例的使用压退火来重新成形Si纳米线的另一实例；图11为根据本发明的实施例的、在氢退火之后的沿通过两个SOI垫体的纳米线的剖面的透射电子显微(TEM)图像，该两SOI垫体由纳米线所连接；图12为根据本发明的实施例的未附接至SOI垫体的纳米线的上下SEM图像；图13A与图13B为通过根据本发明的实施例的所制造的器件所取得的TEM图像；图14为图表，其示例了利用根据本发明的实施例的技术所制造的基于纳米线的栅极全覆式(GAA)n型沟道场效晶体管(NFET)与ρ型沟道场效晶体管(PFET)器件的测量的电流-电压(Id-Vg)特性；以及图15为图表，其示例了利用本发明的实施例的技术所制造的基于纳米线的GAA器件的漏极诱导势垒降低(DIBL)与器件栅极长度的关系。
具体实施例方式本发明技术提供一种栅极全覆式(GAA)纳米线的场效晶体管(FET)及其制造方法。在本文中，将参照不同图式来示例本发明的实施例。由于本发明的实施例的图式是为说明而提供，故其中的结构并非依比例绘制。本发明方法被描述为利用硅(Si)纳米线与Si制程，然而本发明技术亦可以其它半导体材料来实施，例如锗(Ge)或III-V半导体。在使用不含硅的半导体时，本发明的处理步骤基本上是相同的，除了所使用的特定半导体的生长温度与施加的掺杂物种(specific) 之外。然而以使用含硅半导体材料为优选，例如硅、硅锗(SiGe)、Si/SiGe、碳化硅(SiC)或碳化硅锗(SiGeC)。请注意在本文中使用纳米线的一部分作为器件沟道或主体。现将说明用于制造本发明的具有纳米线沟道的GAA FET的处理。特别地，图IA至图ID为用于示例初始FET器件结构的形成的图式。参照图1A，其为通过例如平面Al-A2(见图1C，如下所述)的剖面图，使用这样的晶片作为初始半导体衬底，该晶片由硅衬底101、掩埋氧化物(BOX)层102以及绝缘体上硅(SOI)层103所组成。可使用例如硅注入氧化物 (SIMOX)或晶片接合等方法来制造该晶片。这些晶片制造技术为该领域技术人士所习知，因此不在本文进一步描述。另外，可制造出本文所述的BOX上SOI配置的业界所熟知的其它 SOI衬底的替代品，且该替代品在本发明的范围内。在SOI层103中构图连接至SOI垫体106和108的纳米线104而形成梯状结构 (见图1C，如下所述)。典型地，SOI层103包含膜，其厚度介于约20纳米(nm)至约30纳米(nm)之间。此厚度亦限定了构图后的(as-patterned)纳米线104的厚度t尺寸。构图后的纳米线的宽度w尺寸(见图1B，如下所述)介于IOnm至约30nm之间。通过常规光刻 (例如光学式或电子束)处理与随后的反应性离子蚀刻(RIE)而完成纳米线104和SOI垫体106、108的构图。这些构图技术为本领域技术人士所习知，因此本文不进一步说明。如上所述，用以限定纳米线的典型处理技术所产生的不完美尺寸可为其尺寸的大部分。光致抗蚀剂的线边缘粗糙度(LER)、线宽粗糙度(LWI )与RIE损伤都会导致纳米线侧壁的结构变化，如下述图ID中的LER 110所示。可通过蚀刻BOX层102并使BOX层102凹陷到纳米线104下方来使纳米线104悬浮(自BOX层释放)。纳米线104在SOI垫体106与108之间形成悬浮的桥。BOX层102 的凹陷可通过稀氢氟酸(DHF)蚀刻而达成。DHF蚀刻为各向同性。蚀刻的横向分量底切在窄纳米线下方的BOX层，然而大SOI垫体不被释放而保持附接至BOX层102。可选地，代替使用DHF蚀刻，在下述被配置为重新成形纳米线的退火处理期间获得纳米线的悬浮，该退火处理同样可使纳米线与BOX层分隔。虽然SOI衬底提供了一种限定纳米线且于后续通过蚀刻BOX层来悬浮纳米线的简易方式，但是也可以利用其它衬底来得到悬浮的纳米线结构。例如，还可以构图在体Si晶片上外延生长的SiGe/Si叠层来形成纳米线。SiGe层可作为被底切以悬浮纳米线的牺牲层 (类似于BOX层)。图IB为示例沿构图后的纳米线104所取的剖面图。如图所示，构图后的纳米线具有矩形剖面，其需重新成形以达到所需的最终器件尺寸。图IC为示例构图后的纳米线与垫体的上视图(从优势点A所见，见图1A)。纳米线与垫体形成了“梯状”结构。构图后的纳米线中的一个的放大图被示于图ID中；S卩，如图ID所示，用于形成纳米线104(以及垫体106与108)的构图处理会产生LER 110。图2A至图2E为示例利用退火处理来细化并重新成形纳米线的图。在退火处理期间，SOI晶片在一温度、压力下接触惰性气体一时长，以便足以使硅从纳米线迁移到垫体。术语“惰性气体”是指不与硅反应的气体。示例的惰性气体包含氢(H2)、氙(Xe)、氦(He)等等。惰性气体中的氧(O2)或水(H2O)的含量典型都非常小，且可利用气体纯化器来进一步降低氧或水(达十亿分之一的程度)。由于氧或水的存在一般皆视为不希望的，因此其实际上提供一种用于控制硅重新分布的速率的方法。该速率是通过与晶片接触的惰性气体的总压力来加以控制。此外，在惰性气体与氧之间的气相反应会影响硅重新分布的速率。下述说明为以氢作为示例惰性气体，然而也可类似地应用其它的惰性气体。参照图2A，其为通过例如平面B1_B2(参见图2D，如下所述)的剖面图，晶片在氢气气体中被退火。在进行氢退火前不久，先蚀刻移除纳米线104的侧壁114(参见图2E，如下所述)与垫体106及108的任何本征氧化物。在吐中进行退火有多种目的。第一，H2退火有助于平滑纳米线的侧壁。第二，H2退火可使纳米线104的侧壁和SOI垫体106、108重新对齐于晶体平面。该晶体平面是用以解释衍射的数学/物理概念。例如在Ashcroft与 Mermin的文献“Solid State Physics”第四章(1976)中所描述的晶体平面，其内容被通过引用而并入本文。第三，H2退火使纳米线的剖面从矩形剖面(参见图1B，如上所述)重新成形为较为圆柱形(仍有小平面(faceted))的剖面(参见图2B，如下所述)。第四，压退火可细化纳米线主体(通过使硅从纳米线主体重新分布至SOI垫体，即，硅在H2退火期间从纳米线迁移至垫体(参见图2C，如下所述))。因此，在进行H2退火后，纳米线将会比垫体更细(例如比较图IA与图2A)。根据示例性实施例，惰性气体退火为以气体压力约30托耳(torr)至约1000托耳间、温度为约600摄氏度(V )至约1100摄氏度之间进行约1分钟至约120分钟。一般而言，硅重新分布的速率会随温度而上升，而随压力增加而降低。如上所述，取代使用DHF蚀刻，还可在退火期间得到纳米线的悬浮，这是因为纳米线剖面的重新成形以及硅迁移至SOI 垫体会使纳米线从BOX层释放/分离。硅的重新分布/迁移实现了用以细化纳米线的选择性无掩模制程。通过连接垫体，硅从纳米线的高曲率表面迁移到平坦的SOI垫体，其作为硅汇点(sink)。如上所述，纳米线尺寸的减少通常由热氧化达成。然而，该直径范围的纳米线的氧化速率系基本上比平面硅更慢，需要阻挡掩模来保护源极与漏极垫体。而该掩模导致在掩模边缘处的不均勻氧化(例如因应力的缘故)。因此，本发明方法较为简易且可避免因掩模所产生的所有问题。图2B为示例沿重新成形/细化的纳米线104中的一个所切割的剖面图。如图2B 所示，纳米线104现具有较为圆柱形(仍有小平面)的剖面形状。图2C为示例纳米线104 中的一个与垫体108之间的结的放大图。如图2C所示，H2退火使硅从纳米线104(在这里也称为“纳米线主体”，以区别纳米线与垫体)迁移至SOI垫体106与108，其有效地使硅从纳米线104重新分布到垫体106与108。该迁移导致垫体上(即在纳米线与垫体的接合位置处)的硅“堆积” 112。图2C中的硅“堆积” 112为可通过使退火条件最佳化而被最小化或消除。图2D为示例重新成形/细化的纳米线与垫体的上视图(从优势点B，见图2A)的图。相较于图IC所示的纳米线，图2D中所示的纳米线被细化，即具有较小的尺寸，例如较小的宽度与较小的厚度t，未示于图中)。图2E为示例重新成形/细化的纳米线中的一个的放大图的图。如图2E所示，H2退火平滑了纳米线的侧壁114，消除了上述LER问题。图3A与图;3B为示例了器件的栅极的形成的图。参照图3A，其为沿例如平面 Cl-C2(参见图3B，如下所述)的剖面图，纳米线104和垫体106及108被涂布有栅极电介质116。栅极电介质116可包含二氧化硅(SiO2)、氮氧化硅(SiON)、二氧化铪(HfO2)或任何其它适当的高K电介质，且可利用化学气相沉积(CVD)、原子层沉积(ALD)、或在S^2与 SiON情况下的氧化炉而沉积于垫体106/108上方并环绕纳米线104。接着在衬底上均厚(blanket)沉积栅极导体，并施以光刻蚀刻以形成栅极118。例如，为制造多晶Si栅极，首先在器件上方均厚沉积多晶Si膜。利用光刻与选择性RIE (例如基于溴化氢(HBr)的化学物质)，多晶Si膜为相对于栅极电介质116而被选择性蚀刻(除了其受硬掩模120阻挡的部分外)。RIE处理一般包括两种相态。在第一相态中，蚀刻是方向性(各向异性)的，以得到栅极线路的直线轮廓。在第二相态中，蚀刻为各向同性的(例如通过降低RIE偏置)，且栅极线路被侧面修整至足以清除栅极118外部区域中的纳米线下方的栅极材料(标示为“清除的栅极材料”)。在此处所呈现的器件优选地GAA FET，因此如图3A所示，栅极118环绕纳米线104。图;3B为示例覆盖SOI垫体106与108且环绕纳米线104的栅极电介质116的上视图(从优势点C，参见图3A)。硬掩模120被示为在栅极118上方(从此视图无法看见栅极，因其被掩模挡住)。图4A与图4B为示例栅极间隔物的形成的图。参照图4A，其为沿例如平面 Dl-D2(参见图4B，如下所述)所切割的剖面图，包含绝缘氮化物、氧化物、氮氧化物或其多层的间隔物122被通过沉积与蚀刻而形成在与栅极118的侧壁相邻处。间隔物材料保留在纳米线的非选通(non-gated)部分下方。图4B为说明形成于栅极118的相对侧上的间隔物122的上视图(从优势点D，见图4A)。图5A与图5B为示例纳米线、源极与漏极外延的图。参照图5A，其系沿例如平面 El-E2(参见图5B，如下所述)的剖面图，暴露的栅极电介质116被剥离，且使用选择性外延来增厚未被栅极/间隔物覆盖的部分纳米线104与SOI垫体106及108。外延可将纳米线融合为连续的硅块(参见图5B，如下所述)，所产生的外延层IM可具有Si或Si合金(例如 SiGe) 0生长方法可包括超高真空化学气相沉积(UHV-CVD)、快速热化学气相沉积(RT-CVD) 与ALD。典型的硅前驱物包括，但不限于，二氯硅烷(SiH2Cl2)、用于SiGe生长的硅烷(SiH4)、 氢氯酸(HCl)、四氯化硅(SiCl4)和锗烷(GeH4)的混合物。该生长是选择性的，因为硅的沉积只会发生在Si表面上，而不会发生在电介质(例如氧化物与硅氮化物)表面上。选择性硅外延典型需要约800°C的生长温度，而在使用较低生长温度时可通过对外延薄膜添加Ge 来保持选择性。由于纯Ge生长的缘故，生长温度可低达300°C。在非常细的纳米线的情况下，SiGe的低温生长有利于避免聚集。接着使用自对准离子注入来掺杂源极与漏极区域。对于η型掺杂而言，通常使用磷(P)与砷(As)；而在ρ型掺杂上则一般是使用硼(B)与铟(In)。快速热退火(RTA)用以活化掺质与退火移除注入损伤。在处理中的此时，器件的不同区域变得明显。即，栅极118 所环绕的纳米线104的部分成为器件的沟道区域，而SOI垫体106与108以及从与垫体相邻的栅极延伸出去且暴露并例如通过外延而融合)的纳米线的部分则成为器件的源极与漏极区域。图5B为示例覆盖器件的源极与漏极区域的外延层124的上视图(从优势点E，参见图5A)。如图5B所示，外延可将纳米线融合为连续的Si块。图6A与图6B为示例自对准硅化物的形成的图。参照图6A，其为沿如平面 Fl-F2(见图6B，如下所述)的剖面图，自对准硅化物126被形成在源极与漏极区域之上(在使用多晶Si栅极的情形中，也形成在栅极上)。更具体而言，在器件之上均厚沉积金属，如镍(Ni)、钼(Pt)、钴(Co)和/或钛(Ti)。该组件经退火以使金属与源极、漏极和栅极区域上暴露的硅反应。在非硅表面上的金属(例如在间隔物122之上的金属)保持为未反应。 然后使用选择性蚀刻来移除未反应的金属，留下在源极、漏极与栅极区域表面上的硅化物 126。例如，在使用镍的情况下，较低电阻率的硅化物相态是镍硅(NiSi)。NiSi相态形成在约420°C的退火温度，而用以移除未反应的金属的蚀刻化学物为10 1的过氧化氢硫酸 (H2O2 H2SO4),其在65 °C下进行10分钟。图6B为器件的源极、漏极与栅极区域之上的自对准硅化物126的上视图(从优势点F，参见图6A)。如图6B所示，已从间隔物122移除了未反应的金属，如上所述。现将呈现使用H2退火作为重新成形纳米线的工具的实验示例。图7A至图7F为扫描电子显微镜(SEM)图像，其说明TH2退火对于硅条(Sibar)的影响。在该实例中，硅条被用于模拟氢退火对纳米线的影响。参照图7A(其为通过构图(在BOX层之上具有SOI层的晶片的)S0I膜所制成的硅条的侧面SEM图像)与图7B(其为上视的SEM图像)，蚀刻后的硅条具有矩形剖面且呈现出因光致抗蚀剂修整而产生的显著LER。同时参阅图7C，其为蚀刻后的硅条的放大图。SOI膜在DHF中被蚀刻以清除硅条上的本征氧化物。蚀刻也导致未受硅条掩蔽的BOX层产生轻微凹陷。由于蚀刻是各向同性的，同时也会稍微底切在硅条下方的BOX层。接着在H2中退火晶片，退火温度为1000°C，H2压力为600托耳，且退火时间为 5分钟，温度的上升速率为每秒50°C。图7D是退火后的硅条的侧面SEM图像，而图7E是其上视的SEM图像，两图像都清楚显示LER已实质降低，而产生更为平滑的线边缘。同时参阅图7F，其为退火后的硅条的放大图。此外，蚀刻后的矩形硅条剖面被重新成形为圆形剖面。Si的迁移速率强烈依赖表面曲率。较小半径会产生较快的Si扩散。例如，在矩形条的角落处具有非常小的曲率半径。结果，H2退火会导致角落处倒角(较大半径)。较长的退火时间可将剖面转变为圆形(相较于原始的90度角，其形成曲率半径较大的圆柱体)。 这就是氢退火处理有助于降低LER的原因。当硅结构变小(例如纳米线)，较低的退火温度可提供较佳的过程控制。图8A与图8B为说明H2退火对SOI板的影响的SEM图像，参照图8A与图8B，图 8A为在H中退火的50nm厚的SOI板的剖面SEM图像，而图8B为其侧面SEM图像。退火温度为1000°C，氢气压力为600托耳，而退火时间为20分钟。在进行吐退火之前，晶片被在 10 1的DHF中蚀刻达60秒。蚀刻在BOX中产生阶部(约30nm高)，其近似标示蚀刻后的硅板的边缘。在H2退火期间，板边缘的硅从边缘处回拉，留下后方的裸露氧化物平台的条带。在板上新形成的边缘处的硅堆积使该处的整体SOI厚度达73nm，而在板中心处则仅为 48nm。图9A至图9D为用于说明重新成形硅纳米线的H2退火的SEM图像。图9A是临界尺寸(CD)为40. 4士 1. Inm且LER为2. 8士0. 6nm的蚀刻后的纳米线的SEM图像，图9B是临界尺寸(CD)为23.7 士 0. 3nm且LER为3. 1 士 0. 3nm的蚀刻后的纳米线的SEM图像。“CD，，为该领域中习知的术语，其系指电子器件中的最小尺寸。就基于纳米线的器件而言，如此处的情形，术语“⑶”是指纳米线宽度。LER是通过先拍摄SEM图像，再以执行线边缘的空间频谱分析的软件对图像进行后处理而量得。吐退火对图9A与图9B的样品的影响被分别显示于图9C与图9D中。特别是，在吐退火(温度为825°C，氢气压力为600托耳，退火时间为 5分钟)的后，图9A所示样品的LER被降低至1. 2士0. 2nm，而图9B所示样品的LER被降低至1. 7士0. 5nm(分别如图9C与图9D所示)。请注意在附接有纳米线的SOI垫体的边缘处也可得到笔直且平滑的边缘。在伴随图像的图例说明中，皆呈现出⑶、线宽粗糙度(LWR)、LWR’、LER与LER’值。 如上所述，⑶是纳米线宽度，LWR’与LER’分别代表经噪声修正的LWR与LER值，其中噪声为因图像数字化(即具有有限数目的画素)而产生。图IOA至图IOH为SEM图像，其说明用于重新成形硅纳米线的H2退火的另一实例。 图IOA为上视的SEM图像，其显示了(在SOI中)具有矩形剖面的蚀刻后的纳米线。由光刻所定义的纳米宽度为11. 6nm。图IOB为具有7nm的宽度的蚀刻后的纳米线的上视SEM图像。图IOB所视的样品为用于证明本发明方法作用于亚10纳米(sub-lOnm)的纳米线。如图IOC所示，其为单独纳米线的侧面SEM图像，纳米线的高度(由SOI厚度所定义)为30nm。 纳米线通过在DHF中进行蚀刻而悬浮，如上所述，蚀刻通过底切SOI下方的BOX层而释放纳米线。如图IOD所示，上视的SEM图像涵盖了多个纳米线，SOI晶片中的残余应力可在悬浮纳米线中产生些许折皱。图IOE至图IOH的SEM图像说明了 H2退火对于图IOE至图IOH中所呈现的图IOA 至图IOD分别所示的样品的影响结果。在吐退火(温度为825°C，氢气压力为600托耳，退火时间为5分钟)之后，纳米线呈现出更为笔直且更为平滑，即分别比较图IOA至图IOD与图IOE至图IOH可知。此外，每一纳米线的测量宽度(即⑶)为15.3士0.411111，其为大于对应的蚀刻后宽度11. 6士0. 3nm(参见图10A)。此尺寸变化的原因在于硅的重新分布，这导致重新成形的纳米线剖面几乎接近圆形。纳米线高度被从30nm减少至16nm(分别见图IOC 与图IOG所示)。经过氢退火后的纳米线的剖面积较小π X (16/2)2 = 201nm2, Amiw= 11.6X30 = 348nm2)，其说明了纳米线也通过氢退火而细化，这是因硅从纳米线主体迁移到附接的硅SOI垫体。当纳米线尺寸较小时，硅的迁移较快，使其更易于聚集。然而如图IOF所示，即使纳米线具有蚀刻后的亚10纳米宽度(图10B)，仍可使用本发明方法。图11为通过由H2退火后的纳米线1102而连接的两个SOI垫体1104与1106的纳米线1102的剖面透射电子显微镜(TEM)图像。SOI垫体1104与1106的原始(退火前)厚度约为30nm ；纳米线1102的原始高度约为30nm，因为高度是由以RIE蚀刻SOI膜而限定。 在H2退火后，SOI垫体厚度保持固定，而纳米线的高度被减至19. 7nm。纳米线的高度的减少而不改变SOI垫体的厚度，这清楚证明了纳米线的无掩模选择性细化。同时，在SOI垫体边缘处的硅堆积1108提供了硅从纳米线主体迁移至SOI的证据。此外，细化是从纳米线的顶和底表面开始发生。从底纳米线表面开始的细化说明了该处理如何使纳米线自BOX悬浮。图12为未附接至SOI垫体的纳米线(标示为NW)的上视SEM图像，该图像显示用以限定纳米线的原始氧化物掩模以及在氢退火后的纳米线。请注意氧化物掩模边缘是粗糙的，而纳米线边缘较为平滑且由氢退火予以小平面。纳米线从掩模边缘被拉回，且聚集为较宽的纳米线。此处理导致较宽的纳米线。图13A与图13B为通过制造的器件所取得的TEM图像。具体而言，图13A中的图像显示了沿着从源极到漏极(S&D)的纳米线的剖面。用于此特定实例中的栅极电介质为硅酸铪(HfSixOx),而栅极为覆有多晶硅的氮化钽(TaN)。在图13B中的图像显示了沿栅极线路的纳米线(NW)的剖面。请注意纳米线主体厚度(沟道区域)比源极与漏极区域中的SOI 更薄，这是在压退火的无掩模细化后的氧化以及另以Si外延进行源极与漏极区域的额外增厚的结果。图14为图表1400，其说明利用本发明的纳米线细化/重新成形技术所制的基于纳米线的GAA η型沟道场效晶体管(NFET)与ρ型沟道场效晶体管(PFET)器件的测量的漏极电流-栅极电压(Id-Vg)特性。对于每一个器件而言，以源极漏极偏置(VDQ等于0.05 伏特(V)与1. OV来得出两条Id-Vg曲线。在图表1400中，χ轴代表栅极电压(以伏特来测量)，而y轴代表漏极电流(以每微米的安培数A/μ m来测量)。PFET器件曲线被绘制于图表1400的左半部，而NFET器件曲线系绘制于图表1400的右半部。就PFET器件而言， 漏极诱导势垒降低(DIBL)为每伏特51毫伏(51mV/V)，而亚阈值斜率(SSsat)为每十刻度 (Decade, dec) 77mV。就 NFET 器件而言，DIBL 为 46mV/V，SSsat 为 68mV/ 十刻度。接近理想 (60mV/十刻度)的S^at指出硅纳米线-栅极电介质界面具有低密度的界面陷阱，同时确认了此处理可获得高质量的纳米线侧壁表面。图15为图表1500，其说明利用本发明纳米线的细化/重新成形技术所制的基于纳米线的GAA器件的漏极诱导势垒降低(DIBL)，其是器件组件栅极长度的函数。纳米线沟道直径为约9nm。图中也示出具有9. 2nm的极薄SOI (ETSOI)沟道厚度(Tsoi)的平面单栅极 SOI金属氧化物半导体场效晶体管(MOSFET)的DIBL数据。在图表1500中，χ轴为闸极长度(以nm测量)，而y轴为DIBL (以mV/V测量)。如图所示，就相似栅极长度而言，GAA纳米线器件呈现出实质上较小的DIBL，使其适用于硅技术的未来尺度。以上说明本发明的示范实施例，然应了解本发明并不限于这些精确的具体实施例，该领域技术人士可在不背离本发明范畴下进行其它变化与修饰。
权利要求
1.一种器件，包含第一垫体；第二垫体；以及多个纳米线，以形成在掩埋氧化物(BOX)层之上的绝缘体上硅(SOI)层中的梯状配置连接所述第一垫体与所述第二垫体，所述纳米线具有通过将硅从所述纳米线重新分布至所述垫体而限定的一个或多个尺寸。
2.根据权利要求1的器件，还包含环绕所述纳米线的栅极。
3.根据权利要求2的器件，包含场效晶体管(FET)，其中所述纳米线的被所述栅极环绕的部分形成所述FET的沟道，所述第一垫体和所述纳米线的从与所述第一垫体邻近的所述栅极向外延伸的部分形成所述FET的源极区域，而所述第二垫体和所述纳米线的从与所述第二垫体邻近的所述栅极向外延伸的部分形成所述FET的漏极区域。
4.根据权利要求1的器件，其中所述纳米线具有一个或多个通过将硅从所述纳米线重新分布至所述垫体而限定的宽度与高度。
5.根据权利要求1的器件，其中所述纳米线被至少部分地从所述BOX层释放。
6.根据权利要求1的器件，其中所述纳米线具有将硅从所述纳米线重新分布至所述垫体而限定的形状。
7.根据权利要求1的器件，其中所述纳米线具有的厚度小于所述垫体的厚度。
8.根据权利要求3的器件，还包括在所述栅极与所述纳米线之间的电介质；以及与所述栅极邻近的间隔物。
9.根据权利要求8的器件，还包含外延层，其覆盖所述源极区域与所述漏极区域。
10.根据权利要求9的器件，其中所述外延层将所述纳米线的从与所述垫体邻近的所述栅极向外延伸的部分融合为连续硅块。
11.根据权利要求1的器件，还包含在所述垫体与一个或多个所述纳米线的接合位置处的硅堆积。
12.一种用于制造器件的方法，包含以下步骤在掩埋氧化物(BOX)层之上的SOI层中以梯状配置构图第一垫体、第二垫体以及连接所述第一垫体与所述第二垫体的多个纳米线；以及在一压力、温度下使所述纳米线和所述垫体接触惰性气体达一时长，以便足以使硅从所述纳米线迁移到所述垫体。
13.根据权利要求12的方法，还包含以下步骤形成环绕所述纳米线的栅极。
14.根据权利要求13的方法，其中所述器件包含FET，且其中所述纳米线的由所述栅极环绕的部分形成所述FET的沟道，所述第一垫体和所述纳米线的从与所述第一垫体邻近的所述栅极向外延伸的部分形成所述FET的源极区域，而所述第二垫体和所述纳米线的从与所述第二垫体邻近的所述栅极向外延伸的部分形成所述FET的漏极区域。
15.根据权利要求12的方法，其中所述惰性气体不与硅反应。
16.根据权利要求12的方法，其中所述惰性气体包含氢气。
17.根据权利要求16的方法，其中所述纳米线和所述垫体在约30托耳至约1000托耳之间的压力下接触氢气。
18.根据权利要求16的方法，其中所述纳米线和所述垫体在约600°C至约1100°C间的温度下接触氢气。
19.根据权利要求16的方法，其中所述纳米线和所述垫体接触氢气约1分钟至约120 分钟的时长。
20.根据权利要求12的方法，还包含以下步骤 从所述BOX层至少部分地释放所述些纳米线。
21.根据权利要求20的方法，其中从所述BOX层释放所述纳米线的步骤包含以下步骤底切在所述纳米线之下的所述BOX层。
22.根据权利要求20的方法，其中使所述纳米线和垫体接触所述惰性气体的步骤使所述纳米线从所述BOX层释放。
23.根据权利要求14的方法，还包含以下步骤在形成所述栅极之前，用电介质涂敷所述纳米线，使得所述栅极通过所述电介质而与所述些纳米线分隔；以及形成与所述栅极邻近的间隔物。
24.根据权利要求23的方法，还包含以下步骤 形成外延层，其覆盖所述源极和漏极区域。
25.根据权利要求M的方法，其中所述外延层将所述纳米线的从与所述垫体邻近的所述栅极向外延伸的部分融合为连续硅块。
全文摘要
本发明提供了基于半导体的电子器件及其制造技术。在本发明的一个方面中，提供了一种器件，包含第一垫体；第二垫体；以及多个纳米线，以形成在掩埋氧化物(BOX)层之上的绝缘体上硅(SOI)层中的梯状配置连接所述第一垫体与所述第二垫体，所述纳米线具有通过将硅从所述纳米线重新分布至所述垫体而限定的一个或多个尺寸。所述器件可包含场效晶体管(FET)，其具有环绕纳米线的栅极，其中所述纳米线的由所述栅极所环绕的部分形成所述FET的沟道，所述第一垫体和所述纳米线的从与所述第一垫体邻近的所述栅极向外延伸的部分形成所述FET的源极区域，而所述第二垫体和所述纳米线的从与所述第二垫体邻近的所述栅极向外延伸的部分形成所述FET的漏极区域。
文档编号H01L29/78GK102301482SQ201080006114
公开日2011年12月28日 申请日期2010年2月2日 优先权日2009年2月4日
发明者G·科恩, J·W·斯雷特, S·邦萨伦提普 申请人:国际商业机器公司