专利名称：用于改善量子阱器件中的并行传导的设备和方法
技术领域：
本发明的领域总体涉及半导体集成电路制造领域，更具体地而非排他地，本发明涉及量子阱结构，该结构具有P-N(正-负)结超晶格，从而提供对电势漏电流的整流 (rectification) 0背景资料各种形成于诸如硅等衬底上的具有包括外延生长异质结构的量子阱晶体管的电子和光电子器件在晶体管沟道中提供格外高的载流子迁移率。这些器件提供了格外高的驱动电流性能，实现了更低的能耗，并且能够提供更高速的逻辑应用。但是，与具有量子阱的负型金属氧化物半导体(NMOQ相比，具有量子阱的正型金属氧化物半导体(PM0Q存在晶体管沟道中迁移率低的问题。可以通过使量子阱发生应变而提高PMOS量子阱的迁移率，但是也会发生对应的缺陷，缺陷的表现形式是提高了并行传导的量，从而导致OFF状态漏电流方面的劣化。
通过参考下文中结合附图给出的详细说明，本发明的上述方面和很多附带的优点将得到更好的理解，因而更易于得到认识，在附图中，所有的图示中采用类似的附图标记表示类似的部分(除非另作说明)图1是描述了用于形成具有P-N结超晶格的量子阱结构的制造过程的一个实施例的流程图。图2是衬底上的具有P-N结超晶格的量子阱结构的截面图。图3是包括栅极电极和栅极隔离间隔体的非平面量子阱器件的等距视图。图4示出了具有中央处理单元的系统，所述中央处理单元包括调制掺杂非平面晶体管。
具体实施例方式在各实施例中描述了用于在量子阱器件中结合P-N结超晶格的设备和方法。在下述说明中将描述各种实施例。但是，本领域技术人员将认识到，可以在缺少一个或多个具体细节的情况下，或者采用其他替代和/或额外方法、材料或部件的情况下实践所述的各实施例。在其他情况下，未详细示出或描述公知的结构、材料或操作，以避免对本发明的各实施例的各个方面造成混淆。类似地，出于解释的目的，对具体的数量、材料和构造做出了阐述，从而提供对本发明的透彻的理解。但是，可以在不存在具体细节的情况下实践本发明。 此外，应当理解，图中所示的各实施例是示范性的表示，未必是按比例描绘的。在整个本说明书中引用的“一个实施例”或“实施例”是指在本发明的至少一个实施例中包含了联系所述实施例描述的特定特征、结构、材料或特点，但并不表示它们存在于每一实施例中。因而，在贯穿本说明书的不同位置出现的短语“在一个实施例中”或“在实施例中”未必是指本发明的同一实施例。此外，可以在一个或多个实施例中通过任何适当的方式结合所述特定特征、结构、材料或特点。可以包含各种额外的层和/或结构，和/或在其他实施例中可以省略所描述的特征。将按照对理解本发明最有帮助的方式将各项操作作为多个分立的操作依次予以说明。但是不应将所述说明顺序理解为暗示这些操作必然是顺序相关的。具体而言，未必按照所给出的顺序执行这些操作。可以按照不同于所描述的实施例的顺序执行所描述的操作。可能执行各种额外的操作，和/或可以在其他实施例中省略所描述的操作。可以通过实施外延生长量子阱来改善平面和多栅极晶体管的性能，所述量子阱包括至少两种具有不同带隙的材料，其中，采用嵌入到缓冲层内或者与缓冲层相邻的P-N结超晶格对量子阱进行整流，从而将量子阱与衬底有效地隔离开。优选地，由诸如硅(Si)和锗(Ge)等IV族元素形成带隙材料，但是也可以采用III-V和II-VI系统。III-V系统是一种化合物，构成该化合物的元素具有至少一种III族元素和至少一种V族元素。II-VI系统是一种化合物，构成该化合物的元素具有至少一种II族元素和至少一种VI族元素。在量子阱和衬底之间采用包括多个P-N结的P-N结超晶格的优点在于多个P-N结的采用提高了所述P-N结中的至少一个无缺陷的概率，从而将量子阱与衬底电隔离开。采用与常规的基于硅的制造能力兼容的工艺流程制造具有处于缓冲层内或与之相邻的P-N结超晶格的量子阱将成为半导体器件制造领域的一项进步。与包括量子阱的类似器件相比，采用具有P-N结超晶格的量子阱能够显著降低并行传导。例如，具有量子阱的正掺杂金属氧化物半导体(PM0Q器件通常存在迁移率低的问题，除非使量子阱发生应变。 然而，具有发生了应变的量子阱的PMOS器件可能存在并行传导的量很大的问题，从而导致显著的漏电流通过寄生层，这可能使OFF状态漏电流严重劣化。在图1中参考图2中的图示描述了用于改善量子阱器件中的并行传导的实施例。 现在，来看附图，图1是描述了用于形成具有P-N结超晶格的量子阱结构的制造过程的实施例的流程图，从而提供可以包含在平面或非平面量子阱器件中的经整流的量子阱结构200。 在单元100中，在衬底上形成基于硅的P-N结。基于硅的P-N结对应于图2中的经整流的量子阱结构200的Si P-N结210。采用分子束外延(MBE)法、液相外延(LPE)法、化学气相沉积CVD)法、超高真空化学气相沉积(UHCVD)法、金属有机化学气相沉积(MOCVD)法或原子层外延(ALE)法中的一种或多种方法在衬底205上形成Si P-N结210以及经整流的量子阱结构200中的其他层。 衬底205可以优选包括体硅，在一些情况下，可以包括掩埋绝缘体上硅子结构(未示出)。 或者，衬底205可以包括能够与硅结合的其他材料，例如锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。尽管这里描述了可以由其形成衬底205的材料的几个例子，但是任何可以充当在其上可以构建半导体器件的基础的材料都落在本发明的精神和范围内。在这一实施例中，在衬底205上形成Si P-N结210，Si P-N结210的正掺杂部分 207生长在衬底205上并与之直接相邻，Si P-N结210的负掺杂部分209生长在所述正掺杂部分207上并与之直接相邻。Si P-N结210的厚度大约介于500埃(A )和IOOOOA之间的范围内。Si P-N结210包括硅，从而在衬底205和Si P-N结210之间的界面处提供匹配或者紧密匹配的晶格。正掺杂部分207通常是掺杂了硼的硅，掺杂浓度介于5. 0E16原子 /cm3和1. 0E19原子/cm3之间的范围内，更优选介于2. 0E17原子/cm3和8. 0E17原子/cm3 之间的范围内。但是，在另一实施例中，可以采用诸如镓(Ga)或铟(In)等另一种III族元素掺杂正掺杂部分207。负掺杂部分209通常是掺杂了磷(P)、砷(As)或锑(Sb)的硅，掺杂浓度介于1. 0E16原子/cm3和1. 0E19原子/cm3之间的范围内，更优选介于2. 0E17原子 /cm3和8. OE17原子/cm3之间的范围内。在图1所示的单元110中，并且如图2所示，在Si P-N结210上形成结间缓冲层 (inter junction buffer layer) 215。可以在不使Si P_N结210暴露于潜在污染物的情况下就地执行结间缓冲层215的形成。在一个实施例中，结间缓冲层215由均勻的硅锗(SiGe)
层形成，该层的厚度足以使晶格失配降至最低或消除，该厚度大约介于1000A到10000A之
间的范围内。在另一实施例中，结间缓冲层215由渐变SiGe层形成，从而在Si P-N结210 的晶格尺寸调整和处于相邻位置的SiGe P-N结220的晶格尺寸调整之间提供过渡。将渐变SiGe层用于结间缓冲层215可以降低或消除SiGe P-N结220中由于晶格失配造成的缺陷，从而提供与衬底205的增强的隔离。在这一实施例中，结间缓冲层215是SiGe连续渐变层，该层在Si P-N结210的界面处具有大约20原子重量％ (at )的Ge浓度，在 SiGe P-N结220的界面处可高达大约80at 的Ge浓度。在另一实施例中，结间缓冲层 215是SiGe阶跃渐变层，其Ge浓度沿结间缓冲层215的厚度存在从Si P-N结210的界面处的较低Ge浓度变为SiGe P-N结220的界面处的较高Ge浓度的相对突然的变化。如图1的单元120中所述，在结间缓冲层215上形成SiGe卩州结220，5土66 P-N结 220的正掺杂部分207生长于结间缓冲层215上并与之直接相邻，SiGe P-N结220的负掺杂部分209生长于正掺杂部分207上并与之直接相邻。结合Si P-N结210形成SiGe P-N 结220生成了 P-N结超晶格。SiGe P-N结的应用目的在于减少或避免漏电流抵达结间缓冲层215。在图1中给出了对两个P-N结的描述，在图2中对其进行了图示，但是也可以添加额外的P-N结(未示出)，从而提供进一步增强与衬底205的隔离的P-N结超晶格。SiGe P-N结220的厚度大约介于500A和IOOOOA之间的范围内。SiGe P-N结220 包括SiGe化合物，从而在SiGe P-N结220和相邻层之间的界面处提供匹配或者紧密匹配的晶格，例如，所述相邻层是图2所示的SiGe缓冲层225。正掺杂部分207通常是掺杂了硼的SiGe，掺杂浓度介于5. 0E16原子/cm3和1. 0E19原子/cm3之间的范围内，更优选介于 2. 0E17原子/cm3和8. 0E17原子/cm3之间的范围内。在图1的单元130中，并且如图2所示，任选在SiGe P-N结220上形成顶部缓冲层。在这一实施例中，顶部缓冲层是SiGe缓冲层225，其包括浓度介于40at. wt. %和80at. wt. %之间的Ge，更优选介于65at. wt. %和75at. wt. %之间的Ge。可以在不使SiGe P-N 结220暴露于潜在的污染物的情况下就地执行SiGe P-N结220的形成。在一个实施例中， SiGe缓冲层225由均勻的硅锗(SiGe)层形成，其厚度可高达ΙΟΟΟΑ，但是所述实施例不受此限制。在另一实施例中，SiGe缓冲层225由Sife渐变层形成，从而降低或消除SiGe缓冲层225和相邻层之间的界面处或附近的晶格缺陷。 在图1的单元140中，并且如图2所示，在SiGe缓冲层225上形成底部阻挡层230。 在这一实施例中，底部阻挡层230由SiGe化合物形成，该化合物包括浓度介于40at. wt. % 和80at. wt. %之间的Ge。使底部阻挡层230外延生长至厚度介于IOnm到50纳米(nm)或者更优选介于IOnm到30nm之间。 在图1的单元150中，并且如图2所示，在底部阻挡层230上形成delta掺杂层 235。可以通过中止底部阻挡层230的外延形成并使底部阻挡层230的表面暴露于基本掺杂
6原子流或者掺杂前体流来执行delta掺杂层235的形成。Delta掺杂层235的形成提供了边界清晰的窄掺杂层，从而提供了具有高峰值浓度和与单原子层一样窄的窄分布宽度的掺杂分布。Delta掺杂层235的厚度可以介于5A到300A之间的范围内，更优选介于5A到2θΑ 之间的范围内。用于形成delta掺杂层235的材料可以是硼(B)、磷(P)、砷(As)和/或锑 (釙)。在形成delta掺杂层235之后，在图1的单元160内形成间隔体层M0。间隔体层 240可以包括与用于形成底部阻挡层230的材料相同的材料，但是实施例不受此限制。例如，间隔体层240可以由可能提供与相邻覆盖层的改善的晶格匹配的材料形成。可以通过终止用于形成delta掺杂层235的掺杂源并继续用于形成底部阻挡层230的外延生长来形成间隔体层对0。通过这种方式形成间隔体层240将掺杂原子充分限定到了 delta掺杂层 235的区域内。图2所示的包括底部阻挡层230、delta掺杂层235和间隔体层MO的层的堆叠是delta掺杂的大带隙堆叠M5。在图1的单元170中，在具有被形成为与大带隙材料相邻的窄带隙材料的间隔体层240上形成包括对应于图2的窄带隙层250的窄带隙材料的量子阱层。在这一实施例中， 窄带隙层250由Ge形成，但是实施例不限于此。或者，窄带隙层250可以由hSb或GaAs 形成。窄带隙层250的厚度介于5nm到IOOnm之间的范围内，更优选介于20nm到40nm之间的范围内。在图1的单元180中，任选在窄带隙层250上形成顶部阻挡层255。在一个实施例中，采用外延工艺由SiGe形成图2的顶部阻挡层255。但是，顶部阻挡层255也可以由另一种具有相对较大的带隙的材料形成，例如，InAlAs、AlGaAs, AlInSb和InP。将顶部阻挡层 255的厚度有选择地设计为提供预期的阻挡特性，在一个实施例中，该厚度可以介于IOnm 到60nm之间的范围内，更优选介于15nm到30nm之间的范围内。可以在各种实施例中，例如，在调制掺杂平面晶体管(未示出)或者如图3所示沿笛卡儿坐标系的x、Y和Z轴绘制的非平面晶体管中采用经整流的量子阱结构。在这一实施例中，腐蚀图2的顶部阻挡层255，以露出窄带隙层250。通过采用本领域技术人员已知的干法蚀刻和/或湿法蚀刻技术蚀刻顶部阻挡层255，使窄带隙层250露出。所提供的具体的干法蚀刻和/或湿法蚀刻序列(sequence)对于顶部阻挡层255的蚀刻而言是选择性的，而不会显著干扰窄带隙层沈0。如图3所示，对图2的窄带隙层250和delta掺杂的大带隙堆叠M5的部分进行构图，以形成多栅极体320。可以采用光刻技术和蚀刻技术对窄带隙层250进行构图，以生成具有三个长度基本相同的栅极的三栅极器件结构。在备选实施例中，对窄带隙层250进行构图，以生成具有两个长度基本相同的栅极的窄finFET结构(未示出)。还对delta掺杂的大带隙堆叠245的部分进行构图，以形成凹陷区域。在这一实施例中，对图2的底部阻挡层230、delta掺杂层235和间隔体层MO的部分进行腐蚀，以形成大带隙结构305，并为与大带隙结构305相邻的隔离区315的形成提供凹陷。可以通过在多栅极体320的形成过程中对delta掺杂的大带隙堆叠245进行构图而形成大带隙结构305，所述多栅极体起着调制掺杂的非平面晶体管的有源区的作用。对大带隙结构305进行构图，以提供大带隙基础厚度310，其中，大带隙基础厚度 310可以几乎等于大带隙结构305的整个厚度。或者，所述大带隙基础厚度310可以为零，这样隔离区315将与SiGe缓冲层225直接相邻。隔离区315可以由电介质材料形成，例如，氧化硅、氮化硅、氮氧化硅或高k电介质材料。可以用于形成隔离区315的材料中的一些包括氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。可以采用常规沉积方法， 例如，常规化学气相沉积(CVD)、低压CVD或物理气相沉积(PVD)工艺形成隔离区315。优选采用常规原子层CVD工艺。在多栅极体320和隔离区315上形成多栅极电介质层330，所述多栅极电介质层 330包括氧化硅或高K材料的至少其中之一。高K材料包括氧化镧、氧化钽、氧化钛、氧化铪、氧化锆、锆钛酸铅、钛酸锶钡或氧化铝的至少其中之一。采用本领域技术人员已知的方法，例如，等离子体加强化学气相沉积(PECVD)、高密度化学气相沉积(HDCVD)、分子有机化学气相沉积(MOCVD)、原子层沉积(ALD)或溅射在多栅极体320上沉积作为共形层的多栅极电介质层330。在多栅极电介质层330上制作具有预期厚度的共形功函数金属层335。功函数金属是具有已知功函数的金属，功函数是以电子伏特m为单位的金属的固有特性。在一个实施例中，功函数金属层330包括氮化钛、氮化钽或另一过渡氮化物金属的至少其中之一。 功函数金属层厚度是多栅极器件的目标阈值电压(Vt)的函数。在一个实施例中，采用方向敏感物理气相沉积(PVD)工艺形成功函数金属层。在功函数金属层335上制作诸如多晶硅等多栅极电极340和硬掩模345。通过本领域技术人员公知的一系列沉积、光刻和蚀刻处理形成多栅极电极340和硬掩模345。多栅极电极340可以是掺杂的或未掺杂的，硬掩模345可以包括氮化硅或氮氧化硅。形成栅极隔离间隔体350，从而在接下来的处理过程中保护多栅极电极340、功函数金属层335和多栅极电介质层330。在这一实施例中，将图3的非平面晶体管构造为通过对到衬底205的电流泄漏引起的势电流进行整流而改善并行传导。包括Si P-N结210和SiGeP-N结220的 P-N结超晶格的应用能够显著降低由到衬底205的漏电流导致的并行传导。图4示出了具有中央处理单元的系统，所述中央处理单元包括调制掺杂的平面和 /或非平面晶体管。这里，示出了根据一个实施例的通信系统400，其用于采用中央处理单元(CPU)410处理数据，所述中央处理单元包括具有调制掺杂的非平面晶体管的晶体管。通信系统400可以包括具有CPU410的母板420和耦合至总线440的网络接口 430。更具体而言，CPU 410可以包括较早描述的调制掺杂的非平面晶体管和/或其制造方法。根据应用， 通信系统400可以额外包括其他部件，包括但不限于易失性和非易失性存储器、图形处理器、数字信号处理器、密码处理器、芯片组、大容量存储器(例如，硬盘、紧致盘(CD))、数字多功能盘(DVD)，等等)，等等。这些部件中的一个或多个还可以包括较早描述的渐变高锗含量硅锗区域和/或其制造方法。在各实施例中，通信系统400可以是个人数字助理(PDA)、 移动装置、平板计算装置、膝上型计算装置、台式计算装置、机顶盒、娱乐控制单元、数字照相机、数字视频记录器、⑶播放器、DVD播放器或其他类似的数字装置。出于举例说明和描述的目的给出了上述对本发明的实施例的描述。其目的并非在于对本发明进行穷举，或者将本发明限定为所公开的精确形式。这一描述和权利要求包括诸如左、右、顶部、底部、上方、下方、上、下、第一、第二等词语，所述词语仅用于描述目的，不应将其认定为存在限定作用。例如，指定相对竖直位置的词语是指这样一种情况，即，衬底或集成电路的器件侧面(或有源表面)是该衬底的“顶部”表面；实际上衬底可以处于任何取向上，因而在标准的地球参考系中衬底的“顶部”面可以低于“底部”面，但其仍然落在“顶部”一词的含义范畴内。文中采用的(权利要求中包括的)“在...上”一词不表示在第二层上的第一层直接处于第二层上并与之直接接触，除非专门指出；在第一层和第一层上的第二层之间可能存在第三层或其他结构。可以按照若干种位置和取向制造、使用或运输文中描述的器件或物品的实施例。 本领域技术人员能够认识到根据上述教导很多修改和变化都是可能的。本领域技术人员将能够认识到图中所示的各个部件的各种等效组合和替换。因此，应当指出本发明的范围不限于这一详细描述，而是由所附权利要求加以限定的。
权利要求
1.一种量子阱器件，包括 包括第一材料的衬底；位于所述衬底上的第一 P-N结，所述第一 P-N结包括所述第一材料； 位于所述第一 P-N结上的缓冲层，所述缓冲层包括所述第一材料和第二材料； 位于所述缓冲层上的delta掺杂的大带隙堆叠，所述delta掺杂的大带隙堆叠包括所述第二材料；以及位于所述delta掺杂的大带隙堆叠上的窄带隙层。
2.根据权利要求1所述的量子阱器件，还包括位于包括所述第二材料的所述缓冲层上的第二 P-N结。
3.根据权利要求2所述的量子阱器件，其中，所述第一材料为硅，所述第二材料为锗。
4.根据权利要求1所述的量子阱器件，其中，所述第一P-N结还包括掺有硼的正掺杂部分，掺杂浓度介于2. 0E17原子/cm3和8. 0E17原子/cm3之间的范围内。
5.根据权利要求2所述的量子阱器件，其中，所述量子阱器件为平面晶体管。
6.根据权利要求2所述的量子阱器件，还包括厚度介于15纳米到30纳米之间的范围内的顶部阻挡层。
7.根据权利要求2所述的量子阱器件，其中，所述窄带隙层的厚度介于20纳米到40纳米之间的范围内。
8.一种非平面晶体管，包括 衬底；位于所述衬底上的P-N结超晶格；位于所述P-N结超晶格上的delta掺杂的大带隙堆叠；以及位于所述delta掺杂的大带隙堆叠上的多栅极体。
9.根据权利要求8所述的非平面晶体管，还包括位于所述P-N结超晶格的第一P-N结和第二 P-N结之间的缓冲层。
10.根据权利要求9所述的非平面晶体管，其中，所述第一P-N结包括硅，所述第二 P-N 结包括锗。
11.根据权利要求9所述的非平面晶体管，其中，所述第一P-N结还包括负掺杂部分，所述负掺杂部分被掺杂有从由磷(P)、砷(As)和锑(Sb)构成的集合中选出的掺杂剂。
12.根据权利要求9所述的非平面晶体管，还包括位于所述多栅极体上的功函数金属和隔离区。
13.根据权利要求12所述的非平面晶体管，还包括位于所述功函数金属上的多栅极电极。
14.根据权利要求13所述的非平面晶体管，其中，所述多栅极体包括浓度介于40和80 原子重量％之间的Ge。
15.一种方法，包括 在衬底上形成第一 P-N结；在所述第一 P-N结上形成第一缓冲层； 在所述缓冲层上形成第二 P-N结； 在所述第二 P-N结上形成第二缓冲层；以及在所述第二缓冲层上形成delta掺杂的大带隙堆叠。
16.根据权利要求15所述的方法，其中，所述第一P-N结还包括正掺杂部分，所述正掺杂部分掺杂有硼，掺杂浓度介于2. 0E17原子/cm3和8. 0E17原子/cm3之间的范围内。
17.根据权利要求15所述的方法，还包括位于所述delta掺杂的大带隙堆叠上的窄带隙层和顶部阻挡层。
18.根据权利要求17所述的方法，其中，所述顶部阻挡层的厚度介于15纳米到30纳米 (nm)之间的范围内。
19.根据权利要求17所述的方法，其中，所述窄带隙层的厚度介于20纳米到40纳米 (nm)之间的范围内。
20.根据权利要求15所述的方法，其中，所述delta掺杂的大带隙堆叠包括锗(Ge)。
全文摘要
文中总体描述了提供用于改善并行传导的量子阱器件的设备和方法的实施例。可以描述其他实施例并要求其权利。
文档编号H01L29/78GK102308388SQ201080007045
公开日2012年1月4日 申请日期2010年3月2日 优先权日2009年3月16日
发明者B·舒-金, B-Y·吉恩, M·胡代特, R·周, R·皮拉里塞泰 申请人:英特尔公司