专利名称：通过倾斜离子注入来形成鳍和鳍式fet的制作方法
技术领域：
本发明涉及微电子。更具体而言，本发明涉及一种形成鳍式FET(finFET)器件的方法。
背景技术：
半导体场效应晶体管(FET)的尺寸在过去约三十年已经稳定地缩减，这是因为成比例降至更小尺寸导致持续的器件性能改善。平面FET器件通常具有定位于半导体沟道上方并且通过栅极氧化物薄层来与沟道电隔离的导电的栅极电极。通过向导电栅极施加电压来对经过沟道的电流进行控制。对于给定的器件长度而言，用于FET的电流驱动的数量由器件宽度(w)限定。电流驱动与器件宽度成比例地缩放，其中较宽的器件比较窄的器件输送更多的电流。集成电路(IC)的不同部分要求FET驱动不同数量的电流(即，具有不同的器件宽度)，这在平面 FET器件中通过仅改变器件栅极宽度(经由光刻)特别容易实现。由于常规平面FET缩放达到基本限制，所以半导体业正在寻求将有助于继续提高器件性能的更多非常规几何结构。一类这样的器件为鳍式FET，这是一种包括薄鳍结构的多栅极晶体管架构，该薄鳍结构形成场效应晶体管的主体。
发明内容
本发明的第一方面提供一种形成多个鳍式FET器件的方法，其中各鳍式FET可以具有亚光刻尺寸的宽度。广而言之，该方法包括在位于衬底上的含半导体层顶上形成具有多个开口的掩膜。然后进行倾斜离子注入以向含半导体层的第一部分引入掺杂剂，其中实质上不含掺杂剂的其余部分存在于掩膜之下。此后，相对于含半导体层的实质上不含掺杂剂的其余部分选择性地去除含半导体层的包含掺杂剂的第一部分以提供图案。然后向衬底中转移图案以提供宽度为亚光刻尺寸的鳍结构。本发明的又一方面提供一种制造如鳍式FET之类的半导体器件的方法，该方法包括首先在位于衬底上的含半导体层顶上形成具有多个开口的掩膜。掩膜的多个开口中的相邻开口以范围从30nm到200nm的尺寸隔开。然后进行倾斜离子注入以向含半导体层的第一部分引入浓度范围从1 X IO18个原子/cm3到8 X IO21个原子/cm3的掺杂剂，其中含半导体层的在掩膜之下的其余部分实质上不含掺杂剂。相对于含半导体层的其余部分选择性地蚀刻含半导体层的第一部分以提供蚀刻掩膜，该蚀刻掩膜具有宽度范围从5nm到IOOnm的开口。然后向下层衬底中转移由蚀刻掩膜所提供的图案以提供宽度范围从5nm到IOOnm的鳍结构。在另一方面中，提供一种可以用来产生多个鳍结构的蚀刻掩膜，其中蚀刻掩膜所产生的各鳍结构具有亚光刻尺寸的宽度，并且亚光刻尺寸的距离将相邻鳍式FET结构隔开。广而言之，蚀刻掩膜包括含半导体层，该含半导体层包括由未掺杂半导体间隔物隔开的掺杂半导体区域，其中掺杂半导体区域和未掺杂半导体间隔物中的每个的宽度均为亚光刻尺寸。
结合其中相似标号表示相似元件和部分的以下附图将最好地理解通过例子给出而并非使本发明仅限于此的下文具体描述，在附图中图1是在根据本发明一个实施例的用于形成鳍式FET器件的方法中使用的初始结构的侧视横截面图，其中初始结构包括绝缘体上半导体(SOI)衬底，该衬底具有存在于SOI 衬底的上表面上的电介质层和在电介质层顶上的含半导体层。图2是描绘了根据本发明一个实施例的形成具有多个开口的掩膜的侧视横截面图，该掩膜覆盖在存在于衬底上的含半导体层上面，其中掩膜的多个开口中的相邻开口以最小特征尺寸隔开；图3是描绘了根据本发明一个实施例的掩膜修整的侧视横截面图。图4是描绘了根据本发明一个实施例的进行倾斜离子注入以向含半导体层的第一部分引入掺杂剂的侧视横截面图，其中实质上不含掺杂剂的其余部分存在于掩膜之下。图5是描绘了根据本发明一个实施例的蚀刻掩膜的侧视横截面图，该蚀刻掩膜用于产生宽度为亚光刻尺寸的鳍结构，其中蚀刻掩膜包括含半导体层，该半导体层具有掺杂的第一部分和实质上不含掺杂剂的其余部分。图6是描绘了根据本发明一个实施例的相对于含半导体层的实质上不含掺杂剂的其余部分选择性地去除含半导体层的包含掺杂剂的第一部分以提供用于形成鳍结构的图案的侧视横截面图。图7是描绘了根据本发明一个实施例的向存在于衬底的上表面上的电介质层中转移图案的侧视横截面图。图8是描绘了根据本发明一个实施例的向绝缘体上半导体衬底的SOI层中转移图案以提供宽度为亚光刻尺寸的鳍结构的侧视横截面图。图9A是根据本发明一个实施例的鳍式FET结构的俯视平面图。图9B是图9A中描绘的鳍式FET结构的侧视横截面图。
具体实施例方式这里公开本发明的具体实施例；然而将理解的是，公开的实施例仅举例说明可以用各种形式实施的本发明。此外，结合本发明的各种实施例给出的各个例子旨在于举例说明而非限制性的。另外，附图未必按比例绘制，一些特征可能被增大以示出特定部件的细节。因此，这里公开的具体结构和功能细节将不被解释为限制性的，而仅为用于教导本领域技术人员以不同方式运用本发明的有代表性的基础。本发明涉及用于形成诸如鳍式FET半导体器件之类的半导体器件的结构和方法。 在描述以下结构和方法时，除非另有指明，否则以下术语具有以下含义。如这里所用，“半导体”是指如下本征半导体材料，该本征半导体材料已经被掺杂 (也就是说，已经向其中引入掺杂剂)从而给予其与本征半导体不同的电性质。掺杂涉及向本征半导体添加掺杂剂原子，这改变本征半导体在热平衡时的电子和空穴载流子浓度。由在非本征半导体中的主导载流子浓度将它分类为n型或者ρ型半导体。
如这里所用，“鳍结构”是指作为场效应晶体管的主体来运用的半导体材料，其中栅极电介质和栅极定位于鳍结构周围，从而使得电荷沿着在鳍结构的两侧上的沟道流动并且可选地沿着鳍结构的顶表面流动。如用来描述鳍结构的“宽度”是将存在于鳍结构的相对侧上的沟道隔开的尺寸。如这里所用，“各向异性蚀刻工艺”表示如下材料去除工艺，在该工艺中在与待蚀刻的表面垂直的方向上的蚀刻速率比在与待蚀刻的表面平行的方向上大。术语“各向同性蚀刻工艺”是指如下材料去除工艺，在该工艺中蚀刻反应速率在任何方向上相同。术语“最小特征尺寸”是指通过光刻可获得的实质上最小尺寸。术语“亚光刻尺寸”是指小于通过光刻可获得的最小尺寸。如这里所用，术语“电介质”、“绝缘”或者“绝缘性质”表示室温导电率小于约 ΙΟ·( Ω-m)-1 的材料。如这里所用，在涉及材料去除工艺时的术语“选择性”表示被施加材料去除工艺的结构的第一材料的材料去除速率大于至少另一材料的去除速率。如这里所用，在涉及材料去除工艺时的术语“无选择性”表示被施加材料去除工艺的结构的第一材料的材料去除速率与其它材料实质上相同。为了下文描述，术语“上”、“下”、“右”、“左”、“竖直”、“水平”、“顶部”、“底部”及其
派生词应当涉及如在附图中定向的本发明。另外，将理解的是，当作为层、区域或者衬底的元件被称为在另一元件“上”、“顶上”或者“之上”或者“覆盖在...的上面”或者“底下”或者“之下”或者“下面”时，它可以直接在其它元件上或者也可以存在居间元件。对照而言，当单元被称为“直接在另一元件上”或者“直接在另一元件之上”或者“与另一单元直接物理地接触”时，则不存在居间元件。在说明书中引用“一个实施例”、“实施例”、“例子”等表明所描述的实施例或者例子可以包括特定特征、结构或者特性，但是并非每个实施例可能必须包括特定特征、结构或者特性。另外，这样的短语未必是指相同实施例。另外，当结合实施例描述特定特征、结构或者特性时，认为结合无论是否明确描述的其它实施例和例子来实现这样的特征、结构或者特性在本领域技术人员的知识范围内。图1-图8描绘了用于形成多个鳍式FET器件的工艺序列的一个实施例，其中各鳍式FET器件具有宽度Wl为亚光刻尺寸的鳍结构。在图1-图8中图示的本发明这一实施例的方法包括首先在衬底顶上形成含半导体层。然后在含半导体层的表面上形成具有多个开口的掩膜，其中掩膜的开口具有与最小特征尺寸F相等的宽度。此后，该方法还包括经由倾斜离子注入向含半导体层的第一部分中引入掺杂剂，其中含半导体层的实质上不含掺杂剂的其余部分存在于掩膜之下。在接下来的步骤中，相对于含半导体层的其余部分选择性地去除含半导体层的第一部分，并且向衬底中转移图案以提供宽度Wl为亚光刻尺寸的鳍结构。图1描绘了在根据本发明的用于形成鳍式FET器件的方法的一个实施例中使用的初始结构。初始结构可以包括衬底5以及含半导体层6和电介质层4的堆叠15。在一个实施例中，衬底5包括SOI衬底。SOI衬底包括通过掩埋绝缘层2来相互电隔离的底部半导体层1和顶部半导体层3 (可互换地称为SOI层幻。顶部半导体层3和底部半导体层1可以包括以下中的至少一个Si、Ge合金、SiGe、GaAs、InAs, InP, SiCGe, SiC 以及其它ΙΙΙΛ族或者II/VI族化合物半导体。顶部半导体层3和底部半导体层1可以包括相同或者不同材料。在一个例子中，整个顶部半导体层3或者顶部半导体层3的部分可以是非晶硅、多晶硅或者单晶硅。在一个例子中，整个底部半导体层1或者底部半导体层1 的部分可以是非晶硅、多晶硅或者单晶硅。除了前述类型的半导体衬底之外，在本发明中运用的半导体衬底也可以包括混合取向半导体衬底，其中顶部半导体层3和底部半导体层1具有不同晶体取向的表面区域。顶部半导体层3和底部半导体层1可以是掺杂的、未掺杂的或者其中包含掺杂区域和未掺杂区域。另外，顶部半导体层3和底部半导体层1可以在其中包含有应变区域和无应变区域。 在一个例子中，顶部半导体层3和底部半导体层1可以包含拉伸应变区域和压缩应变区域。将顶部半导体层3和底部半导体层1隔开的掩埋绝缘材料2可以是晶体或者非晶体氧化物、氮化物、氮氧化物或者任何其它适当绝缘材料。在本发明中运用的SOI衬底5可以利用包括键合步骤的层转移工艺来形成。取而代之，可以在形成SOI衬底5中使用诸如 SIMOX(注入氧隔离)之类的注入工艺。衬底5的各种层的厚度可以取决于在形成这些层时所使用的技术而变化。在一个实施例中，顶部半导体层3具有从3nm到IOOnm的厚度，掩埋绝缘层2具有从IOnm到150nm 的厚度，并且SOI衬底5的底部半导体层1的厚度对于本发明而言无关紧要。注意到，虽然在下文讨论中描绘和描述SOI衬底，但是可以预想利用体半导体衬底的本发明的实施例。在其中使用体半导体衬底的本发明一个例子中，体半导体衬底包括以下中的至少一个Si、Ge合金、5166、63六8、11^8、化？、5比66、5比以及其它III/V族或者 II/VI族化合物半导体。仍然参照图1，由含半导体层6和电介质层4组成的分层堆叠15存在于衬底5顶上。电介质层4可以定位于衬底5的顶部半导体层3的上表面上。含半导体层6定位于电介质层4的上表面上。电介质层4可以由氮化物、氧化物、氮氧化物材料和/或任何其它适当电介质层组成。电介质层4可以包括单个电介质材料层或者多个电介质材料层。可以通过沉积工艺 (诸如化学气相沉积(CVD)和/或原子层沉积(ALD))形成电介质层4。化学气相沉积(CVD) 是如下沉积工艺，在该工艺中由于在高于室温(25°C到900°C )下在气态反应物之间的化学反应而形成沉积物质；其中该反应的固体产物沉积于如下表面上，在该表面上将形成有固体产物的膜、涂层或者层。CVD工艺的变体包括但不限于常压CVD (APCVD)、低压CVD (LPCVD) 和等离子体增强CVD (EPCVD)、金属有机CVD (MOCVD)，并且也可以运用它们的组合。取而代之，可以使用诸如热氧化或者热氮化之类的生长工艺来形成电介质层4。电介质层4可以具有范围从Inm到IOOnm的厚度。在一个实施例中，电介质层4由诸如SW2之类的氧化物组成，该氧化物通过化学气相沉积形成为厚度在25nm到50nm的量级上。含半导体层6可以是含硅材料。含Si材料包括但不限于硅、单晶硅、多晶硅、硅锗、硅碳合金、硅锗上硅、非晶硅、绝缘体上硅(SOI)、绝缘体上硅锗(SGOI)和经退火的多晶硅。在一个实施例中，含半导体层6由非晶Si或者多晶Si组成。如这里所用，术语“非晶” 表示不具有周期和长距离顺序的非晶体固体。术语“晶体”是指以固定几何图案或者晶格排列的固体。多晶Si是由多个Si晶体组成的材料。可以使用诸如化学气相沉积之类的沉积方法来形成半导体层。在本发明的这一点沉积的含半导体层6的厚度可以变化，但是沉积的含半导体层6典型地具有从5nm到IOOnm的厚度。在另一实施例中，含半导体层6具有范围从IOnm到50nm的厚度。参照图2-图6，在接下来的工艺序列中，在提供具有亚光刻尺寸的开口 8的蚀刻掩膜100中，针对蚀刻选择性使用适当的掺杂剂来掺杂含半导体层6。可以通过结合具有最小特征尺寸的开口 8的掩膜7的倾斜注入9来引入掺杂剂。此后，相对于其余未掺杂部分 12选择性地蚀刻含半导体层6的掺杂部分11，以在含半导体层6中提供亚光刻尺寸的开口 13，因此提供蚀刻掩膜100。在接下来的工艺步骤中，然后向衬底5的SOI层3中转移由蚀刻掩膜100所产生的图案以提供具有亚光刻尺寸的宽度的鳍结构10。图2描绘形成具有小特征尺寸F的开口 8的掩膜7。在一个例子中，为了提供掩膜 7，首先将光致抗蚀剂层定位于含半导体层6顶上。光致抗蚀剂层可以由利用沉积工艺(诸如CVD、PECVD、蒸发或者旋转涂覆)而沉积在含半导体层6的表面上的光致抗蚀剂材料的覆盖层(blanket layer)提供。然后使用如下光刻工艺来对光致抗蚀剂材料的覆盖层进行图案化以提供掩膜7，该光刻工艺可以包括使光致抗蚀剂材料暴露于辐射图案并且利用抗蚀剂显影剂来使暴露的光致抗蚀剂材料显影。注意到，硬掩膜(例如，氧化物硬掩膜或者氮化物硬掩膜)也可以用来提供掩膜7。最小特征尺寸的开口 8可以具有范围从20nm到IOOOnm的宽度F。在另一实施例中，最小特征尺寸的开口 8具有范围从40nm到300nm的宽度F。优选地，最小特征尺寸的开口 8具有范围从40nm到IOOnm的宽度F。在一个实施例中，开口 8的宽度等于掩膜7的定位于开口 8之间的部分的宽度F。图3描绘了修整掩膜以提供宽度大于最小特征尺寸的开口 8a的一个实施例，其中掩膜的在开口 8a之间的其余部分7a具有小于最小特征尺寸的宽度。在其中掩膜由光致抗蚀剂材料组成的一个例子中，掩膜的修整可以包括利用02/HBr/Ar等离子体化学剂的等离子体蚀刻。在修整之后，掩膜的在开口 8a之间的其余部分7a可以具有范围从25nm到 IOOOnm的宽度。在一个实施例中，在修整之后，掩膜的在开口 8a之间的其余部分7a可以具有范围从40nm到200nm的宽度。优选地，掩膜的在开口 8a之间的其余部分7a可以具有范围从40nm到IOOnm的宽度。注意到，掩膜修整的步骤是可选的。图4描绘了进行倾斜离子注入9以向含半导体层6的第一部分11中引入掺杂剂， 其中含半导体层6的其余部分12实质上不含掺杂剂。在一个实施例中，含半导体层6的其余部分12存在于掩膜的其余部分7a之下。在一个实施例中，掺杂剂由砷、磷、锗、氙、氩、氪或者它们的组合组成。注意到，其它掺杂剂也是可以预想到的并且它们在本发明的范围内，只要掺杂剂允许在含半导体层6 的其中存在掺杂剂的第一部分11与含半导体层6的实质上不含掺杂剂的其余部分12之间的有选择性的蚀刻。在本申请中通篇使用的倾斜离子注入9表示沿着如下平面Pl朝着含半导体层6 的表面注入掺杂剂，该平面Pl在与实质上垂直于含半导体层6表面的平面P2相交时形成锐角a。倾斜离子注入9可以包括范围从3°到75°的角度a。在另一实施例中，倾斜离子注入9包括范围从5°到60°的角度α。优选地，倾斜离子注入9包括范围从15°到45°的角度α。在含半导体层6的第一部分11中的掺杂剂浓度范围可以从IX IOw个原子/cm3 到8X IO21个原子/cm3。在另一实施例中，在含半导体层6的第一部分11中的掺杂剂浓度范围可以从1 X IO19个原子/cm3到3 X IO20个原子/cm3。优选地，在含半导体层6的第一部分11中的掺杂剂浓度范围可以从3 X IO19个原子/cm3到1 X IO20个原子/cm3。这里用来描述含半导体层6的其余部分12的术语“实质上不含掺杂剂”是指掺杂剂浓度小于IX IOw个原子/cm3。在一个实施例中，在含半导体层6的其余部分12中的掺杂剂浓度小于约3 X IO17个原子/cm3。在又一实施例中，在含半导体层6的其余部分12中的掺杂剂浓度小于约1 X IO17个原子/cm3。倾斜注入9可以包括硼掺杂剂并且可以运用离子剂量范围从1 X IO13个原子/cm2 到5 X IO15个原子/cm2的注入。在一个实施例中，使用在范围从5. OkeV到60. OkeV的能量来进行操作的离子注入装置进行倾斜注入9。可以在范围从50°C到800°C的温度下进行倾斜注入9。在另一实施例中，利用范围从100°C到400°C的温度进行倾斜注入9。在一个例子中，含半导体层6的第一部分11具有范围从IX IO18个原子/cm3到 8X IO21个原子/cm3的掺杂剂浓度并且包括从掩膜的其余部分7a的侧壁测量以范围从3nm 到20nm的尺寸存在于掩膜的其余部分7a下面的延伸区域。参照图5，在倾斜注入之后，去除掩膜的其余部分7a。在掩膜的其余部分7a由光致抗蚀剂层组成的一个实施例中，可以使用氧灰化来去除掩膜的其余部分7a。如图5中所示，蚀刻掩膜100包括周期性的掺杂的含半导体层6，其中含半导体层6的掺杂区域和未掺杂区域(例如间隔物)(分别为11、12)两者的宽度均为亚光刻尺寸。图6描绘了相对于含半导体层6的实质上不含掺杂剂的其余部分12选择性地去除含半导体层6的包含掺杂剂的第一部分11。去除含半导体层6的第一部分11提供了对下层SOI层3的部分进行保护的图案，其中SOI层3的由图案保护的各部分具有亚光刻尺寸的宽度。图案(即半导体层6的各其余部分12)可以具有范围从IOnm到200nm的宽度。 在一个实施例中，图案具有范围从12nm到IOOnm的宽度。优选地，图案具有范围从15nm到 30nm的宽度。可以通过蚀刻来去除含半导体层6的第一部分11。含半导体层6的其余部分12 提供蚀刻掩膜100，该蚀刻掩膜100用来在后续工艺步骤期间从衬底5的下层SOI层3对鳍结构10进行成形。在一个实施例中，相对于含半导体层6的其余部分12选择性地蚀刻含半导体层6的第一部分11包括蚀刻选择比从500份第一部分11比1份其余部分12到5 份第一部分11比1份其余部分12的实质上各向同性蚀刻。在另一实施例中，各向同性蚀刻可以是湿法蚀刻，该湿法蚀刻包括氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)、胼、乙二胺邻苯二酚(EDP)或者它们的组合的这种蚀刻剂。在又一实施例中并且当含半导体层6包括非晶Si并且含半导体层6的第一部分11掺杂有浓度范围从4X IO19到1 X IO20个原子/cm3 的砷时，各向同性蚀刻可以包括湿法蚀刻，该湿法蚀刻包括氢氧化铵(NH4OH)。取而代之，各向同性蚀刻可以包括利用如下蚀刻气体的干法蚀刻，该蚀刻气体包括六氟化硫(SF6)、氯分子(Cl2)、溴化氢(HBr)或者这些气体的任何适当组合。图7描绘了向存在于衬底5的上表面上的电介质层4中转移由蚀刻掩膜100所产生的图案。向下层衬底5中转移由蚀刻掩膜100所提供的图案可以包括各向异性蚀刻。具体而言并且在一个实施例中，可以使用两阶段各向异性蚀刻向下层衬底5的顶部半导体层 3中转移由蚀刻掩膜100所提供的图案。各向异性蚀刻可以包括反应离子蚀刻(RIE)。反应离子蚀刻(RIE)是如下形式的等离子体蚀刻，其中在蚀刻期间待蚀刻的表面放置于RF供电的电极上，另外，在RIE期间待蚀刻的表面呈现使从等离子体提取的蚀刻物质朝着表面加速的电势，其中化学蚀刻反应在与表面垂直的方向上发生。可以在本发明的这一点使用的各向异性蚀刻的其它例子包括离子束蚀刻、等离子体蚀刻或者激光烧蚀。两阶段各向异性蚀刻可以包括去除电介质层4的暴露部分的第一选择性蚀刻，其中蚀刻掩膜100保护电介质层4的存在于含半导体层6的其余部分12之下的部分。在电介质层4的受保护部分之下的SOI层3提供后续形成的器件的鳍结构10。各向异性蚀刻的第一阶段可以继续直至去除电介质层4的由蚀刻掩膜100暴露的部分以暴露SOI层3。在其中蚀刻掩膜100由非晶Si组成而电介质层4由诸如S^2之类的氧化物组成的一个实施例中，各向异性蚀刻的第一阶段的蚀刻化学剂可以由氧(O2)、六氟丁二烯(C4F6)和氩(Ar) 组成。在各向异性蚀刻的第二阶段中，通过如下蚀刻化学剂去除SOI层3的暴露部分，该蚀刻化学剂相对于掩埋绝缘层2选择性地去除SOI层3的材料。在蚀刻工艺的第二阶段期间，电介质层4的其余部分作为如下硬蚀刻掩膜起作用，该硬蚀刻掩膜保护下层的SOI层3 的部分以由SOI层3提供鳍结构10。在各向异性蚀刻的第二阶段期间可以去除含半导体层6的其余部分12。在电介质层4由诸如SiO2之类的氧化物组成的一个实施例中，各向异性蚀刻的第一阶段的蚀刻化学剂可以由氧(O2)、六氟丁二烯(C4F6)和氩(Ar)组成。在电介质层4由诸如S^2之类的氧化物组成而SOI层3由硅组成的另一实施例中，各向异性蚀刻的第二阶段的蚀刻化学剂可以由二氟甲烷(CH2F2)、四氟化碳(CF4)、氧(O2)和氮汎)组成。 各向异性蚀刻的第二阶段可以限定如图8中所示的鳍结构10。鳍结构10可以具有范围从5nm到200nm的高度HI。在一个实施例中，鳍结构10 具有范围从IOnm到IOOnm的高度HI。优选地，半导体鳍结构10具有范围从约20nm到约 50nm的高度HI。鳍结构10可以具有亚光刻尺寸的宽度W1。在一个实施例中，鳍结构10具有范围从5nm到200歷的宽度Wl。优选地，半导体鳍结构10具有范围从15nm到30nm的宽度Wl。在相邻鳍结构10之间的开口 13可以各自具有范围从IOnm到200nm的宽度W2。 在一个实施例中，开口 13具有范围从15nm到IOOnm的宽度W2。优选地，开口 13具有范围从15nm到30nm的宽度W2。在一个例子中，开口 13可以是最小特征尺寸的一半。在形成鳍结构10之后，可以进行进一步加工以提供如图9A和图9B中所示鳍式 FET0注意到，用于产生鳍式FET的以下工艺步骤是出于示例目的而提供的并且并不旨在于限制本发明，这是因为这里未讨论的附加的和中间的加工步骤是可以预想到的并且它们在本发明的范围内。在一个例子中，可以形成与鳍结构10接触的栅极结构101。栅极结构101 可以包括至少一个栅极导体105和至少一个栅极电介质110，其中栅极电介质110定位于栅极导体105与鳍结构10之间。栅极电介质110通常至少定位于鳍结构10的竖直侧壁上。可以通过诸如氧化、氮化或者氮氧化之类的热生长工艺形成栅极电介质110。也可以通过诸如以下之类的沉积工艺来形成栅极电介质110，该沉积工艺诸如化学气相沉积(CVD)、等离子体辅助CVD、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、蒸发、反应溅射、化学溶液沉积和其它类似沉积工艺。也可以利用上述工艺的任何组合来形成栅极电介质110。栅极电介质110可以包括介电常数约为4.0或者更大的绝缘材料。在另一实施例中，栅极电介质110包括介电常数大于7. 0的绝缘材料。这里提到的介电常数相对于真空而言。在一个实施例中，在本发明中运用的栅极电介质110包括但不限于氧化物、氮化物、氮氧化物和/或硅酸盐(包括金属硅酸盐)、铝酸盐、钛酸盐和氮化物。在一个例子中， 当栅极电介质110包括氧化物时，氧化物可以选自于包括但不限于以下的群组Si02、Hf02、 &02、Al203、Ti02、La203、SrTi03、LaA103J203及它们的混合物。栅极电介质110的物理厚度可以变化，但是典型地，栅极电介质110具有从Inm到IOnm的厚度。在另一实施例中，栅极电介质110具有从Inm到3nm的厚度。在形成栅极电介质110之后，利用已知沉积工艺(比如物理气相沉积(PVD)、CVD 或者蒸发)在栅极电介质110上形成如下导电材料的覆盖层，该导电材料的覆盖层形成栅极结构101的栅极导体105。导电材料可以包括多晶硅、SiGe、硅化物、金属或者诸如 Ta-Si-N之类的金属-硅-氮化物。可以用作导电材料的金属的例子包括但不限于A1、W、 Cu、Ti或者其它类似导电金属。导电材料的覆盖层可以被掺杂或者未掺杂。如果被掺杂， 则可以运用原位掺杂沉积工艺。取而代之，可以通过沉积、离子注入和退火来形成掺杂的导电材料。在沉积至少栅极电介质110和导电材料之后，形成包括栅极导体105的栅极结构 101。在一个实施例中，通过首先通过沉积和光刻在导电材料顶上提供经图案化的掩膜，然后向导电材料和栅极电介质110转移图案来形成栅极结构101。蚀刻步骤可以包括一个或者多个蚀刻工艺(包括干法蚀刻如RIE)。鳍结构10的如下区域为沟道区域，在该区域中， 栅极导体105跨在该区域之上。在接下来的工艺步骤中，可以在沟道的相对侧上提供源极区域和漏极区域106。例如，可以经由离子注入向鳍结构10的各端中注入掺杂剂以产生η型导电性或者P型导电性的掺杂剂区域、即源极区域和漏极区域106。通过用元素周期表的III-A族元素(如B)来掺杂鳍结构10的部分而在鳍结构10中产生P型导电性的掺杂剂区域。通过用V族元素 (如P或者As)来掺杂鳍结构10而在鳍结构10中产生N型导电性。尽管已经参照本发明的优选实施例具体地示出和描述了本发明，但是本领域技术人员将理解，可以在形式和细节上做出前述和其它改变而不脱离本发明的精神实质和范围。因此旨在于使本发明并不限于所描述和图示的确切形式和细节，而是落入所附权利要求的范围内。
权利要求
1.一种形成半导体器件的方法，包括在含半导体层顶上形成具有多个开口的掩膜，所述含半导体层位于衬底顶上；进行倾斜离子注入以向所述含半导体层的第一部分引入掺杂剂，其中所述含半导体层的在所述掩膜之下的其余部分实质上不含所述掺杂剂；相对于所述含半导体层的实质上不含所述掺杂剂的其余部分选择性地去除所述含半导体层的包含所述掺杂剂的所述第一部分以提供图案；以及向所述衬底中转移所述图案以提供宽度为亚光刻尺寸的鳍结构。
2.根据权利要求1所述的方法，其中所述掩膜的所述多个开口中的相邻开口以最小特征尺寸隔开。
3.根据权利要求1或者2所述的方法，其中所述衬底包括定位于掩埋绝缘体层上的顶部半导体层。
4.根据权利要求1、2或者3所述的方法，其中所述含半导体层为含硅层。
5.根据权利要求4所述的方法，其中所述含半导体层由非晶Si或者多晶Si组成。
6.根据任一前述权利要求所述的方法，其中所述倾斜离子注入包括范围从3°到75° 的角度，其中所述角度在与所述掺杂剂的行进方向平行的平面和与所述衬底的表面垂直的平面之间的相交处测量。
7.根据任一前述权利要求所述的方法，其中所述掺杂剂由砷、磷、锗、氙、氩、氪或者它们的组合组成。
8.根据任一前述权利要求所述的方法，其中所述第一部分具有范围从IXIO18个原子/ cm3到8X IO21个原子/cm3的掺杂剂浓度。
9.根据任一前述权利要求所述的方法，其中所述其余部分具有小于IXIOw个原子/ cm3的掺杂剂浓度。
10.根据权利要求2所述的方法，其中所述最小特征尺寸范围从30nm到200nm。
11.根据权利要求8所述的方法，其中含半导体层的包括范围从IXlOw个原子/cm3 到8X IO21个原子/cm3的掺杂剂浓度的所述第一部分具有从所述掩膜的侧壁测量以范围从 3nm到20nm的尺寸存在于所述掩膜之下的延伸区域。
12.根据任一前述权利要求所述的方法，其中相对于所述含半导体层的实质上不包含所述掺杂剂的所述其余部分选择性地蚀刻所述含半导体层的包含所述掺杂剂的所述第一部分包括蚀刻选择比从500份所述第一部分比1份所述其余部分到5份所述第一部分比1 份所述其余部分的实质上各向同性蚀刻。
13.根据任一前述权利要求所述的方法，其中所述向所述衬底中转移由所述掩膜所提供的所述图案包括各向异性蚀刻。
14.根据任一前述权利要求所述的方法，还包括修整所述掩膜。
15.根据任一前述权利要求所述的方法，其中所述鳍结构具有范围从IOnm到50nm的宽度。
16.一种形成半导体器件的方法，包括在含半导体层顶上形成具有多个开口的掩膜，所述含半导体层位于衬底上，并且其中所述掩膜的所述多个开口中的相邻开口以范围从30nm到200nm的尺寸隔开；进行倾斜离子注入以向所述含半导体层的第一部分引入浓度范围从1 X IOw个原子/cm3到8X IO21个原子/cm3的掺杂剂，其中所述含半导体层的在所述掩膜之下的其余部分实质上不含掺杂剂；相对于所述含半导体层的所述其余部分选择性地蚀刻所述含半导体层的所述第一部分以提供蚀刻掩膜，所述蚀刻掩膜具有宽度范围从5nm到IOOnm的开口 ；以及向所述下层衬底中转移由所述蚀刻掩膜所提供的图案以提供宽度范围从IOnm到50nm的鳍结构。
17.根据权利要求16所述的方法，其中所述含半导体层由非晶Si或者多晶Si组成。
18.根据权利要求16或者17所述的方法，其中所述衬底包括定位于掩埋绝缘体层上的半导体层。
19.根据权利要求16、17或者18所述的方法，其中所述倾斜离子注入包括范围从3° 到75°的角度，其中所述角度在与所述掺杂剂的行进方向平行的平面和与所述衬底的表面垂直的平面之间的相交处测量。
20.根据权利要求16至19中的任一权利要求所述的方法，其中所述掺杂剂由砷、磷、 锗、氙、氩、氪或者它们的组合组成。
21.根据权利要求16至20中的任一权利要求所述的方法，其中形成所述掩膜包括在所述含半导体层顶上沉积光致抗蚀剂层、对所述光致抗蚀剂进行图案化并且对所述光致抗蚀剂进行显影。
22.根据权利要求21所述的方法，还包括修整由所述光致抗蚀剂组成的所述掩膜。
23.根据权利要求22所述的方法，其中所述修整所述掩膜包括各向同性反应离子蚀刻 (RIE)，所述各向同性反应离子蚀刻包括02/HBr/Ar等离子体化学剂。
24.根据权利要求16至23中的任一权利要求所述的方法，其中所述向所述衬底中转移所述蚀刻掩膜所提供的所述图案包括各向异性蚀刻。
25.一种蚀刻掩膜，包括含半导体层，其包括由未掺杂半导体间隔物隔开的掺杂半导体区域，其中所述掺杂半导体区域和所述未掺杂半导体间隔物中的每个的宽度均为亚光刻尺寸。
全文摘要
通过提供衬底并且在衬底顶上形成含半导体层来形成半导体器件。然后在含半导体层顶上形成具有多个开口的掩膜，其中掩膜的多个开口中的相邻开口以最小特征尺寸隔开。此后，进行倾斜离子注入以向含半导体层的第一部分引入掺杂剂，其中实质上不含掺杂剂的其余部分存在于掩膜之下。相对于含半导体层的实质上不含掺杂剂的其余部分选择性地去除含半导体层的包含掺杂剂的第一部分以提供亚光刻尺寸的图案，并且向衬底中转移图案以提供亚光刻尺寸的鳍结构。
文档编号H01L21/033GK102318046SQ201080007382
公开日2012年1月11日 申请日期2010年1月22日 优先权日2009年2月10日
发明者B·多里斯, 王耕, 程慷果 申请人:国际商业机器公司