专利名称：存储器装置和半导体装置的制作方法
技术领域：
本发明涉及非易失性半导体存储器装置。特别地，本发明涉及存储数据的存储器单元的结构及其驱动方法。
背景技术：
半导体存储器装置(在下 文中，简单地称为存储器装置)的示例包括DRAM和SRAM，其被归类为易失性存储器；掩蔽型ROM、EPROM、EEPR0M、闪速存储器和铁电存储器，其被归类为非易失性存储器；等等。包括单晶半导体衬底的这些存储器中的大部分已经投入实际使用。在上文的半导体存储器之中，闪速存储器被广泛销售，其主要用于例如USB存储器和存储器卡等移动存储介质。其原因是闪速存储器耐物理冲击，并且可以方便地使用，因为它们是可以重复写入和删除数据并且可以在不供应电力的情况下存储数据的非易失性存储器。作为闪速存储器的类型，存在NAND闪速存储器(其中多个存储器单元串联连接)和NOR闪速存储器(其中多个存储器单元采用矩阵设置)。这些闪速存储器中的任何存储器具有在每个存储器单元中起存储器元件的作用的晶体管。此外，起存储器元件作用的该晶体管具有在栅电极和充当有源层的半导体膜之间用于积累电荷的电极，称其为浮动栅极。该浮动栅极中电荷的积累实现数据的存储。专利文献I和2描述包括在玻璃衬底之上形成的浮动栅极的薄膜晶体管。[参考文献]
[专利文献]
[专利文献I]日本专利申请公开第H6-021478号 [专利文献2]日本专利申请公开第2005-322899号。
发明内容
注意，一般来说，在数据写入中施加于非易失性存储器的存储器元件的电压的绝对值近似是20V，其趋向高于施加于易失性存储器的存储器元件的电压的绝对值。在可以重复重写数据的闪速存储器的情况下，在数据擦除以及数据写入中高电压需要施加于用作存储器元件的晶体管。因此，当闪速存储器操作时(例如在数据写入和数据擦除中)功耗变高，这是包括闪速存储器作为存储器装置的电子装置消耗高功率的一个因素。特别地，当闪速存储器用于例如照相机和移动电话等便携式电子装置时，高功耗引起短的连续使用时间的劣势。另外，尽管闪速存储器是非易失性存储器，但是数据由于电荷的轻微泄露而丢失。因此，迄今为止数据存储期近似是五年到十年，并且希望实现能够确保更长存储期的闪速存储器。此外，尽管闪速存储器可以重复写入和擦除数据，但是当电荷在浮动栅极中积累时，栅极绝缘膜容易由隧道电流而变差。因此，在一个存储器元件中数据重写的次数近似是至多一万至十万次，并且希望实现可以重写一万至十万或更多次的闪速存储器。鉴于上文的问题，本发明的目的是提供可以抑制其功耗的存储器装置和使用该存储器装置的半导体装置。此外，本发明的目的是提供可以更长期存储数据的存储器装置和使用该存储器装置的半导体装置。此外，本发明的目的是提供可以多次重写数据的存储器装置和使用该存储器装置的半导体装置。在本发明的实施例中，非易失性存储器装置使用晶体管形成，该晶体管充当存储器元件并且除平常的栅电极外还包括用于控制阈值电压的第二栅电极。另外，在上文的存储器装置中，为了写入数据，电荷没有用高电压注入由绝缘膜环绕的浮动栅极；相反，用于控制用作存储器元件的该晶体管的阈值电压的该第二栅电极的电势用具有极低截止状态电流的晶体管控制。也就是说， 根据本发明的一个实施例的存储器装置至少包括晶体管(其阈值电压由该第二栅电极控制)、用于保持该第二栅电极的电势的电容器、以及用作用于控制该电容器的充电和放电的开关元件的晶体管。用作存储器元件的晶体管的阈值电压的偏移量由第二栅电极的电势的高度来控制，更具体地，由源电极和第二栅电极之间的电势差来控制。另外，阈值电压的高度差或由阈值电压的高度差引起的源电极和漏电极之间的电阻差导致存储在存储器元件中的数据的差别。用作存储器元件的晶体管可以是任何东西只要它是绝缘栅型场效应晶体管即可。具体地，晶体管包括第一栅电极、第二栅电极、位于第一栅电极和第二栅电极之间的半导体膜、位于第一栅电极和半导体膜之间的第一绝缘膜、位于第二栅电极和半导体膜之间的第二绝缘膜，以及与半导体膜接触的源电极和漏电极。此外，用作开关元件的晶体管具有沟道形成区域，其包括带隙比硅宽并且本征载流子密度比硅低的半导体材料。利用包括具有上文的特性的半导体材料的沟道形成区域，可以实现具有极低截止状态电流的晶体管。作为这样的半导体材料，例如可以给出氧化物半导体、碳化硅、氮化镓，或具有近似为硅的三倍的带隙宽度的类似物。注意氧化物半导体是示出半导体特性的金属氧化物，这些特性包括是微晶硅或多晶硅的特性的高迁移率和是非晶硅的特性的均匀的元件特性两者。另外，通过减少杂质(其可以是电子施主(施主)，例如水分或氢等)而高度纯化的氧化物半导体(纯化OS)是i型(本征半导体)或大致上i型。包括上文的氧化物半导体的晶体管具有极低的截止状态电流的性质。具体地，在去除包括于氧化物半导体中的例如水分或氢等杂质后，通过二次离子质谱法(SMS)测量的氧化物半导体中的氢浓度的值是5X IO1Vcm3或更小，优选为5X1018/cm3或更小，更优选为5X IO1Vcm3或更小，并且进一步优选为5X IO1Vcm3或更小。另外，可以通过霍尔效应测量而测量的氧化物半导体膜的载流子密度小于I X IO1VcnT3，优选为小于
IX IO1Vcm-3,更优选为小于I X IO1Vcm-3,其是最小测量极限或更小。即，氧化物半导体膜中的载流子密度极接近零。此外，氧化物半导体的带隙是2eV或更大，优选为2. 5eV或更大，更优选为3eV或更大。利用通过例如水分或氢等杂质的浓度的足够减少而高度纯化的氧化物半导体膜，可以减小晶体管的截止状态电流。这里描述氧化物半导体膜和导电膜中的氢浓度的分析。氧化物半导体膜和导电膜中的氢浓度通过SMS测量。已知在原理上难以通过SMS在样品的表面附近或在使用不同材料形成的层叠膜之间的界面附近获得数据。从而，在膜的氢浓度在厚度方向上的分布通过SMS分析的情况下，采用在其中提供膜并且可以从其获得彼此没有大的改变并且几乎相同的值的区域中的平均值作为氢浓度。此外，在膜的厚度小的情况下，由于邻近彼此的膜的氢浓度的影响，在一些情况下找不到可以从其获得几乎相同的值的区域。在该情况下，采用提供有膜的区域的氢浓度的最大值或最小值作为膜的氢浓度。此外，在具有最大值的山形峰和具有最小值的谷形峰在提供膜的区域中不存在的情况下，采用拐点的值作为氢浓度。注意，发现通过溅射等形成的氧化物半导体膜包括大量水分或氢作为杂质。水分或氢容易形成施主能级，并且从而自身充当氧化物半导体中的杂质。从而，在本发明的一个实施例中，在氢气氛、氧气氛、超干空气(其中水的含量是20ppm或更小，优选为Ippm或更小，并且更优选为IOppb或更小的气体)的气氛或稀有气体(例如，氩和氦)气氛中对氧化物半导体膜进行热处理，以便减少该氧化物半导体膜中的例如水分或氢等杂质。上文的热处理优选在500°C至850°C (备选地，玻璃衬底的应变点或更小)(含)进行，更优选为在550°C至750°C (含)进行。注意该热处理在不超过要使用的衬底的温度上限的温度进行。通过热处理消除水分或氢的效果通过热脱附谱(TDS)确认。炉中的热处理或快速热退火法(RTA法)用于该热处理。作为该RTA法，可以采用使用灯光源的方法或其中短时间进行热处理并且在加热气体中移动衬底的方法。通过使用该RTA法，使热处理必需的时间短于O. I小时也是可能的。具体地，在使用通过上文的热处理而高度纯化的氧化物半导体膜作为有源层的晶体管中，例如甚至在具有IXioVm的沟道宽度(r)和10 μ m的沟道长度(Z)的元件中，在源电极和漏电极之间IV至IOV电压的范围中，获得小于或等于半导体参数分析器的测量极限(即，小于或等于I X I(T13A)的截止状态电流(其在栅电极和源电极之间的电压是OV或更小的情况下是漏极电流)是可能的。因此，发现对应于采用这样的方式(截止状态电流的值除以晶体管的沟道宽度的值)计算的数值的截止状态电流密度是IOOzA/ μ m或更小。另夕卜，晶体管的截止状态电流通过使用其中包括高度纯化的氧化物半导体膜的IOOnm厚栅极绝缘膜用作用于保持电容器的电荷的开关元件的晶体管由电容器中电荷量每单位时间的转变来测量。然后，发现当晶体管的源电极和漏电极之间的电压是3V时，低截止状态电流可以低至IOzA/μ m至IOOzA/μ m。因此，在与本发明的实施例相关的存储器装置中，包括高度纯化氧化物半导体膜作为有源层的晶体管的截止状态电流密度可以小于或等于IOOzA/μ m,优选为小于或等于IOzA/ μ m,或更优选为小于或等于IzA/ μ m。因此，当栅电极和源电极之间的电压是OV或更小时，其中高度纯化氧化物半导体膜用作有源层的晶体管的截止状态电流远低于其中使用具有结晶性的硅的晶体管。另外，包括高度纯化氧化物半导体的晶体管几乎没有示出截止状态电流的温度依赖性。可以说这是因为氧化物半导体通过去除作为该氧化物半导体中的电子施主(施主)的杂质而高度纯化，并且导电型接近本征，使得费米能级位于禁带中间。这还产生于该氧化物半导体具有3eV或更大的能隙并且包括非常少的热激发载流子的事实。另外，源电极和漏电极处于衰退状态，其也是没有示出温度依赖性的因素。该晶体管主要用从该衰退源电极注入该氧化物半导体的载流子操作，并且截止状态电流在温度中的上述独立性可以由载流子密度在温度中的独立性解释。
作为氧化物半导体，可以使用例如In-Sn-Ga-Zn-O基氧化物半导体等四金属元素的氧化物；例如In-Ga-Zn-O基氧化物半导体、In-Sn-Zn-O基氧化物半导体、In-Al-Zn-O基氧化物半导体、Sn-Ga-Zn-O基氧化物半导体、Al-Ga-Zn-O基氧化物半导体和Sn-Al-Zn-O基氧化物半导体等三金属元素的氧化物；例如In-Zn-O基氧化物半导体、Sn-Zn-O基氧化物半导体、Al-Zn-O基氧化物半导体、Zn-Mg-O基氧化物半导体、Sn-Mg-O基氧化物半导体、In-Mg-O基氧化物半导体和In-Ga-O基氧化物半导体等二金属元素的氧化物；Sn_0基氧化物半导体；Ζη-0基氧化物半导体；等等。注意在本说明书中，例如In-Sn-Ga-Zn-O基氧化物半导体意味着包括铟(In)、锡(Sn)、镓(Ga)和锌(Zn)的金属氧化物，并且对化学计量组分比例没有特别限制。上文的氧化物半导体可包括硅。备选地，氧化物半导体可以由化学式InMO3(ZnO)m (m>0)表示。这里，M表示从Ga、Al、Mn和Co选择的一个或多个金属元素。具有低截止状态电流的晶体管用作用于保持在存储器元件中积累的电荷的开关元件，由此可以防止电荷从该存储器元件泄露。因此，可以提供能够长时间存储数据的存储器装置和使用该存储器装置的半导体装置。此外，向存储器元件写入数据和从存储器元件读取数据需要的电压几乎由起开关元件作用的晶体管的操作电压确定。因此，可以提供其中操作电压与常规闪速存储器相比可以大幅降低并且可以抑制其功耗的存储器装置，以及使用该存储器装置的半导体装置。此外，因为与常规闪速存储器相比可以抑制栅极绝缘膜通过隧道电流的退化，所以可以提供其中可以增加重写次数的存储器装置以及使用该存储器装置的半导体装置。
图IA和IB图示存储器单元的结构。图2A图示存储器元件的结构并且图2B图示其操作。图3A和3B各自图示存储器单元的结构。图4A和4B各自图示存储器单元的结构。图5图示单元阵列的结构。图6图示单元阵列的结构。图7是图示存储器装置的驱动方法的时序图。图8图示存储器装置的结构。图9图示读取电路的结构。图IOA至IOE是图示存储器装置的制造方法的存储器单元的截面图。图IlA和IlB是存储器单元的俯视图。图12是其中使用氧化物半导体的反向交错晶体管的纵截面图。图13是沿图12中的截面A-A’的能带图(示意图)。、图14A图示正电势(+VG)施加于栅电极(GE)的状态，并且图14B图示负电势(-VG)施加于栅电极(GE)的状态。图15图示真空能级和金属的功函数(ΦΜ)之间的关系与真空能级和氧化物半导体的电子亲和性(X)之间的关系。图16Α和16Β图示存储器介质的结构。图17Α至17C各自图示电子装置的结构。
图18图示用于测量的电路的结构。图19示出测量结果(经过时间Time和输出电势Vout之间的关系)。图20示出测量结果(源极-漏极电压V和截止状态电流I之间的关系)。
图21是图示存 储器装置的驱动方法的时序图。
具体实施例方式在下文中，本发明的实施例将参照附图详细描述。注意本发明不限于下列描述，并且本领域内技术人员容易理解方式和细节可以采用各种方式修改而不偏离本发明的范围和精神。因此，本发明不应该解释为限于下文的实施例的描述。注意本发明在它的类别中包括所有其中可以使用存储器装置的半导体装置例如，如微处理器和图像处理电路、RF标签、存储器介质、以及半导体显示装置等集成电路。此夕卜，半导体显示装置在它的类别中包括其中使用半导体膜的电路元件包括在像素部分或驱动器电路中的半导体显示装置(例如液晶显示装置等)、其中为每个像素提供以有机发光元件(OLED)为代表的发光元件的发光装置、电子纸、数字微镜装置(DMD)、等离子体显示面板(PDP)、场发射显示器(FED)等等。(实施例I)
图IA图示作为本发明的存储器装置的最小单位的存储器单元的电路图的一个示例。图IA中的存储器单元100包括起存储器元件作用的晶体管101，以及可以控制到晶体管101的第二栅电极的电势的供应并且起开关元件作用的晶体管102。此外，存储器单元可包括用于保持晶体管101的第二栅电极的电势的电容器103。注意存储器单元100可视需要进一步具有例如二极管、电阻器或电感器等另一电路元件。起存储器元件作用的晶体管101具有第一栅电极、第二栅电极、位于第一栅电极和第二栅电极之间的半导体膜、位于第一栅电极和半导体膜之间的第一绝缘膜、位于第二栅电极和半导体膜之间的第二绝缘膜、以及提供与半导体膜接触的源电极和漏电极。利用晶体管101的第一栅电极、第二栅电极、源电极、以及漏电极的电势，可以控制存储器装置的各种操作。起开关元件作用的晶体管102具有沟道形成区域，其包括与硅的相比具有宽带隙和低本征载流子密度的半导体材料。截止状态电流可以通过对晶体管102的沟道形成区域使用这样的半导体材料而充分减小。作为其带隙比硅半导体宽并且其本征载流子密度比硅低的半导体材料的一个示例，可以采用例如碳化硅(SiC)或氮化镓(GaN)等化合物半导体、用例如氧化锌(ZnO)等金属氧化物形成的氧化物半导体等。在上文中，因为氧化物半导体可以通过溅射、湿法工艺(例如，印刷法)等形成，所以氧化物半导体具有高批量生产率的优势。另外，氧化物半导体的沉积温度是300°C至500°C (玻璃转变温度或更低，并且最大近似700°C )，而碳化硅的工艺温度和氮化镓的工艺温度分别是近似1500°C和近似1100°C。因此，氧化物半导体可以在便宜可用的玻璃衬底之上形成，并且在使用不具有高到足够耐受在1500°C至2000°C的热处理的耐热性的半导体材料的集成电路之上层叠由氧化物半导体形成的半导体元件是可能的。此外，可以使用更大的衬底。因此，在具有宽带隙的半导体中，氧化物半导体特别具有高批量生产率的优势。此外，在要获得具有高结晶性的氧化物半导体以便提高晶体管的性质(例如，场效应迁移率)的情况下，具有结晶性的氧化物半导体可以通过在450°C至800°C的热处理容易地获得。在下列描述中，其中具有上文优势的氧化物半导体用作第二晶体管102的半导体膜的情况作为示例给出。注意尽管在图IA中，存储器单元100包括起开关元件作用的一个晶体管102，但是本发明不限于该结构。在本发明的一个实施例中，只要在每个存储器单元中提供起开关元件作用的一个晶体管就是可接受的，并且这样的晶体管的数量可为多个。在存储器単元100包括起开关元件作用的多个晶体管的情况下，该多个晶体管可彼此并联、串联连接，或采用并联连接和串联连接的组合。注意其中晶体管彼此串联连接的状态指其中第一晶体管的仅源电极和漏电极中的一个连接到第二晶体管的仅源电极和漏电极中的ー个的状态。此外，其中晶体管彼此并联连接的状态指其中第一晶体管的源电极连接到第二晶体管的源电极并且第一晶体管的 漏电极连接到第二晶体管的漏电极的状态。另外，起开关元件作用的晶体管102与起存储器元件作用的晶体管101的不同之处在于只要包括提供在有源层的ー侧上的栅电极就是可接受的。注意本发明不限于该结构，并且起开关元件作用的晶体管可像起存储器元件作用的晶体管那样包括在其间具有有源层的ー对栅电扱。此外，在本发明的一个实施例中，只要至少起开关元件作用的晶体管102具有在有源层中具有宽带隙的上文的半导体材料就是可接受的。因此，氧化物半导体膜可用于起存储器元件作用的晶体管101的有源层。备选地，对于起存储器元件作用的晶体管101的有源层，可使用除氧化物半导体外的下列半导体非晶硅、微晶硅、多晶硅、单晶硅、非晶锗、微晶锗、多晶锗、单晶锗等。注意当氧化物半导体膜用于存储器単元100的所有晶体管吋，可以简化工艺。然后，将描述图IA中存储器单元100中的晶体管101、晶体管102和电容器103的
连接关系。晶体管102的栅电极连接到写入字线WL。晶体管102的源电极和漏电极中的一个连接到输入数据线Din，并且晶体管102的源电极和漏电极中的另ー个连接到晶体管101的第二栅电扱。晶体管101的第一栅电极连接到读取字线RL。晶体管101的源电极和漏电极中的一个连接到输出数据线Dout，并且晶体管101的源电极和漏电极中的另ー个连接到供应有例如地电势等固定电势的电カ供应线。此外，电容器103的一对电极中的一个连接到晶体管101的第二栅电极，并且电容器103的该对电极中的另ー个连接到供应有例如地电势等固定电势的电カ供应线。注意在本说明书中术语“连接”指电连接并且对应于其中可以供应或传输电流、电势或电压的状态。因此，连接状态不仅意味直接连接的状态，而且意味通过例如布线、电阻器、ニ极管或晶体管等电路元件间接连接的状态(从而可以供应或传输电流、电势或电压)。另外，即使当在电路图中不同的部件彼此连接时，实际上存在一个导电膜具有多个部件的功能的情况，例如布线的一部分充当电极的情况等。术语“连接”还意味一个导电膜具有多个部件的功能这样的情況。
包括在晶体管中的“源电极”和“漏电极”的名称根据晶体管的极性或施加于相应电极的电势电平之间的差别而彼此交換。一般而言，在n沟道晶体管中，向其施加较低电势的电极称为源电极，并且向其施加较高电势的电极称为漏电极。此外，在P沟道晶体管中，向其施加较低电势的电极称为漏电极，并且向其施加较高电势的电极称为源电极。在本说明书中，为了方便起见，尽管假定源电极和漏电极在一些情况下固定而描述晶体管的连接关系；然而，实际上源电极和漏电极的名称根据上文的电势之间的关系而彼此交換。注意在图IA中，晶体管102在有源层的ー侧上具有栅电极。当晶体管102具有在其间具有有源层的ー对栅电极时，这些 栅电极中的一个连接到写入字线WL，并且这些栅电极中的另ー个可处于浮动状态(即，电绝缘)或可供应有电势。在后者的情况下，具有相同电平的电势可施加于该对电极，或例如地电势等固定电势可仅施加于栅电极中的该另ー个。当控制供应给栅电极中的该另ー个的电势电平时，可以控制晶体管102的阈值电压。然后，图IB图示具有图IA中的电路结构的存储器单元100的截面图的ー个示例。图IB中的存储器単元在具有绝缘表面的衬底110之上包括起存储器元件作用的晶体管101和起开关元件作用的晶体管102。具体地，晶体管101在具有绝缘表面的衬底110之上包括第一栅电极121 ;在该第一栅电极121之上的绝缘膜112 ;充当有源层并且与第一栅电极121重叠的氧化物半导体膜123，其中在其间提供该绝缘膜112 ;在氧化物半导体膜123之上的源电极124和漏电极125 ;在氧化物半导体膜123、源电极124和漏电极125之上的绝缘膜116 ;以及在绝缘膜116之上与氧化物半导体膜123重叠的第二栅电极126。此外，绝缘膜117在第二栅电极126之上形成并且可包括为晶体管101的部件。另外，晶体管102在具有绝缘表面的衬底110之上包括栅电极111 ;在栅电极111之上的绝缘膜112 ;充当有源层并且与栅电极111重叠的氧化物半导体膜113，其中在其间提供该绝缘膜112 ;以及在氧化物半导体膜113之上的源电极114和漏电极115。绝缘膜116在氧化物半导体膜113、源电极114以及漏电极115之上形成，并且绝缘膜116可包括为晶体管102的部件。另外，电容器103在晶体管101的源电极124和第二栅电极126(其中在其间提供绝缘膜116)彼此重叠的区域中形成。接着，作为起存储器元件作用的晶体管的操作的ー个示例，将參照图2A和2B描述当晶体管101是n沟道晶体管并且使用ニ进制数据时的操作。注意，图2A图示晶体管101的电路图。包括在晶体管101中的每个电极的电势表示如下第一栅电极的电势表示为Vcg，第二栅电极的电势表不为Vbg,源电极的电势表不为Vs,并且漏电极的电势表不为Vd。首先，将描述数据写入中晶体管101的操作。在数据写入中，等于或低于阈值电压Vth0的电压施加在晶体管101的第一栅电极和源电极之间。注意阈值电压Vthci对应于当第二栅电极的电势Vbg等于地电势Vgnd时晶体管101的阈值电压。具体地，数据写入中第一栅电极的电势和源电极的电势之间的关系是(Vcg-Vs)彡Vttv因此，晶体管101在数据写入中处于截止状态，并且晶体管101的漏电极具有高阻杭。 然后，在数据写入中，第二栅电极的电势Vbg的电平根据写入的数据值控制。当使用ニ进制数据时，高电势Vdd或低电势Vss施加于第二栅电扱。电势之间的关系可以表达为VddXVss彡Vgnd0例如，当第二栅电极的电势Vbg是等于Vgnd的低电势Vss时，晶体管101的阈值电压保持在Vttv另ー方面，当第二栅电极的电势Vbg是高电势Vdd吋，晶体管101的阈值电压偏移到负侧并且变成Vthp注意，尽管在实施例I中，作为示例描述了数据写入中低电势Vss等于Vgnd的情况，但是低电势Vss不需要等于地电势Vgnd。例如，VddXVss彡Vgnd也是可接受的。注意在该情况下，阈值电压的偏移量小于当第二栅电极的电势Vbg是高电势Vdd时的阈值电压的偏移量。接着，将描述数据存储中晶体管101的操作。在数据存储中，起开关元件作用的晶体管102处于截止状态。因为晶体管102的截止状态电流如上文描述的是极低的，所以保持在数据写入中设置的电势Vbg的电平。
然后，将描述数据读取中晶体管101的操作。在数据读取中，高于阈值电压Vth1并且低于阈值电压Vthci的电压施加于晶体管101的第一栅电极和源电极。在数据读取之前进行的最后一次数据写入中使晶体管101的阈值电压为Vth1的情况下，因为晶体管101的第一栅电极和源电极之间的电压变得高于阈值电压Vth1，所以打开晶体管101，使得源电极和漏电极之间的电阻降低。因此，晶体管101的源电极的电势Vs供应给晶体管101的漏电极。另ー方面，在数据读取之前进行的最后一次数据写入中使晶体管101的阈值电压为Vthci的情况下，当第一栅电极和源电极之间的电压高于阈值电压VthJS低于阈值电压Vthci时保持晶体管101截止。因此，源电极和漏电极之间的电阻高，使得晶体管101的漏电极保持高阻杭。因此，漏电极的电势Vd根据在数据读取之前进行的最后一次数据写入中施加于第二栅电极的电势的电平来确定。图2B图示数据读取中晶体管101的第一栅电极的电势Vcg和漏极电流Id。线130图示当阈值电压是Vth1时电势Vcg和漏极电流Id之间的关系。线131图示当阈值电压是Vthci时电势Vcg和漏极电流Id之间的关系。如在图2B中图示的，当第一栅电极和源电极之间的电压是高于阈值电压Vth1并且低于阈值电压Vthci的电压Vread时，从线130和线131理解到在阈值电压是Vth1的情况下获得的漏极电流Id1高于在阈值电压是Vthci的情况下获得的漏极电流1も。因此，当读取漏电极的漏极电流Id或电势Vd的量时，可以理解写入数据的值。注意在实施例I中，尽管描述了在数据读取中，第一栅电极和源电极之间的电压高于阈值电压Vth1并且低于阈值电压Vthci的情况，但是本发明不限于该结构。在数据读取中第一栅电极和源电极之间的电压不需要低于或等于阈值电压Vttv例如，在数据读取之前进行的最后一次数据写入中使晶体管101的阈值电压为Vth1的情况下，当第一栅电极和源电极之间的电压在数据读取中高于阈值电压れん时，打开晶体管101，使得源电极和漏电极之间的电阻降低。在那时的源电极和漏电极之间的电阻由RdStl指代。另ー方面，在数据读取之前进行的最后一次数据写入中使晶体管101的阈值电压为Vthci的情况下，当第一栅电极和源电极之间的电压在数据读取中高于阈值电压れん时，打开晶体管101，使得源电极和漏电极之间的电阻降低。在那时的源电极和漏电极之间的电阻由Rds1指代。晶体管101至少在阈值电压是Vth1的情况下在饱和区域中操作；因此，即使当晶体管101在晶体管101的阈值电压是Vth1和晶体管101的阈值电压是Vthci的两个情况下处于导通状态时，源电极和漏电极之间的电阻的差别也可以表达为RdS(l〈RdSl。具体地，当Vgs代表第一栅电极和源电极之间的电压时，并且当Vds代表源电极和漏电极之间的电压时，晶体管101应该在Vds|>|Vgs-Vth0的范围中操作。当源电极和漏电极之间的电阻的差别表达为RdS(l〈RdSl时，即使当第一栅电极和源电极之间的电压在数据读取中高于阈值电压Vthci时，漏电极的电势Vd也可以根据在数据读取之前进行的最后一次数据写入中施加于第二栅电极的电势的电平来确定。例如，如在图2B中图示的，当第一栅电极和源电极之间的电压是高于阈值电压Vthci的电压Vread’时，从线130和线131理解到在阈值电压是Vth1的情况下获得的漏极电流Id/高于在阈值电压是Vthci的情况下获得的漏极电流Idtl'因此，读取漏电极的漏极电流Id或电势Vd的量，从而可以理解写入数据的值。然后，将描述数据擦除中晶体管101的操作。在数据擦除中，等于或低于阈值电压Vth1的电压施加在晶体管101的第一栅电极和源电极之间，如同在数据写入中那样。具体地，在数据擦除中第一栅电极的电势和源电极的电势之间的关系是(Vcg-Vs)彡Vth1。因此，晶体管101在数据擦除中处于截止状态，并且晶体管101的漏电极具有高阻杭。另外，在数据擦除中，第二栅电极的电势Vbg设置为例如地电势等固定电势，并且晶体管101的阈值电压设置为Vth。。
注意在实施例I中，尽管解释了从其擦除写入数据的存储器装置的驱动方法，但是本发明不限于该结构。根据本发明的一个实施例的存储器装置与常规闪速存储器的不同之处是数据擦除不是必须的，其是优势中的ー个。因此，例如可以写入另ー个数据使得写入的数据被重写。注意在平常的闪速存储器的情况下，在数据写入中，其中积累电荷的浮动栅极用绝缘膜覆盖并且处于绝缘状态。因此，近似20V的高压需要施加于存储器元件以便电荷可通过使用隧道效应而积累在浮动栅极中。另ー方面，在本发明的一个实施例中，写入和读取可以通过使用包括高度纯化氧化物半导体膜作为晶体管的有源层的晶体管来进行。因此，对于存储器装置的操作需要若干伏的电压，使得功耗可以明显減少。注意因为用于闪速存储器的存储器元件的晶体管和用于根据本发明的一个实施例的存储器元件的晶体管在结构和驱动方法上是不同的，所以难以通过施加于存储器元件的每个电极的电势准确理解功耗的差别。然而，例如当仅比较数据写入中的功耗时，数据可以在施加在第二栅电极和源电极之间的电压是5V的情况下充分写入根据本发明的一个实施例的存储器装置。相反，在平常的闪速存储器中，需要至少近似16V的电压施加在栅电极和源电极之间以使得通过在浮动栅极中积累电荷而写入数据。晶体管的功耗对应于通过将晶体管的栅极电压的平方除以晶体管的负载电阻而获得的值。从而，发现根据本发明的一个实施例的存储器装置的功耗是平常的闪速存储器的近似10%。因此，从数据写入中功耗的比较理解到操作中的功耗可以大幅減少。注意，在使用平常的闪速存储器的半导体装置中，因为对于闪速存储器的操作需要的电压(操作电压)为高，所以施加于闪速存储器的电压通常通过使用升压dc-dc转换器等提升。然而，因为存储器装置的操作电压可以在根据本发明的一个实施例的存储器装置中降低，所以減少功耗是可能的。因此，可以减小在半导体装置中用于存储器装置的操作的外部电路(例如升压dc-dc转换器等)的负载，使得外部电路的功能扩展，并且可以实现半导体装置的更高性能。此外，可以降低存储器装置的操作电压，使得需要来弥补由高操作电压引起的故障的冗余电路设计是不必要的；因此用于半导体装置的集成电路的集成密度可以増加，并且可以形成更高性能的半导体装置。
此外，在实施例I中，尽管描述了使用ニ进制数字数据时的驱动方法，但是本发明的存储器装置还可以使用具有三个或更多值的多值数据。在使用具有三个或更多值的多值数据的情况下，允许在数据写入中选择第二栅电极的电势Vbg的三个或更多电平。因为阈值电压的值由第二栅电极的电势Vbg控制，所以通过采用上文的结构，阈值电压的三个或更多电平可以根据第二栅电极的电势Vbg的电平来设置。多值数据可以使用由阈值电压的电平的差别引起的漏极电流的差别或由阈值电压的电平的差别引起的源电极和漏电极之间的电阻的差别而读取。此外，作为另ー个方法，提前准备其电平稍稍高于阈值电压的电平的电压，并且将电压施加于第一栅电极使得数据根据阈值电压的电平而读取。例如，在读取四值数据的情况下，提前准备稍稍高于四电平阈值电压(vtvvtvvth2、Vth3)的四个电压(VreadO> VreadU Vread2、Vread3),并且通过使用该四个电压读取数据四次；因此，可以读取该四值数据。通过上文的结构，存储器装置的存储能力可以增加并且防止存储器装置的面积扩大。注意在数据中具有三个或更多值的多值数据的情况下，因为阈值电压的电平之间 的差别随值的数量増加到例如四个、五个和六个而变得更小。从而，如果存在微量的截止状态电流，则第二栅电极的电势改变；在这样的状态下，难以维持数据的准确性，并且保持期趋于更短。然而，在本发明的一个实施例中，因为截止状态电流通过使用高度纯化的氧化物半导体膜而大幅減少的晶体管被用作开关元件，所以与包括硅的晶体管相比，可以更有效地防止截止状态电流的产生。因此，可以抑制由于值复用而引起的保持期的减小。另外，图IB图示其中起开关元件作用的晶体管102是在栅电极111之上包括氧化物半导体膜113的底栅晶体管的情況。然而，晶体管102不限于底栅晶体管。只要晶体管
102包括氧化物半导体膜作为有源层就是可接受的。例如，晶体管102可为在氧化物半导体膜之上包括栅电极的顶栅晶体管。此外，晶体管102不限于源电极114和漏电极115在氧化物半导体膜113之上形成的顶接触晶体管。晶体管102可为氧化物半导体膜113在源电极114和漏电极115之上形成的底接触晶体管。此外，尽管晶体管102是与源电极114和漏电极115之间的绝缘膜116重叠的氧化物半导体膜113的部分的厚度小于其他部分的沟道蚀刻晶体管，但是本发明不限于该结构。晶体管102可为在源电极114和漏电极115之间并且在氧化物半导体膜113之上提供沟道保护膜以防止在用于形成源电极114和漏电极115的蚀刻中由等离子体引起的损伤、由于蚀刻的膜厚度的減少等的沟道保护晶体管。图3A图示具有图IA中的电路结构的存储器单元100的截面图的ー个示例。在图3A中的存储器単元中，作为沟道保护晶体管并且起存储器元件作用的晶体管101和作为沟道保护晶体管并且起开关元件作用的晶体管102在具有绝缘表面的衬底140之上形成。
具体地，晶体管101在具有绝缘表面的衬底140之上包括第一栅电极151 ;在该第一栅电极151之上的绝缘膜142 ;与该第一栅电极151重叠并且起有源层作用的氧化物半导体膜153，其中在其间提供该绝缘膜142 ;在氧化物半导体膜153之上与栅电极151重叠的沟道保护膜157 ;在氧化物半导体膜153之上的源电极154和漏电极155 ;在氧化物半导体膜153、沟道保护膜157、源电极154和漏电极155之上的绝缘膜146 ;以及在绝缘膜146之上与氧化物半导体膜153重叠的第二栅电极156。另外，绝缘膜147在第二栅电极156之上形成，并且可包括为晶体管101的部件。另外，晶体管102在具有绝缘表面的衬底140之上包括栅电极141 ;在栅电极141之上的绝缘膜142 ;与该栅电极141重叠并且起有源层作用的氧化物半导体膜143，其中在其间提供绝缘膜142 ;在氧化物半导体膜143之上的沟道保护膜148 ;以及在氧化物半导体膜143之上的源电极144和漏电极145。绝缘膜146在氧化物半导体膜143、沟道保护膜148、源电极144和漏电极145之上形成,并且可包括为晶体管102的部件。此外，电容器103在晶体管101的源电极154和第二栅电极156(其中在其间提供绝缘膜146)彼此重叠的区域中形成。沟道保护膜157和沟道保护膜148可以通过例如等离子体CVD或热CVD法等化学气相沉积或溅射而形成。另外，沟道保护膜157和沟道保护膜148优选为使用包括氧的无机材料(例如氧化硅、氧氮化硅或氮氧化硅等)形成。通过对沟道保护膜157和沟道保护膜148使用包括氧的无机材料，通过下列方法满足化学计量组分比是可能的将氧至少供应给分别与沟道保护膜157和沟道保护膜148接触的氧化物半导体膜153和氧化物半导体膜143的区域，并且即使氧缺乏是由用于减少氧化物半导体膜153和氧化物半导体膜143中的水分或氢的热处理而引起的，也減少充当施主的氧缺乏。因此，沟道形成区域可以是本征的或大致上本征的，并且由氧缺乏引起的晶体管的电特性的变化減少；因此，可以提高电特 性。注意，沟道形成区域对应于与栅电极重叠的半导体膜的区域，其中栅极绝缘膜提供在该半导体膜和该栅电极之间。在用作存储器元件的晶体管的情况下，沟道形成区域对应于半导体膜的区域，其在源电极和漏电极之间并且与第一栅电极或第二栅电极重叠，其中栅极绝缘膜提供在该半导体膜和该第一栅电极或第二栅电极之间。然后，图3B图示具有图IA中的电路结构的存储器单元100的截面图的ー个示例。在图3B中的存储器単元包括在具有绝缘表面的衬底160之上的作为底接触晶体管并且起存储器元件作用的晶体管101，以及作为底接触晶体管并且起开关元件作用的晶体管102。具体地，晶体管101在具有绝缘表面的衬底160之上包括第一栅电极171 ;在第一栅电极171之上的绝缘膜162 ;在绝缘膜162之上的源电极174和漏电极175 ;与第一栅电极171重叠(其中在其间提供该绝缘膜162)，与源电极174和漏电极175接触并且起有源层作用的氧化物半导体膜173 ;在氧化物半导体膜173、源电极174和漏电极175之上的绝缘膜166 ;以及在绝缘膜166之上与氧化物半导体膜173重叠的第二栅电极176。另外，绝缘膜167在第二栅电极176之上形成，并且可包括为晶体管101的部件。此外，晶体管102在具有绝缘表面的衬底160之上包括在栅电极161之上的绝缘膜162 ;在绝缘膜162之上的源电极164和漏电极165 ;以及与栅电极161重叠(其中在其间有绝缘膜162)，与源电极164和漏电极165接触并且起有源层作用的氧化物半导体膜163。绝缘膜166在氧化物半导体膜163、源电极164和漏电极165之上形成，并且可包括为晶体管102的部件。此外，电容器103在晶体管101的源电极174和第二栅电极176(其中在其间提供绝缘膜166)彼此重叠的区域中形成。另外，在图1A、图3A和图3B中图示氧化物半导体膜用于起存储器元件作用的晶体管101的有源层的情況。然而，如上文描述的，对于晶体管101的有源层，还可使用除氧化物半导体外的下列半导体非晶硅、微晶硅、多晶硅、单晶硅、非晶锗、微晶锗、多晶锗、单晶锗等。
图4A图示当包括硅的半导体膜用于起存储器元件作用的晶体管101的有源层时存储器单元100的截面图的ー个示例。在图4A中的存储器单元中，起存储器元件作用的晶体管101和起开关元件作用的晶体管102在具有绝缘表面的衬底200之上形成。具体地，晶体管102在具有绝缘表面的衬底200之上包括栅电极211 ;在该栅电极211之上的绝缘膜230 ;与该栅电极211重叠并且起有源层作用的氧化物半导体膜213，其中在其间提供绝缘膜230 ；以及在氧化物半导体膜213之上的源电极214和漏电极215。绝缘膜231在氧化物半导体膜213、源电极214和漏电极215之上形成，并且可包括为晶体管102的部件。此外，晶体管101在具有绝缘表面的衬底200之上形成的绝缘膜231之上包括 第一栅电极221 ;在第一栅电极221之上的绝缘膜212 ;与第一栅电极221重叠并且起包括娃的有源层作用的半导体膜223，其中在其间提供该绝缘膜212 ;在该半导体膜223之上的源电极224和漏电极225 ;在半导体膜223、源电极224和漏电极225之上的绝缘膜216 ;以及在绝缘膜216之上与半导体膜223重叠的第二栅电极226。另外，绝缘膜217在第二栅电极226之上形成，并且可包括为晶体管101的部件。此外，电容器103在晶体管101的漏电极225和第二栅电极226(其中在其间提供绝缘膜216)彼此重叠的区域中形成。然后，图4B图示当包括硅的半导体膜用于起存储器元件作用的晶体管101的有源层时存储器单元100的截面图的ー个示例。在图4B中的存储器単元中，起存储器元件作用的晶体管101和起开关元件作用的晶体管102在具有绝缘表面的衬底270之上形成。具体地，晶体管102在衬底270之上形成的绝缘膜247之上包括栅电极241 ;在栅电极241之上的绝缘膜260 ;与栅电极241重叠并且起有源层作用的氧化物半导体膜243，其中在其间提供绝缘膜260 ;以及在氧化物半导体膜243之上的源电极244和漏电极245。绝缘膜261在氧化物半导体膜243、源电极244和漏电极245之上形成，并且可包括为晶体管102的部件。另外，晶体管101在衬底270之上包括第一栅电极251 ;在第一栅电极251之上的绝缘膜242 ;与第一栅电极251重叠并且起包括硅的有源层作用的半导体膜253，其中在其间提供该绝缘膜242 ;在半导体膜253之上的源电极254和漏电极255 ;在半导体膜253、源电极254和漏电极255之上的绝缘膜246 ；以及在绝缘膜246之上与半导体膜253重叠的第二栅电极256。另外，绝缘膜247在第二栅电极256之上形成，并且可包括为晶体管101的部件。此外，电容器103在晶体管101的漏电极255和第二栅电极256彼此重叠(其中在其间提供绝缘膜246)的区域中形成。注意尽管图4A和图4B图示晶体管101是底栅晶体管的情况，但是晶体管101可为顶栅晶体管或底接触晶体管。另外，尽管晶体管101是沟道蚀刻晶体管，但是晶体管101可为沟道保护晶体管。此外，尽管图4A和图4B图示晶体管102是底栅晶体管的情况，但是晶体管102可为顶栅晶体管或底接触晶体管。另外，尽管晶体管102是沟道蚀刻晶体管，但是晶体管102可为沟道保护晶体管。(实施例2)
在实施例2中，将描述包括多个存储器単元的存储器装置的结构的示例及其驱动方、法。作为示例，图5图示NOR型存储器装置中的单元阵列的电路图，其中多个存储器单元300安排成矩阵。对于包括在图5中的存储器装置中的每个存储器单元300的结构，可以參照实施例I中的存储器单元100的结构的描述。具体地，存储器単元300包括起存储器元件作用的晶体管301、以及起开关元件作用并且可以控制到该晶体管301的第二栅电极的电势供应的晶体管302。另外，存储器単元300可包括用于保持晶体管301的第二栅电极的电势的电容器303。存储器単元300可进ー步视需要而包括例如ニ极管、电阻器或电感器等另ー个电路元件。图5中的单元阵列包括各种布线，例如多个输入数据线Din、多个输出数据线Dout、多个写入字线WL和多个读取字线RL等。电カ供应电势或来自单元阵列的驱动器电路的信号通过这些布线供应给存储器単元300中的每个。因此，这些布线的数量可以由存储器单元300的数量和存储器単元300的安排确定。 具体地，图5中的单元阵列包括提供在安排设置成矩阵的三行和三列中的存储器単元，并且至少提供输入数据线Dinl至Din3、输出数据线Doutl至Dout3、写入字线WLl至WL3和读取字线RLl至RL3。然后，给出连接到输入数据线Dinl、输出数据线Doutl、写入字线WLl和读取字线RLl的存储器单元300中的一个作为将描述的存储器单元300中的布线和电路元件的连接结构的示例。晶体管302的栅电极连接到写入字线WL1。晶体管302的源电极和漏电极中的一个连接到输入数据线Dinl，并且晶体管302的源电极和漏电极中的另ー个连接到晶体管301的第二栅电扱。晶体管301的第一栅电极连接到读取字线RL1。晶体管301的源电极和漏电极中的一个连接到输出数据线Doutl并且晶体管301的源电极和漏电极中的另ー个连接到供应有例如地电势等固定电势的电カ供应线304。此外，电容器303的一对电极中的一个连接到晶体管301的第二栅电极，并且电容器303的该对电极中的另ー个连接到供应有例如地电势等固定电势的电カ供应线304。作为示例，图6图示NAND型存储器装置中的单元阵列的电路图，其中多个存储器単元300串联连接。对于包括在图6中的存储器装置中的每个存储器单元的结构，可以參照实施例I中的存储器单元100的结构的描述。图6中的单元阵列包括三列单元阵列，每列中三个存储器単元串联连接。具体地，单元阵列包括提供在三行和三列中的存储器単元，以及输入数据线Dinl至Din3、输出数据线Doutl至Dout3、写入字线WLl至WL3、读取字线RLl至RL3、选择信号线SELl和SEL2以及电カ供应线304。电カ供应电势或来自单元阵列的驱动器电路的信号通过这些布线供应给存储器単元中的每个。因此，这些布线的数量可以由存储器单元300的数量确定。然后，将描述存储器单元300中的布线和电路元件的连接结构。例如，关注连接到到输入数据线Dinl、输出数据线Doutl、写入字线WLl和读取字线RLl的存储器单元300。晶体管302的栅电极连接到写入字线WLl。晶体管302的源电极和漏电极中的一个连接到输入数据线Dinl，并且晶体管302的源电极和漏电极中的另ー个连接到晶体管301的第二栅电扱。晶体管301的第一栅电极连接到读取字线RL1。另外，晶体管301在输出数据线Doutl和供应有例如地电势等固定电势的电カ供应线304之间的彼此邻近的存储器单元中串联连接。
此外，电容器303的一对电极中的一个连接到晶体管301的第二栅电极，并且电容器303的电极中的另ー个连接到供应有例如地电势等固定电势的电カ供应线304。然后，将给出图6中的单元阵列作为示例參照图21描述根据本发明的一个实施例的存储器装置的操作。图21是图示输入到布线的信号的电势随时间的变化的时序图。图21图示晶体管301和晶体管302是n沟道晶体管并且使用ニ进制数据的情況。首先，将描述数据写入中存储器装置的操作。在数据写入中，当具有脉冲的信号输入到写入字线WLl吋，该脉冲的电势(具体地，高电平电势)供应给晶体管302的栅电扱。栅电极连接到写入字线WLl的每个晶体管302处于导通状态。并且，当低电平电势输入到读取字线RLl时，低电平电势供应给晶体管301的第一栅电扱。第一栅电极连接到读取字线RLl的每个晶体管301处于截止状态。
然后，具有数据的信号相继输入到输入数据线Dinl至Din3。图21图示具有高电平电势的信号输入到输入数据线Dinl和输入数据线Din3，并且具有低电平电势的信号输入到输入数据线Din2的情況。不用说，输入到输入数据线Dinl至Din3的信号的电势的电平根据数据改变。输入到输入数据线Dinl至Din3的电势通过处于导通状态的晶体管302供应给晶体管301的第二栅电扱。晶体管301的阈值电压的偏移量根据第二栅电极的电势确定。具体地，因为具有高电平电势的信号输入到输入数据线Dinl和输入数据线Din3，晶体管301的第二栅电极的电势在连接到输入数据线Dinl的存储器単元300和连接到输入数据线Din3的存储器単元300中的每个处于高电平。即，在这样的存储器単元300中，起存储器元件作用的晶体管301在图2B中的线130的基础上操作。另ー方面，因为具有低电平电势的信号输入到输入数据线Din2，所以晶体管301的第二栅电极的电势在连接到输入数据线Din2的存储器単元300中的每个中处于低电平。即，在这样的存储器単元300中，起存储器元件作用的晶体管301在图2B中的线131的基础上操作。当具有脉冲的信号到写入字线WLl的输入结束时，栅电极连接到写入字线WLl的每个晶体管302关闭。然后，具有脉冲的信号相继输入到写入字线WL2和写入字线WL3，并且上文的操作在包括写入字线WL2的存储器単元和包括写入字线WL3的每个存储器单元中相似地重复。然后，将描述数据存储中存储器装置的操作。在数据存储中，写入字线WLl至WL3中的全部供应有具有使晶体管302关闭的电平的电势，具体地低电平电势。因为晶体管302的截止状态电流如上文描述的是极低的，所以保持在数据写入中设置的第二栅电极的电势的电平。低电平电势供应给读取字线RLl至RL3中的全部。在图21的时序图中，提供保持期以描述数据存储的操作。然而，保持期不必对存储器的实际操作提供。然后，将描述数据读取中存储器装置的操作。在数据读取中，如在数据存储中那样，写入字线WLl至WL3中的全部供应有具有使晶体管302关闭的电平的电势，具体地低电平电势。在NAND型存储器装置中，邻近存储器单元在输出数据线和供应有例如地电势等固定电势的电カ供应线之间彼此串联连接。在要读取存储器单元中的数据的情况下，存储的ニ进制数据可以通过该存储器单元连接到的输出数据线通过连接到与该存储器単元相同的输出数据线的存储器単元的控制而是否处于导电状态而辨别，其中电カ供应线供应有例如地电势等固定电势。具体地，关注连接到到输入数据线Dinl、输出数据线Doutl、写入字线WLl和读取字线RLl的存储器単元300，并且考虑读取存储在存储器単元300中的高电平数据的情況。为了选择存储器单元300连接到的输出数据线Doutl，使SELl和SEL2具有高电平电势使得使连接到SELl的晶体管320和连接到SEL2的晶体管321处于导通状态。然后，连接到存储器単元300中的晶体管301的第一栅电极的读取字线RLl具有低电平电势。此外，读取字线RL2和RL3供应有高电平电势使得可打开连接到读取字线RL2和RL3的每个晶体管301。高电平数据写入存储器単元300的晶体管301的第二栅电扱。即，阈值电压根据在图2B中图示的起存储器元件作用的晶体管301的操作而偏移到负侧并且变成Vttv因此，晶体管301处于导通状态。因此，连接到输出数据线Doutl的每个晶体管处于导通状态，并且使输出数据线Doutl和供应有地电势的电カ供应线进入导电，使得使输出数据线Doutl具有与地电势大致上相同的电势。随后，关注连接到输入数据线Din2、输出数据线Dout2、写入字线WLl和读取字线RLl的存储器単元300，并且考虑读取存储在存储器単元300中的低电平数据的情況。为了选择输出数据线Dout2，使SELl和SEL2具有低电平电势使得连接到SELl的晶体管320和连接到SEL2的晶体管321打开。然后，连接到存储器単元300中的晶体管301的第一栅电极的读取字线RLl具有低电平电势。此外，读取字线RL2和RL3供应有高电平电势使得可打开连接到读取字线RL2和RL3的每个晶体管301。低电平数据写入存储器単元300的晶体管301的第二栅电扱。即，阈值电压没有根据在图2B中图示的起存储器元件作用的晶体管301的操作而偏移并且变成Vttv因此，晶体管301处于截止状态。因此，输出数据线Dout2和供应有地电势的电カ供应线不导电，并且使输出数据线Dout2具有高阻抗。注意输出数据线Dout中的每个连接到读取电路，并且读取电路的输出信号是存储器的实际输出。注意在实施例2中，当在数据读取中选择输出数据线吋，图示使用两个选择信号线SELl和SEL2和栅电极连接到这些信号线的晶体管的情況。因为只要当在数据读取中选择输出数据线时可以选择该输出数据线和连接到其的读取电路处于导电还是不导电就是可接受的。可提供至少ー个选择信号线和连接到选择信号线的晶体管。尽管在实施例2中，描述了数据的写入、存储和读取在多个存储器単元中相继进行的驱动方法，但是本发明不限于该结构。仅具有规定地址的存储器单元可受上文的操作。另外，在图6的单元阵列中，四个布线(输入数据线Din、输出数据线Dout、写入字线WL和读取字线RL)连接到每个存储器单元。然而，在本发明的存储器装置中，连接到每个存储器単元的布线的数量不限于四个。布线的数量和连接结构可视情况确定使得存储器単元300可以供应有控制晶体管301的导通/截止的信号、用于控制晶体管302的开关的信号和用于供应电势给晶体管301的第二栅电极的信号，并且具有晶体管301的漏极电流量或源电极和漏电极之间的电阻作为数据的电势可以传送给驱动器电路。注意在图21中的时序图中，输出数据线Doutl、Dout2和Dout3中的阴影部分指示没有确定数据的状态。此外，尽管每个信号垂直上升和下降，但是本领域内技术人员容易理 解实际信号的波形由于信号线的负载、噪声等的影响而变钝。
然后，将给出图5中的单元阵列作为示例參照图7描述根据本发明的一个实施例的存储器装置的操作。图7是图示输入到布线的信号的电势随时间的变化的时序图。图7图示晶体管301和晶体管302是n沟道晶体管并且使用ニ进制数据的情況。首先，将描述数据写入中存储器装置的操作。在数据写入中，当具有脉冲的信号输入到写入字线WLl吋，该脉冲的电势(具体地，高电平电势)供应给晶体管302的栅电扱。栅电极连接到写入字线WLl的每个晶体管302处于导通状态。另ー方面，具有低于图示起存储器元件作用的晶体管的操作的图2B中的Vth1的电势的信号输入到读取字线RLl ;从而，第一栅电极连接到读取字线RLl的每 个晶体管301保持截止。然后，具有数据的信号相继输入到输入数据线Dinl至Din3。尽管图7图示具有高电平电势的信号输入到输入数据线Dinl至Din3中的每个。不用说，输入到输入数据线Dinl至Din3的信号的电势的电平根据数据内容改变。此外，在使用ニ进制数据的情况下，只要输入到输入数据线Dinl至Din3的信号的电势对应于两种电カ供应电压(例如，Vdd和Vss)就是可接受的。在使用具有三个或更多值的多值数据的情况下，电势的电平的种类可基于在数据中使用的基数确定。输入到输入数据线Dinl至Din3的电势通过处于导通状态的晶体管302供应给晶体管301的第二栅电扱。晶体管301的阈值电压中的偏移量根据第二栅电极的电势确定。当具有脉冲的信号到写入字线WLl的输入结束时，栅电极连接到写入字线WLl的每个晶体管302关闭。然后，具有脉冲的信号相继输入到写入字线WL2和写入字线WL3，并且上文的操作在具有写入字线WL2的存储器単元和具有写入字线WL3的每个存储器单元中相似地重复。然后，将描述数据存储中存储器装置的操作。在数据存储中，写入字线WLl至WL3中的全部供应有具有使晶体管302关闭的电平的电势，具体地低电平电势。因为晶体管302的截止状态电流如上文描述的是极低的，所以保持在数据写入中设置的第二栅电极的电势的电平。此外，读取字线RLl至RL3中的全部供应有具有使晶体管301关闭的电平的电势，具体地低于图示起存储器元件作用的晶体管的操作的图2B中的Vth1的电势。在图7的时序图中，提供保持期以便描述数据存储的操作。然而，保持期不必须对存储器的实际操作提供。然后，将描述数据读取中存储器装置的操作。在数据读取中，如在数据存储中那样，写入字线WLl至WL3中的全部供应有具有使晶体管302关闭的电平的电势，具体地低电平电势。另ー方面，在数据读取中，具有脉冲的信号相继输入到读取字线RLl至RL3。具体地，首先，当具有脉冲的信号输入到读取字线RLl吋，该脉冲的电势(具体地，高于图示起存储器元件作用的晶体管的操作的图2B中的Vth1并且低于Vthci的电势或高于Vthci的电势)施加于晶体管301的第一栅电扱。当晶体管301的第一栅电极供应有高于图示起存储器元件作用的晶体管的操作的图2B中的Vth1并且低于Vthci的电势或高于Vthci的电势时，漏极电流或晶体管301的源电极和漏电极之间的电阻根据在数据读取前最后一次数据写入中设置的阈值电压来确定。具有晶体管301的漏极电流量或晶体管301的源电极和漏电极之间的电阻作为数据的电势，即连接到输出数据线Doutl至Dout3的晶体管301的源电极和漏电极中的ー个的电势通过输出数据线Doutl至Dout3供应给驱动器电路。注意供应给输出数据线Doutl至Dout3的电势的电平根据写入存储器単元的数据确定。因此，在理想观点中，当具有相同值的数据存储在多个存储器中时具有相同电平的电势应该供应给连接到存储器単元的输出数据线中的全部。然而，实际上，存在晶体管301或晶体管302的特性在存储器単元之中变化的情况；从而，即使要读取的数据中的全部具有相同值，供应给输出数据线的电势也变化，使得电势的值有时可以宽阔地分布。因此，其中即使当在供应给输出数据线Doutl至Dout3的电势中发生微小变化时可以生成包括从上文的电势读取的数据并且具有根据期望规范处理的振幅和波形的信号的读取电路在存储器装置中作为驱动器电路提供。图9图示读取电路的电路图的示例。图9中的该读取电路包括晶体管310_1至310_3 (其起用于控制输出数据线Doutl至Dout3的电势输入到读取电路的开关元件的作用)以及起电阻器作用的晶体管311_1至311_3。另外，图9中的读取电路包括运算放大器312_1 至 312_3。
具体地，晶体管311_1至311_3的栅电极分别连接到晶体管311_1至311_3的漏电极。另外，高电平电力供应电势Vdd供应给这些栅电极和漏电极。此外，晶体管311_1至311_3的源电极分别连接到运算放大器312_1至312_3的同相输入端子(+ )。因此，晶体管311_1至311_3起连接在供应有电力供应电势Vdd的节点和运算放大器312_1至312_3的同相输入端子(+ )之间的电阻器的作用。注意尽管在图9中，栅电极连接到漏电极的晶体管用作电阻器，但是本发明不限于此。备选地，可以使用起电阻器作用的元件。此外，起开关元件作用的晶体管310_1至310_3的栅电极分别连接到位线BLl至BL3。然后，输出数据线Doutl至Dout3和晶体管311_1至311_3的源电极之间的连接根据位线BLl至BL3的电势来控制。例如，当晶体管310_1打开时，存储器单元300中的晶体管301和读取电路中的晶体管3111串联连接。然后，该连接的节点处的电势Vdata供应给运算放大器312_1至312_3的同相输入端子(+ )。电势Vdata的电平根据晶体管301的源电极和漏电极之间的电阻与晶体管311_1的源电极和漏电极之间的电阻之比来确定；从而，电势Vdata的电平反映读取数据的值。相反，运算放大器312_1至312_3的反相输入端子(_)供应有參考电势Vref。输出端子的电势Vout的电平可以根据电势Vdata的电平关于參考电势Vref而变化。从而，可以获得间接包括数据的信号。注意即使具有相同值的数据存储在存储器単元中，也由于存储器単元的特性中的变化而发生读取电势Vdata的电平中的波动，使得电势的值有时可以宽阔地分布。參考电势Vref的电平考虑节点的电势Vdata中的波动来确定以准确地读取数据的值。另外，尽管在图9中，对每个输出数据线使用用于读取数据的ー个运算放大器，但是运算放大器的数量不限于此。当使用n值数据(n是2或更大的自然数)时，对每个输出数据线使用的运算放大器的数量是(n-1)。然后，将描述数据擦除中存储器装置的操作。在数据擦除中，如在数据写入中那样，当具有脉冲的信号输入到写入字线WLl吋，该脉冲的电势(具体地，高电平电势)供应给晶体管302的栅电扱。栅电极连接到写入字线WLl的每个晶体管302处于导通状态。另ー方面，具有低于图示起存储器元件作用的晶体管的操作的图2B中的Vth1的电势的信号输入到读取字线RLl ;从而，第一栅电极连接到读取字线RLl的每个晶体管301保持截止。 例如地电势等固定电势供应给输入数据线Dinl至Din3。图7图示具有低电平电势的信号输入到输入数据线Dinl至Din3中的全部的情況。输入到输入数据线Dinl至Din3的处于低电平的低电平固定电势通过处于导通状态的晶体管302供应给晶体管301的第二栅电扱。晶体管301的阈值电压的电平根据第二栅电极的电势而复位。当具有脉冲的信号到写入字线WLl的输入结束时，栅电极连接到写入字线WLl的每个晶体管302关闭。然后，具有脉冲的信号相继输入到写入字线WL2和写入字线WL3，并且上文的操作在具有写入字线WL2的存储器単元和具有写入字线WL3的每个存储器单元中相似地重复。在图7的时序图中，提供擦除期来描述擦除操作。然而，在存储器的实际操作中， 该擦除期不是必需的。在该情况下，可写入另ー个数据以便对已写入的数据进行重写。根据本发明的一个实施例的存储器装置具有其中不必须提供擦除期的优势。尽管在实施例2中，描述了其中数据的写入、存储、读取和擦除在多个存储器単元中相继进行的驱动方法，但是本发明不限于该结构。仅具有规定地址的存储器单元可受上文的操作。另外，在图5的单元阵列中，四个布线(输入数据线Din、输出数据线Dout、写入字线WL和读取字线RL)连接到每个存储器单元。然而，在本发明的存储器装置中，连接到每个存储器単元的布线的数量不限于四个。布线的数量和连接结构可视情况确定使得存储器単元300可以供应有控制晶体管301的导通/截止的信号、用于控制晶体管302的开关的信号和用于供应电势给晶体管301的第二栅电极的信号，并且具有晶体管301的漏极电流量或源电极和漏电极之间的电阻作为数据的电势可以传送给驱动器电路。然后，给出使用图5中的单元阵列的存储器装置作为示例，并且描述根据本发明的一个实施例的存储器装置中的驱动器电路的结构。图8图示根据本发明的一个实施例的存储器装置的结构的框图作为示例。注意在图8的该框图中，存储器装置中的电路根据它们的功能分类并且图示分开的框。然而，难以完全根据它们的功能将实际电路分类，并且一个电路具有多个功能是可能的。图8中的存储器装置包括多个存储器単元安排成矩阵的单元阵列500，以及用于控制该单元阵列500的驱动的驱动器电路501。该驱动器电路501包括生成具有从该单元阵列500读取的数据的信号的读取电路302、选择包括在该单元阵列500每行中的存储器单元的字线驱动器电路503、控制选择的存储器单元中的数据写入和擦除的数据线驱动器电路504、以及控制该读取电路502、字线驱动器电路503和数据线驱动器电路504的操作的控制电路505。此外，该字线驱动器电路503包括字线解码器506。另外，该数据线驱动器电路504包括数据线解码器508和数据线选择器509。注意，只要根据本发明的一个实施例的存储器装置至少包括单元阵列500就是可接受的。单元阵列和其中驱动器电路的部分或全部连接到单元阵列的存储器模块也归类成根据本发明的一个实施例的存储器装置。该存储器模块可提供有可以安装在印刷布线板等上的连接端子，并且可用树脂等保护，即，可以被封装。此外，上文的驱动器电路501的全部或部分可在与单元阵列500相同的衬底或与单元阵列500不同的衬底之上形成。在驱动器电路501的全部或部分提供在与单元阵列500不同的衬底之上的情况下，驱动器电路501的全部或部分可以通过FPC(柔性印刷电路)等连接到单元阵列500。在该情况下，驱动器电路501的部分可通过COF (膜上芯片)法连接到FPC。此外，驱动器电路501的全部或部分可通过COG (玻璃上芯片)连接到单元阵列500。当单元阵列500和驱动器电路501在一个衬底之上形成时，连接到存储器装置的外部电路的部件的数量減少；因此，可以通过组装步骤和检查步骤的数量中的減少而实现成本減少。此外，接触点的数量可以在存 储器装置和外部电路彼此连接的连接部分中減少；从而，可以防止产量的减小，并且可以防止由于连接部分的机械脆弱性引起的可靠性的降低。备选地，仅驱动频率低于其他电路的相对低的频率的电路(例如字线驱动器电路503、数据线选择器509等)可以在与单元阵列500相同的衬底之上形成。从而，当驱动器电路501的部分提供在与提供有单元阵列500相同的衬底之上时，可以在某种程度上享有下列优势例如可以避免由连接缺陷引起的产量中的減少，可以避免连接部分中的机械脆弱性，并且可以通过组装步骤和检查步骤的数量中的减少而降低成本。此外，与单元阵列500和驱动器电路501的全部在一个衬底之上形成的情况相比可以增强具有高驱动频率的电路的性能性质。当具有地址(Ax，Ay)作为数据的信号AD输入到存储器装置时，控制电路505将作为与地址中的列方向有关的数据的地址Ax以及作为与地址中的行方向有关的数据的地址Ay分别传送到数据线驱动器电路504和字线驱动器电路503。另外，控制电路505将包括输入到存储器装置的数据的信号DATA传送到数据线驱动器电路504。数据是写入、读取还是擦除由供应给控制电路505的信号RE (读取使能)、WE (写入使能)、EE (擦除使能)等确定。注意当多个单元阵列500提供在存储器装置中时，用于选择单元阵列的信号CE (芯片使能)可输入到控制电路505。当数据写入的操作由信号WE选择时，具有脉冲的信号由包括在字线驱动器电路503中的字线解码器506响应于来自控制电路505的指令而输入到对应于地址Ay的写入字线WL。另ー方面，当数据写入的操作由信号WE选择时，数据线解码器508响应于来自控制电路505的指令供应用于控制数据线选择器509的操作的信号到数据线驱动器电路504中的数据线选择器509。在数据线选择器509中，具有数据的信号DATA根据来自数据线解码器508的信号采样并且该采样的信号输入到对应于地址Ax的输入数据线Din。当数据读取的操作由信号RE选择时，具有脉冲的信号由包括在字线驱动器电路503中的字线解码器506响应于来自控制电路505的指令输入到对应于地址Ay的读取字线RL。另ー方面，当数据读取的操作由信号RE选择时，在读取电路502中，对应于地址Ax的位线BL的电势响应于来自控制电路505的指令进行控制，使得310_1至310_3中对应于地址Ax的晶体管的晶体管被导通。然后，存储在具有对应地址的存储器单元中的数据使用对应于地址Ax的输出数据线Dout的电势而读取，并且生成具有该数据的信号。当数据擦除的操作由信号EE选择时，具有脉冲的信号从包括在字线驱动器电路503中的字线解码器506响应于来自控制电路505的指令而输入到对应于地址Ay的写入字线WL。另ー方面，当数据擦除的操作由信号EE选择时，数据线解码器508响应于来自控制电路505的指令供应用于控制数据线选择器509的操作的信号到数据线驱动器电路504中的数据线选择器509。在数据线选择器509中，用于擦除数据的信号根据来自数据线解码器508的信号而输入到对应于地址Ax的输入数据线Din。注意，尽管在图8中的存储器装置中，字线驱动器电路503控制信号到写入字线WL的输入和信号到读取字线RL的输入，但是本发明不限于该结构。控制信号到写入字线WL的输入的驱动器电路和控制信号到读取字线RL的输入的驱动器电路可提供在存储器装置中。本实施例可以通过视情况与上文描述的实施例中的任何实施例组合而实现。(实施例3)
给出沟道蚀刻底栅晶体管作为示例，并且将描述根据本发明的一个实施例的存储器装置的制造方法。注意在实施例3中，氧化物半导体膜用作起存储器元件作用的晶体管和起开关元件作用的晶体管两者中的有源层的情况给出作为示例来描述。
如在图IOA中图示的，栅电极401和栅电极402在具有绝缘表面的衬底400之上形成。尽管对于可以用作具有绝缘表面的衬底400的衬底没有特别限制，但是该衬底需要具有高到足够耐受至少要在后面的步骤中进行的热处理。例如，可以使用通过玻璃熔合エ艺或浮法エ艺形成的玻璃衬底。在使用玻璃衬底并且要在后面的步骤中进行热处理的温度高的情况下，优选使用应变点在730°C或更高的玻璃衬底。作为玻璃衬底，例如，使用例如铝硅酸盐玻璃、铝硼硅酸盐玻璃或钡硼硅酸盐玻璃等玻璃材料。注意一般来说，通过包含比氧化硼更大量的氧化钡(BaO)，可以获得耐热并且更实用的玻璃衬底。因此，优选使用以BaO的量大于B2O3的量的方式包含BaO和B2O3的玻璃衬底。注意作为上文的玻璃衬底，可使用用例如陶瓷衬底、石英衬底或蓝宝石衬底等绝缘体形成的衬底。备选地，可使用结晶玻璃等。可使用表面提供有绝缘层的不锈合金等的金属衬底。此外，用例如塑料等柔性合成树脂形成的衬底一般趋于具有低的温度上限，但是可以用作衬底400只要该衬底可以耐受后面的制造步骤中的处理温度即可。塑料衬底的示例包括以聚对苯ニ甲酸こニ酯(PET)、聚醚砜(PES)、聚萘ニ甲酸こニ酯(PEN)、聚碳酸酯(PC)、聚醚醚酮(PEEK)、聚砜(PSF)、聚醚酰亚胺(PEI )、多芳基化合物(PAR)、聚对苯ニ甲酸丁ニ酯(PBT)、聚酰亚胺、丙烯腈ニこ烯丁ニ烯树脂、聚氯こ烯、聚丙烯、聚こ酸こ烯酯、丙烯酸树脂等为代表的聚酷。充当基底膜的绝缘膜可在衬底400和栅电极401与栅电极402之间形成。作为该基底膜，例如可以使用单层氧化硅膜、氧氮化硅膜、氮化硅膜、氮氧化硅膜、氮化铝膜或氮氧化铝膜或多个这些膜的叠层。特别地，例如氮化硅膜、氮氧化硅膜、氮化铝膜或氮氧化铝膜的具有高阻挡性质的绝缘膜用于该基底膜，使得可以防止气氛中的杂质(例如水分或氢等)或包括在衬底400中的杂质(例如碱金属或重金属等)进入氧化物半导体膜、栅极绝缘膜或在氧化物半导体膜和另ー个绝缘膜之间的界面处及其附近。在本说明书中，氧氮化物指包括比氮更多的氧的物质，并且氮氧化物指包括比氧更多的氮的物质。栅电极401和402可以用使用导电膜中的ー个或多个的单层或叠层形成，这些导电膜使用例如钥、钛、铬、钽、钨、钕或钪等金属材料或包括这些金属材料中的任何材料作为主成分的合金材料或这些金属的氮化物。注意如果铝或铜可以耐受在后面的步骤中进行的热处理的温度，则铝或铜也可以用作这样的金属材料。铝或铜优选与耐火金属材料组合以便防止低耐热性的问题和腐蚀的问题。作为耐火金属材料，可以使用钥、钛、铬、钽、钨、钕、锐等。例如，作为栅电极401和402的双层结构，下列结构是优选的其中钥膜层叠在铝膜之上的双层结构，其中钥膜层叠在铜膜之上的双层结构，其中氮化钛膜或氮化钽膜层叠在铜膜之上的双层结构，以及其中层叠氮化钛膜和钥膜的双层结构。作为栅电极401和402的三层结构，下列结构是优选的其中铝膜、铝和硅的合金膜、铝和钛的合金膜或铝和钕的合金膜用作中间层并且夹在从钨膜、氮化钨膜、氮化钛膜或钛膜选择的用作顶层和底层的两个膜之间的层叠结构。
此外，当例如氧化铟膜、氧化铟和氧化锡的合金膜、氧化铟和氧化锌的合金膜、氧化锌膜、氧化锌铝膜、氧氮化锌铝膜、氧化锌镓膜等透光氧化物导电膜用作栅电极401和402时，可以提高像素部分的孔径比。栅电极401和402的厚度各自是IOnm至400nm,优选为IOOnm至200nm。在实施例3中，在栅电极的导电膜通过使用钨靶溅射形成具有150nm的厚度后，导电膜通过蚀刻而处理(图案化)成期望的形状，由此形成栅电极401和402。注意因为提高了与在其之上形成的栅极绝缘层的覆盖，所以优选形成的栅电极的端部为锥形。注意，抗蚀剂掩模可通过喷墨法形成。抗蚀剂掩模通过喷墨法的形成不需要光掩模；从而，可以减少制造成本。接着，栅极绝缘膜403在栅电极401和402之上形成。栅极绝缘膜403通过等离子体CVD、溅射等而形成具有氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜、氧化铝膜、氮化铝膜、氧氮化铝膜、氮氧化铝膜、氧化铪膜或氧化钽膜的单层结构或叠层结构。优选栅极绝缘膜403尽可能少地包括例如水分或氢等杂质。在通过溅射形成氧化硅膜的情况下，硅靶或石英靶用作靶，并且氧气或氧气和氩气的混合气体用作溅射气体。通过去除杂质使其成为本征氧化物半导体或大致上本征氧化物半导体(高度纯化的氧化物半导体)的氧化物半导体对于界面态和界面电荷极敏感；因此，高度纯化的氧化物半导体和栅极绝缘膜403之间的界面是重要的。因此，与高度纯化的氧化物半导体接触的栅极绝缘膜(GI)需要具有更高的质量。例如，因为可以形成具有高耐受电压的致密高质量绝缘膜，所以优选使用微波(2. 45GHz)高密度等离子体CVD。这是因为当高度纯化的氧化物半导体与高质量栅极绝缘膜紧密接触吋，可以减少界面态并且界面性质可以是有利的。不用说，可以应用例如溅射或等离子体CVD等其他膜形成方法，只要高质量绝缘膜可以作为栅极绝缘膜形成即可。此外，通过在绝缘膜形成后进行的热处理形成其与氧化物半导体的界面的质量和特性提高的绝缘膜是可能的。在任何情况下，形成作为栅极绝缘膜具有有利的膜质量并且可以減少与氧化物半导体的界面态密度来形成有利的界面的绝缘膜。栅极绝缘膜403可以形成来具有其中层叠了使用具有高阻挡性质的材料形成的绝缘膜和例如氧化硅膜或氧氮化硅膜等具有较低氮比例的绝缘膜的结构。在该情况下，例如氧化硅膜或氧氮化硅膜等的绝缘膜在具有高阻挡性质的绝缘膜和氧化物半导体膜之间形成。作为具有高阻挡性质的绝缘膜，例如可以给出氮化硅膜、氮氧化硅膜、氮化铝膜或氮氧化铝膜等。利用具有高阻挡性质的绝缘膜，可以防止气氛中的杂质(例如水分或氢等)或包括在衬底400中的杂质(例如碱金属或重金属等)进入氧化物半导体膜、栅极绝缘膜403或在氧化物半导体膜和另ー个绝缘膜之间的界面处及其附近。另外，形成例如氧化硅膜或氧氮化硅膜等具有较低氮比例的绝缘膜以便与氧化物半导体膜接触，使得可以防止具有高阻挡性质的绝缘膜与氧化物半导体膜直接接触。例如，具有50nm至200nm (含)的厚度的氮化娃膜(SiNy (y>0))通过派射形成为第一栅极绝缘膜，并且具有5nm至300nm (包括在内)的厚度的氧化硅膜(SiOx (x>0))层叠在该第一栅极绝缘膜之上作为第二栅极绝缘膜；从而，这些膜可用作IOOnm厚的栅极绝缘膜403。栅极绝缘膜403的厚度可根据晶体管需要的特性视情况确定并且可近似是350nm至 400nm。在实施例3中，形成具有通过溅射形成的具有IOOnm厚度的氧化硅膜层叠在通过溅射形成的具有50nm厚度的氮化硅膜之上的结构的栅极绝缘膜403。为了在栅极绝缘膜403中尽可能少地包含氢、羟基和水分，优选在其之上形成有栅电极401和402的衬底400在溅射设备的预热室中预热而作为膜形成的预处理，使得例如吸收在衬底400上的水分或氢等杂质被消除和去除。注意预热的温度是100°C至400°C(含)，优选为150°C至300°C (含)。作为提供在预热室中的排空单元，优选低温泵。注意该预热处理可以省略。接着，在栅极绝缘膜403之上，氧化物半导体膜404形成为具有2nm至200nm(含)、优选为3nm至50nm (含)、更优选为3nm至20nm (含)的厚度。氧化物半导体膜404通过使用氧化物半导体作为靶而溅射形成。此外，氧化物半导体膜404可以通过在稀有气体(例如，氩)气氛、氧气氛或包括稀有气体(例如，氩)和氧的混合气氛中溅射形成。注意在氧化物半导体膜404通过溅射形成之前，优选通过引入氩气并且产生等离子体的反溅射去除在栅极绝缘膜403的表面上的尘埃。该反溅射指其中不向靶侧施加电压，RF电源用于在氩气氛中向衬底侧施加电压来将表面改性的方法。注意可使用氮气氛、氦气氛等代替氩气氛。备选地，可使用向其添加氧、氧化氮等的氩气氛。备选地，可使用向其添加氯、四氟化碳等的氩气氛。对于氧化物半导体膜404，可以使用如上文描述的那样的氧化物半导体。在实施例3中，作为氧化物半导体膜404，使用具有30nm厚度的In-Ga-Zn-O基非单晶膜，其通过使用包括铟(In)、镓(Ga)和锌(Zn)的氧化物半导体靶的溅射方法获得。在使用溅射的情况下，包含2wt%至10wt% (含)的SiO2的靶可用于膜形成。包括In、Ga和Zn的氧化物半导体靶的填充率是90%至100% (含)，优选为95%至99. 9% (含)。通过使用具有高填充率的氧化物半导体靶，形成致密的氧化物半导体膜。氧化物半导体膜404采用衬底保持在維持于降压的处理室中，已从其去除氢和水分的溅射气体引入处理室并且去除其中剰余的水分，并且金属氧化物用作靶这样的方式在衬底400之上形成。在膜形成中衬底温度可为100°C至600°C (含)，优选为200°C至400°C(含)。进行膜形成并且加热衬底，由此可以减少包含在形成的氧化物半导体层中的杂质的浓度。另外，可以减少由溅射引起的损伤。为了去除处理室中剰余的水分，优选使用捕集真空泵。例如，优选使用低温泵、离子泵或钛升华泵。排空单元可为提供有冷阱的涡轮泵。在用低温泵排空的沉积室中，例如去除氢原子、例如水(H2O)等包含氢原子的化合物(更优选、为，以及包含碳原子的化合物)等，由此可以減少在沉积室中形成的氧化物半导体膜中的杂质的浓度。作为沉积条件的ー个示例，衬底和靶之间的距离是100mm，压强是0.6Pa，直流(DC)电源是0. 5kW,并且气氛是氧气氛(氧流率的比例是100%)。注意因为可以减少也称为颗粒并且在膜形成中产生的尘埃并且膜厚可以是均匀的，所以优选脉冲直流(DC)电源。氧化物半导体膜优选为具有5nm至30nm (含)的厚度。因为适当的厚度取决于使用的氧化物半导体材料，所以厚度可以根据材料而视情况确定。为了使氧化物半导体膜404尽可能不包含例如氢、羟基团或水分等杂质，优选在膜形成之前将提供有栅极绝缘膜403的衬底400在溅射设备的预热室中预热，使得例如吸收在衬底400上的水分或氢等杂质被消除和去除。注意预热温度是100°C至400°C (含)，优选为150°C至300°C (含)。作为提供在预热室中的排空单元，优选低温泵。注意该预热处理可以省略。另外，在形成绝缘膜411之前，预热可相似地对其上形成有源电极407、漏电极408、源电极409和漏电极410的衬底400进行。
溅射的示例包括RF溅射法(其中高频电源用于溅射电源)、DC溅射法和脉冲DC溅射法(其中采用脉冲方式施加偏压)。RF溅射法主要在形成绝缘膜的情况下使用，并且DC溅射法主要在形成金属膜的情况下使用。另外，还存在多源溅射设备，其中可以设置多个不同材料的靶。利用该多源溅射设备，不同材料的膜可以形成为在相同室中层叠，或者多种材料的膜可以通过在相同室中同时放电而形成。备选地，可以使用在室内提供有磁系统并且用于磁控溅射的溅射设备，或用于ECR溅射(其中使用通过使用微波产生的等离子体而不使用辉光放电)的溅射设备。此外，作为使用溅射的沉积法，可以是使用靶物质和溅射气体成分通过其在膜形成期间彼此化学反应来形成它们的薄化合物膜的反应溅射，或在膜形成期间也施加电压于衬底的偏置溅射。栅极绝缘膜403和氧化物半导体膜404可连续形成而不暴露于空气。连续的膜形成而不暴露于空气使获得叠层之间没有被气氛成分或在空气中浮动的杂质元素(例如水、碳氢化合物等)污染的每个界面成为可能。因此，可以减少晶体管的特性中的变化。接着，如在图IOB中图示的，氧化物半导体膜404通过蚀刻等处理(图案化)成期望的形状，由此岛状氧化物半导体膜405和406在这些岛状氧化物半导体膜405和406与栅电极401和402重叠的位置中在栅极绝缘膜403之上形成。用于形成岛状氧化物半导体膜405和406的抗蚀剂掩模可通过喷墨法形成。抗蚀剂掩模通过喷墨法的形成不需要光掩模；从而，可以减少制造成本。在接触孔形成于栅极绝缘膜403中的情况下，形成该接触孔的步骤可以在岛状氧化物半导体膜405和406的形成时进行。注意用于形成岛状氧化物半导体膜405和406的蚀刻可为湿法蚀刻、干法蚀刻、或干法蚀刻和湿法蚀刻两者。作为用于干法蚀刻的蚀刻气体，可以使用包含氯的气体(例如氯(Cl2)、氯化硼(BC13)、氯化硅(SiCl4)或四氯化碳(CCl4)等氯基气体)。备选地，可以使用包含氟的气体(例如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)或三氟甲烷(CHF3)等氟基气体)；溴化氢(HBr);氧(02);添加例如氦(He)或氩(Ar)等稀有气体的这些气体中的任何气体等。作为干法蚀刻，可以使用平行板RIE (反应离子蚀刻)或ICP (感应耦合等离子体)蚀刻。为了将膜蚀刻成期望的形状，视情况调整蚀刻条件(施加于线圈状电极的电功率量、施加于衬底侧上的电极的电功率量、该衬底侧上的该电极的温度等)。作为用于湿法蚀刻的蚀刻剂，可以使用磷酸、こ酸和硝酸等的混合溶液。备选地，可使用IT0-07N (由Kanto Chemical Co. , Inc.制造)。在湿法蚀刻之后蚀刻剂通过清洗与蚀刻的材料一起去除。包括蚀刻剂和 蚀刻掉的材料的的废液可被纯化并且材料可重复使用。当蚀刻和重复使用后从废液中收集例如包括在氧化物半导体膜中的铟等材料时，可以有效使用资源并且可以減少成本。注意优选反溅射在导电膜在随后的步骤中形成之前进行，使得附着到岛状氧化物半导体膜405、岛状氧化物半导体膜406和栅极绝缘膜403的表面的抗蚀剂残余物等被去除。然后，在氮气氛、氧气氛、超干空气(其中水含量小于或等于20ppm，优选为小于或等于lppm，并且更优选为小于或等于IOppb的空气)的气氛或稀有气体(例如，氩和氦)气氛中对氧化物半导体膜405和406进行热处理。对氧化物半导体膜405和406进行的热处理可以消除氧化物半导体膜405和406中的水分或氢。具体地，热处理器可在350°C至850°C(或玻璃衬底的应变点)(含)、优选为550°C至750°C (含)进行。例如，热处理可在600°C进行近似三分钟至六分钟(含)。因为脱水或脱氢可以用RTA法在短时间中进行，所以热处理甚至可以在高于玻璃衬底的应变点的温度进行。备选地，热处理可在衬底温度近似450 V的状态下进行近似一小时。在实施例3中，热处理用作为热处理设备之一的电炉在氮气氛中在衬底温度近似6000C的状态下对氧化物半导体膜405和406进行六分钟。在热处理后，氧化物半导体膜405和406没有暴露于空气以便防止水分或氢的再进入。注意热处理设备不限于电炉，并且可包括用于通过来自例如电阻加热元件等加热元件的热传导或热辐射加热要处理的对象的装置。例如，可以使用例如GRTA (气体快速热退火)设备或LRTA (灯快速热退火)设备等RTA (快速热退火)设备。LRTA设备是用于通过来自例如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯或高压汞灯等灯发射的光(电磁波)的辐射来加热要处理的对象的设备。GRTA设备是用于使用高温气体的热处理的设备。作为该气体，使用例如氮等通过热处理不与要处理的对象反应的惰性气体或例如氩等稀有气体。例如，热处理可以采用GRTA，其中衬底移入在650°C至700°C的高温加热的惰性气体中，并且在那里加热若干分钟，然后衬底从该惰性气体移出。利用GRTA，可以达到短时间段的高温热处理。注意优选在热处理中，水分、氢等不包含在氮或例如氦、氙或氩等稀有气体中。优选引入热处理设备的氮或例如氦、氙或氩等稀有气体的纯度是6N (99. 9999%)或更高、优选为7N (99. 99999%)或更高(即，杂质浓度是Ippm或更低、优选为0. Ippm或更低)。此外，当包含例如水分或氢等杂质的氧化物半导体在温度是85°C并且施加于栅极的电压是2X106V/cm的条件下受到栅极偏压温度应カ测试(BT测试)12小时，氧化物半导体的杂质和主成分之间的键由高电场(B :偏压)和高温度(T :温度)断开，并且产生的悬空键引起阈值电压(Vth)的漂移。然而，如上文描述的，改进栅极绝缘膜和氧化物半导体膜之间的界面中的特性，并且尽可能多地去除氧化物半导体膜中的杂质(尤其是水分、氢等)，使得可以获得耐受BT测试的晶体管。通过上文描述的步骤，可以减少氧化物半导体膜中氢的浓度并且氧化物半导体膜高度纯化。从而，可以使 氧化物半导体膜稳定。另外，在低于或等于玻璃转变温度的温度的热处理使形成具有宽带隙(其中载流子密度极低)的氧化物半导体膜成为可能。从而，晶体管可以使用大面积的衬底制造；从而，可以提高大规模生产率。另外，通过使用其中氢浓度減少的高度纯化的氧化物半导体膜，制造具有高耐受电压、减小的短沟道效应和高导通截止比的晶体管是可能的。注意当加热氧化物半导体膜时，平面状晶体在上表面中形成，尽管它取决于氧化物半导体膜的材料和加热条件。该平面状晶体优选为单晶，其在垂直于氧化物半导体膜的表面的方向上c轴对准。此外，优选使用其中a-b平面在沟道形成区域中彼此对应的多晶，或其中a轴或b轴在沟道形成区域中彼此对应，并且c轴取向大致上垂直于氧化物半导体膜的表面的方向的多晶。注意当氧化物半导体膜的基底表面不平坦时，平面状晶体是多晶。然后，如图IOC中图示的，要成为源电极和漏电极的导电膜(包括在与该源电极和漏电极相同的层中形成的布线)在栅极绝缘膜403、氧化物半导体膜405和氧化物半导体膜406之上形成，并且然后将该导电膜图案化。从而，源电极407和漏电极408在氧化物半导体膜405之上形成，并且源电极409和漏电极410在氧化物半导体膜406之上形成。该导电膜可通过溅射或真空蒸发法形成。作为要成为源电极和漏电极的导电膜(包括在与该源电极和漏电极相同的层中形成的布线)的材料，存在从Al、Cr、Cu、Ta、Ti、Mo和W中选择的元素；包括这些元素中的任何元素作为成分的合金；组合包括这些元素中的任何元素的合金膜等。另外，可使用其中例如Cr、Ta、Ti、Mo或W等耐火金属的膜层叠在Al、Cu等的金属膜的下侧或上侧的结构。此外，可使用向其添加防止在Al膜中产生小丘或晶须的元素(例如Si、Ti、Ta、W、Mo、Cr、Nd、Sc或Y等)的Al材料，其导致耐热性提高。此外，导电膜可具有单层结构或两层或更多层的层叠结构。例如，可以给出包括硅的铝膜的单层结构、钛膜层叠在铝膜之上的双层结构、钛膜、铝膜和钛膜按该顺序层叠的三层结构等。备选地，要成为源电极和漏电极的导电膜(包括在与该源电极和漏电极相同的层中形成的布线)可使用导电金属氧化物形成。作为导电金属氧化物，可以使用氧化铟(ln203)、氧化锡(SnO2)、氧化锌(ZnO)、氧化铟和氧化锡的合金(In2O3-SnO2,缩写成IT0)、氧化铟和氧化锌的合金(In2O3-ZnO)或向其添加硅或氧化硅的金属氧化物材料。在热处理在导电膜形成后进行的情况下，优选导电膜具有高到足够耐受该热处理的耐热性。然后，抗蚀剂掩模在导电膜之上形成。源电极407、漏电极408、源电极409和漏电极410通过选择性蚀刻而形成。之后，去除该抗蚀剂掩摸。紫外线、KrF激光束或ArF激光束在光刻步骤中用于曝光以形成抗蚀剂掩模。要在后面的步骤中形成的晶体管的每个沟道长度Z由在氧化物半导体膜405和406之上彼此邻近的源电极的下端和漏电极的下端之间的距离确定。在沟道长度Z短于25nm并且进行在光刻步骤中用于形成抗蚀剂掩模的曝光的情况下，使用具有几纳米到几十纳米的极短波长的极紫外线。用极紫外的曝光导致高分辨率和大的焦深。从而，在后面的步骤中完成的晶体管的沟道长度Z可以是IOnm至IOOOnm (含)，并且可以增加电路的操作速度，并且此外截止状态电流值极小，使得可以达到低功耗。注意视情况调整每个材料和蚀刻条件，使得氧化物半导体膜405和406尽可能多地不在导电膜的蚀刻中被去除。在实施例3中,钛膜用作导电膜,并且通过使用包括氨和充氧水的溶液(氨过氧化氢混合物)对导电膜进行湿法蚀刻，使得形成源电极407、漏电极408、源电极409和漏电极410。作为包括氨过氧化氢混合物的溶液,具体地,使用其中充氧水(31 wt%过氧化氢)、氨水(28被％铵)和水以5:2:2的体积比混合的溶液。备选地，干法蚀刻可使用含氯(Cl2)、氯化硼(BCl3)等的气体对导电膜进行。当源电极407、漏电极408、源电极409和漏电极410通过上文的图案化形成时，蚀刻岛状氧化物半导体膜405中暴露部分中的一部分，使得有时形成槽(凹陷部分)。用于形 成源电极407、漏电极408、源电极409和漏电极410的抗蚀剂掩模可通过喷墨法形成。通过喷墨法的抗蚀剂掩模的形成不需要光掩模；从而，可以减少制造成本。另外，为了減少光刻步骤的光掩模数和步骤数，蚀刻可通过使用抗蚀剂掩模进行，该抗蚀剂掩模使用光透过其具有多个强度的多色调掩模形成。通过使用多色调掩模形成的抗蚀剂掩模具有多个厚度，并且进一步可以通过蚀刻在形状上改变；因此，该抗蚀剂掩模可以在用于处理成不同图案的多个蚀刻步骤中使用。因此，对应于至少两种或更多种不同图案的抗蚀剂掩模可以由ー个多色调掩模形成。从而，可以减少曝光掩模的数量，并且还可以減少对应的光刻步骤的数量，由此可以实现エ艺的简化。接着，进行等离子体处理，使用例如N20、N2或Ar等气体。通过该等离子体处理，去除附着到氧化物半导体膜的暴露表面的水等。备选地，该等离子体处理也可使用氧和氩的混合气体进行。注意在进行等离子体处理后，如在图IOD中图示的，形成绝缘膜411以便覆盖源电极407、漏电极408、源电极409、漏电极410、氧化物半导体膜405、以及氧化物半导体膜406。绝缘膜411优选为尽可能少地包括例如水分或氢等杂质，并且绝缘膜411可使用单层绝缘膜或层叠的多个绝缘膜形成。当氢包括在绝缘膜411中吋，发生氢进入氧化物半导体膜或氧化物半导体膜中的氧由氢抽取，由此氧化物半导体膜的背沟道部分具有较低电阻U型导电性);从而，可能形成寄生沟道。因此，优选采用其中不使用氢的膜形成方法以便形成尽可能少地包含氢的绝缘膜411。具有高阻挡性质的材料优选用于绝缘膜411。例如，作为具有高阻挡性质的绝缘膜，可以使用氮化硅膜、氮氧化硅膜、氮化铝膜、氮氧化氯膜等。当使用层叠的多个绝缘膜时，具有比具有高阻挡性质的绝缘膜低的氮比例的绝缘膜(例如氧化硅膜或氧氮化硅膜等)在接近氧化物半导体膜405和406的侧形成。然后，形成具有高阻挡性质的绝缘膜以便与源电极407、漏电极408、源电极409、漏电极410、氧化物半导体膜405、以及氧化物半导体膜406重叠，其中具有较低比例的氮的绝缘膜处于具有阻挡性质的绝缘膜和源电极、漏电极与氧化物半导体膜之间。利用具有高阻挡性质的绝缘膜，可以防止例如水分或氢等杂质进入氧化物半导体膜405和氧化物半导体膜406、栅极绝缘膜403、或另ー个绝缘膜和氧化物半导体膜405和406中的每个之间的界面及其附近。另外，形成具有较低氮比例的绝缘膜(例如氧化硅膜或氧氮化硅膜等)以便与氧化物半导体膜405和406接触，使得可以防止使用具有高阻挡性质的材料形成的绝缘膜与氧化物半导体膜405和406直接接触。在实施例3中，形成具有其中通过溅射形成的具有IOOnm厚度的氮化硅膜层叠在通过溅射形成的具有200nm厚度的氧化硅膜之上的结构的绝缘膜411。膜形成中的衬底温度可处于室温至300°C (含)的范围中，并且在实施例3中是100°C。注意热处理可在绝缘膜411形成后进行。该热处理在氮气氛、氧气氛、超干空气(其中水含量小于或等于20ppm，优选为小于或等于lppm，并且更优选为小于或等于IOppb的空气)气氛或稀有气体(例如，氩和氦)气氛中在优选为200°C至400°C (含)、例如250°C至350°C (含)进行。在实施例3中，热处理在氮气氛中在250°C进行ー小时。备选地，在形成源电极407、漏电极408、源电极409、漏电极410之前，可进行如当氧化物半导体膜经受热处理时那样作为在高温下并且短时间中进行的热处理的RTAエ艺。在提供包括氧的绝缘膜411以便与氧化物半导体膜405的暴露区域(其在源电极407和漏电极408之间形成)接触后，或在提供包括氧的绝缘膜411以便与氧化物半导体膜406的暴露区域(其在源电极409 和漏电极410之间形成)接触后，进行热处理；因此，即使当在氧化物半导体膜上进行热处理使在氧化物半导体膜405和406中发生氧缺乏时，氧也供应给氧化物半导体膜405和氧化物半导体膜406。氧供应给氧化物半导体膜405和406与绝缘膜411接触的部分来减少充当施主的氧缺乏，使得可以实现满足化学计量组分比的结构。其结果，可以使氧化物半导体膜405和406是本征半导体膜或大致上本征的半导体膜。因此，可以改进晶体管的电特性并且可以减少其电特性中的变化。对于该热处理的定时没有特别限制，只要它在绝缘膜411形成后进行即可。当该热处理也充当另ー个步骤中的热处理(例如树脂膜的形成中的热处理或用于减少透明导电膜的电阻的热处理)时，氧化物半导体膜405和406可以是本征(i型)或大致上本征的而不增加步骤的数量。图IlA图示图10的步骤完成后存储器装置的俯视图。注意沿图IlA中的虚线A1-A2取的截面图对应于图10D。然后，接触孔412通过蚀刻等在绝缘膜411中形成来暴露漏电极408的部分。接着，如在图IOE中图示的，在背栅电极413通过将形成于绝缘膜411之上的导电膜图案化而形成以便与氧化物半导体膜406重叠后，形成绝缘膜414以便覆盖该背栅电极413。背栅电极413在接触孔412中连接到漏电极408。背栅电极413可以使用与栅电极401和402或源电极407、漏电极408、源电极409和漏电极410相似的材料和结构形成。背栅电极413的厚度设置为IOnm至400nm,优选为IOOnm至200nm。在实施例3中，背栅电极413采用这样的方式形成，即形成层叠有钛膜、铝膜和钛膜的导电膜，抗蚀剂掩模通过光刻法等形成，并且不需要的部分通过蚀刻去除使得将该导电膜处理(图案化)成期望的形状。绝缘膜414优选为使用具有高阻挡性质的材料形成，该材料可以防止气氛中的水分、氢、氧等影响晶体管的特性。例如，绝缘膜414可以通过等离子体CVD、溅射等形成为具有氮化硅膜、氮氧化硅膜、氮化铝膜、氮氧化铝膜等的单层结构或叠层结构，作为具有高阻挡性质的绝缘膜。为了获得阻挡性质的效果，绝缘膜414优选为形成具有例如15nm至400nm的厚度。在实施例3中，绝缘膜通过等离子体CVD形成为300nm的厚度。该绝缘膜在下列条件下形成娃烧气体的流率是4sccm ;—氧化ニ氮的流率是800sccm ;并且衬底温度是400。。。通过上文的步骤，形成起开关元件作用的晶体管420、起存储器元件作用的晶体管421、以及电容器。图IlB图示在图IOE中图示的存储器单元的俯视图。图IOE对应于沿图IlB中的虚线A1-A2取的截面图。晶体管420包括在具有绝缘表面的衬底400之上形成的栅电极401、在栅电极401之上的栅极绝缘膜403、与栅电极401重叠并且在栅极绝缘膜403之上的氧化物半导体膜405，以及ー对在氧化物半导体膜405之上形成的源电极407和漏电极408。晶体管420可包括提供在氧化物半导体膜405之上的绝缘膜411作为它的部件。在图IOE中图示的晶体管420具有沟道蚀刻结构，其中氧化物半导体膜405在源电极407和漏电极408之间部分蚀刻。注意尽管晶体管420描述为单栅极晶体管，但是具有多个沟道形成区域的多栅极晶体管可以通过具有彼此电连接的多个栅电极401视需要形成。此外，晶体管421包括提供在具有绝缘表面的衬底400之上的栅电极402 ;在栅电极402之上的栅极绝缘膜403 ;与栅电极402重叠并且在栅极绝缘膜403之上的氧化物半导体膜406 ;—对提供在氧化物半导体膜406之上的源电极409和漏电极410 ;在氧化物半导体膜406、源电极409和漏电极410之上形成的绝缘膜411 ；以及与氧化物半导体膜406和栅电极402重叠并且在绝缘膜411之上的背栅电极413。可包括在背栅电极413之上形成的绝缘膜414作为晶体管421的部件。在图IOE中图示的晶体管421具有沟道蚀刻结构，其中氧化物半导体膜406在源电极409和漏电极410之间部分蚀刻。注意尽管晶体管421描述为单栅极晶体管，但是具有多个沟道形成区域的多栅极晶体管可以通过具有彼此电连接的多个栅电极402视需要形成。电容器430在晶体管421的源电极409和晶体管421的背栅电极413彼此重叠(其中在其间提供绝缘膜411)的区域中形成。包括在晶体管421中的栅电极402起第一电极的作用，其可以通过控制电极402的电势来选择例如写入、读取、存储和擦除等存储器元件的操作。背栅电极413起第二电极的作用，其可以控制用作存储器元件的晶体管421的阈值电压。注意尽管在实施例3中，起存储器元件作用的晶体管421具有在氧化物半导体膜406形成前形成的作为第一电极的栅电极402，以及在氧化物半导体膜406形成后形成的作为第二电极的背栅电极413的存储器单元给出作为示例，但是本发明不限于该结构。例如，还可采用在氧化物半导体膜406形成前形成的栅电极402起晶体管421中的第二电极作用并且在氧化物半导体膜406形成后形成的背栅电极413起晶体管421中的第一电极作用的结构。注意在该情况下，栅电极402代替背栅电极413连接到晶体管420的漏电极408。另外，在图IlB中，背栅电极413与整个氧化物半导体膜406重叠的情况作为示例来图示，但是本发明不限于该结构。可采用任何结构，只要背栅电极413至少与包括在氧化物半导体中的沟道形成区域的部分重叠即可。
注意氧化物半导体的带隙、碳化硅的带隙和氮化镓的带隙分别是3. OeV至3. 5eV、3. 26eV和3. 39eV :它们近似是硅的带隙的三倍宽。例如碳化硅和氮化镓等化合物半导体与氧化物半导体的相同之处在于它们是宽隙半导体，其特性具有晶体管的耐受电压中的改进、电功率损耗中的減少等优势。随后，如在实施例3中，将描述晶体管的特性如何受氧化物半导体膜通过尽可能多地去除包含在氧化物半导体膜中的例如水分、氢等等杂质而高度纯化的影响。图12是包括氧化物半导体的反向交错晶体管的纵截面图。氧化物半导体膜(OS)提供在栅电极(GE)之上，其中在其间有栅极绝缘膜(GI)，在其之上提供有源电极(S)和漏电极(D)，并且提供绝缘膜以便覆盖该源电极(S)和该漏电极(D)。图13是沿图12中图示的截面A-A’的能带图(示意图)。在图13中，黑圈( )和白圈(〇)分别代表电子和空穴并且分别具有电荷_q和+q。利用施加于漏电极(D)的正电压(VD>0)，虚线示出没有电压施加于栅电极(GE) (Vg = 0)的情况并且实线示出正电压施加于栅电极(GE) (\>0)的情況。在电压没有施加于栅电极(GE)的情况下，因为高势垒，所以载流子(电子)没有从源电极(S)注入到氧化物半导体膜(OS)侧，使得没有电流流动，这意味着截止状态。相反，当正电压施加于栅电极(GE)时,势鱼减小,使得电流流动,这意味导通状态。图14A和14B是沿图12中图示的部分B-B’的能带图(示意图)。图14A图示正电势(\>0)施加于栅电极(GE)的状态以及载流子(电子)在源电极(S)和漏电极(D)之间流动的导通状态。图14B图示负电势(Ve〈0)施加于栅电极(GE)的状态以及截止状态(少数载流子没有流动)。图15图示真空能级和金属的功函数((K)之间与真空能级和氧化物半导体的电子亲和性(X )之间的关系。在常温下，金属中的电子衰退并且费米能级位于导带中。另ー方面，一般来说，常规的氧化物半导体是n型半导体，并且其费米能级(Ef)位于更靠近导带(Ec)并且远离位于带隙中心的本征费米能级(Ei)处。注意已知氧化物半导体中的氢的一部分是施主和成为n型氧化物半导体的因素之一。此外,氧缺乏认为是产生n型氧化物半导体的原因之一。相反，根据本发明的一个实施例，从氧化物半导体去除氧缺乏并且去除作为n型杂质的氢以便高度纯化，使得尽量不包括除了氧化物半导体的主成分外的杂质；因此，使氧化物半导体极接近本征氧化物半导体。即，不通过添加杂质而通过尽可能多地去除氧缺乏以及杂质(例如水分或氢等)来具有高纯度，使该氧化物半导体极接近本征半导体，使得获得作为本征(i型)半导体或大致上本征(i型)半导体的氧化物半导体。利用上文的结构，费米能级(Ef)可以大致上接近与本征费米能级(Ei)相同的能级，如由箭头指示的。在氧化物半导体的带隙(Eg)是3. 15V的情况下，电子亲和性(X )被说成4. 3eV。包括在源电极和漏电极中的钛(Ti)的功函数大致上等于氧化物半导体的电子亲和性(X )。在该情况下，在金属和氧化物半导体之间的界面处没有形成对电子的肖特基势垒。在该情况下，如在图14A中图示的，电子沿氧化物半导体的最低部分(其在能量上是稳定的)在栅极绝缘膜和高度纯化的氧化物半导体之间的界面处移动。在图14B中，当负电势施加于栅电极(GE)时，作为少数载流子的空穴大致上是零；因此，电流大致上接近零。然后，计算氧化物半导体中的本征载流子密度。In-Ga-Zn-O基氧化物半导体的带隙是3. 05eV，并且基于该值计算本征载流子密度。已知电子在固体中的能量分布f (E)遵守 由以下公式代表的费米-狄拉克统计。
[公式I]
湖!a)
在载流子密度不是非常高的正常半导体(其没有衰退)的情况下，满足以下关系表达式。[公式2]
\E~￡f\ > kT (2)
因此，公式I的费米-狄拉克分布由以下公式表达的波尔兹曼分布公式近似。[公式3] /{￡) - P)
当使用公式3计算半导体的本征载流子密度Ui)时，可以获得以下公式。[公式4]
=ZiVcAVexpi-^J (4)
然后，将硅和In-Ga-Zn-O基氧化物半导体的有效态密度(Ne和Nv)和带隙(Eg)的值代入公式4，并且计算本征载流子密度。其结果在表格I中示出。[表格I]
............ p Si「 IGZO .. I
Ne (300K) [Cm1I2.8x10^5.OxlO18 I
Nv (300K) {cm4]I.04xl0l*5.0xl0w
%p00iq IcV|1.083.05 I
n, (300K) (cm'\ 1.45xl0wOxiO 5 J
发现In-Ga-Zn-O基氧化物半导体与Si相比具有极低的本征载流子密度。在选择3. 05eV的值作为In-Ga-Zn-O基氧化物半导体的带隙的情况下，可以说Si的载流子密度近似是In-Ga-Zn-O基氧化物半导体的IO17倍大，假设费米_狄拉克分布定律可应用于本征载流子密度。然后，将描述測量包括高度纯化的氧化物半导体膜的晶体管的截止状态电流的方法及其結果。图18图示在測量中使用的測量电路的结构。图18中的測量电路包括具有高度纯化的氧化物半导体膜的晶体管作为用于在存储电容器中保持电荷的开关元件。利用该测量电路，该晶体管的截止状态电流通过存储电容器中的电荷量每单位小时的变化来測量。具体地，图18中的測量电路具有其中用于测量截止状态电流的測量系统801-1至801-3并联连接的结构。这些测量系统801-1至801-3的每个包括电容器802和要测量的晶体管803。这些测量系统801-1至801-3的每个包括晶体管804至806。
在每个测量系统中，晶体管803的栅电极连接到供应有电势Vgb的节点。晶体管803的源电极连接到供应有电势Vb的节点，并且晶体管803的漏电极连接到节点A。晶体管804的栅电极连接到供应有电势Vga的节点。晶体管804的源电极连接到节点A，并且晶体管804的漏电极连接到供应有电势Va的节点。晶体管805的栅电极和漏电极连接到供应有电势Va的节点。晶体管806的栅电极连接到节点A，并且晶体管806的源电极连接到供应有电势Vb的节点。晶体管805的源电极和晶体管806的漏电极彼此连接，并且这两个电极的电势从每个测量系统输出为电势Voutl、电势Vout2或电势Vout3。电容器802的一对电极中的一个连接到节点A并且另一个连接到供应有电势Vb的节点。另外，在实施例3中，要测量的晶体管803包括高度纯化的30nm厚氧化物半导体膜和IOOnm厚栅极绝缘膜。晶体管803的沟道形成区域具有10 y m的沟道长度Z和50 y m的沟道宽度W。另外，包括在测量系统中的电容器802的电容分别是100fF、lpF和3pF。在測量之前进行初始化。首先，电势Vgb具有高到足够将晶体管803打开的电平。 从而，晶体管803被打开，并且节点A供应有电势Vb，即低电平电势VSS。之后，使电势Vgb具有低到足够将晶体管803关闭的电平。接着，使电势Vga具有高到足够将晶体管804打开的电平。从而，节点A供应有电势Va，即高电平电势VDD，并且低电平电势VSS和高电平电势VDD之间的电势差施加在电容器802的该对电极之间。之后，使电势Vga具有低到足够将晶体管804关闭的电平，使得晶体管804被关闭并且节点A进入浮动状态。接着，进行测量操作。当进行测量时，使电势Va和电势Vb的每个具有电荷利用其流向节点A和从节点A流出的电平。在实施例3中，电势Va和电势Vb是低电平电势VSS。注意尽管电势Va在测量电势Vout的定时暂时是高电平电势VDD，但是电势Va和电势Vb除了在上文的定时外保持在低电平电势VSS。因为微小的截止状态电流流过晶体管803，所以保持在节点A中的电荷量随时间改变。另外，因为节点A的电势根据保持在节点A中的电荷量的改变而改变，所以电势VoutI至Vout3的电平根据晶体管803的截止状态电流的值改变。具体地，在测量中，电势VDD是5V，并且电势VSS是0V。电势Voutl至Vout3测量如下电势Va基本上是电势VSS，并且以10秒至300秒的间隔改变为电势VDD 100毫秒。图19图示测量电流中逝去的时间Time (时间)和输出电势Vout之间的关系。电势在大约90小时后改变。提前获得节点A的电势Va和输出电势Vout之间的关系，由此节点A的电势Va可以使用输出电势Vout获得。一般来说，节点A的电势Va可以由以下等式表达为输出电势Vout的函数。[公式5]
Va = F(Vmit)
节点A的电荷Qa可以通过使用节点A的电势Va、连接到节点A的电容Ca和常数(const)由以下等式表达。这里，连接到节点A的电容Ca是电容器802的电容和其他电容(例如，包括晶体管805和晶体管806的电路的输入电容)的和。[公式6]
Qa 4-cmst因为节点A的电流Ia通过关于时间区别流到节点A的电荷(或从节点A流出的电荷)而获得，所以节点A的电流Ia由以下等式表达。[公式7]
权利要求
1.一种半导体装置，包括 第一线； 第二线； 第三线； 第四线；以及 存储器单元，包括第一晶体管和第二晶体管， 其中所述第一晶体管包括 第一栅电极； 第一绝缘膜，在所述第一栅电极之上； 第一半导体膜，在所述第一绝缘膜之上； 第一源电极，与所述第一半导体膜电接触； 第一漏电极，与所述第一半导体膜电接触； 第二绝缘膜，在所述第一半导体膜、所述第一源电极和所述第一漏电极之上；以及 第二栅电极，在所述第二绝缘膜之上， 其中所述第二晶体管包括 第三栅电极； 第三绝缘膜，在所述第三栅电极之上； 第二半导体膜，在所述第三绝缘膜之上； 第四绝缘膜，在所述第二半导体膜之上； 第二源电极，与所述第二半导体膜电接触；以及 第二漏电极，与所述第二半导体膜电接触， 其中所述第一晶体管的所述第一栅电极电连接到所述第一线， 其中所述第二晶体管的所述第三栅电极电连接到所述第二线， 其中所述第一晶体管的源极和漏极中的一个电连接到所述第三线， 其中所述第二晶体管的源极和漏极中的一个电连接到所述第四线， 其中所述第二晶体管的所述源极和所述漏极中的另一个电连接到所述第一晶体管的所述第二栅电极，以及 其中所述第二半导体膜包括氧化物半导体。
2.根据权利要求I所述的半导体装置，其中所述氧化物半导体是In-Ga-Zn-O基氧化物半导体。
3.根据权利要求I所述的半导体装置，其中所述氧化物半导体的氢浓度是5X IO19/cm3或更小。
4.根据权利要求I所述的半导体装置，其中所述第二晶体管的截止状态电流密度是IOOzA/ μ m或更小。
5.根据权利要求I所述的半导体装置，其中所述第二绝缘膜位于所述第一源电极和所述第一漏电极之上。
6.一种半导体装置，包括 第一线； 第二线；第二线; 第四线；以及 存储器单元，包括第一晶体管和第二晶体管， 其中所述第一晶体管包括 第一栅电极； 第一绝缘膜，在所述第一栅电极之上； 第一半导体膜，在所述第一绝缘膜之上； 第一源电极，与所述第一半导体膜电接触；第一漏电极，与所述第一半导体膜电接触； 第二绝缘膜，在所述第一半导体膜、所述第一源电极和所述第一漏电极之上；以及 第二栅电极，在所述第二绝缘膜之上， 其中所述第二晶体管包括 第三栅电极； 第三绝缘膜，在所述第三栅电极之上； 第二半导体膜，在所述第三绝缘膜之上； 第四绝缘膜，在所述第二半导体膜之上； 第二源电极，与所述第二半导体膜电接触；以及 第二漏电极，与所述第二半导体膜电接触， 其中所述第一晶体管的所述第一栅电极电连接到所述第一线， 其中所述第二晶体管的所述第三栅电极电连接到所述第二线， 其中所述第一晶体管的源极和漏极中的一个电连接到所述第三线， 其中所述第二晶体管的源极和漏极中的一个电连接到所述第四线， 其中所述第二晶体管的所述源极和所述漏极中的另一个电连接到所述第一晶体管的所述第二栅电极，以及 其中所述第一半导体膜和所述第二半导体膜包括氧化物半导体。
7.根据权利要求6所述的半导体装置，其中所述氧化物半导体是In-Ga-Zn-O基氧化物半导体。
8.根据权利要求6所述的半导体装置，其中所述氧化物半导体的氢浓度是5X IO19/cm3或更小。
9.根据权利要求6所述的半导体装置，其中所述第二晶体管的截止状态电流密度是IOOzA/ μ m或更小。
10.根据权利要求6所述的半导体装置，其中所述第二绝缘膜位于所述第一源电极和所述第一漏电极之上。
11.一种半导体装置，其包括 第一线； 第二线； 第三线； 第四线；以及 存储器单元，包括第一晶体管和第二晶体管，其中所述第一晶体管包括 第一栅电极； 第一绝缘膜，在所述第一栅电极之上； 第一半导体膜，在所述第一绝缘膜之上； 第一源电极，与所述第一半导体膜电接触； 第一漏电极，与所述第一半导体膜电接触； 第二绝缘膜，在所述第一半导体膜、所述第一源电极和所述第一漏电极之上；以及 第二栅电极，在所述第二绝缘膜之上， 其中所述第二晶体管包括 第三栅电极； 第三绝缘膜，在所述第三栅电极之上； 第二半导体膜，在所述第三绝缘膜之上； 第四绝缘膜，在所述第二半导体膜之上； 第二源电极，与所述第二半导体膜电接触；以及 第二漏电极，与所述第二半导体膜电接触， 其中所述第一晶体管的所述第一栅电极电连接到所述第一线， 其中所述第二晶体管的所述第三栅电极电连接到所述第二线， 其中所述第一晶体管的源极和漏极中的一个电连接到所述第三线， 其中所述第二晶体管的源极和漏极中的一个电连接到所述第四线， 其中所述第二晶体管的所述源极和所述漏极中的另一个电连接到所述第一晶体管的所述第二栅电极， 其中所述第二半导体膜包括氧化物半导体，以及 其中所述第一源电极和所述第一漏电极中的一个与所述第二栅电极重叠，其中在其间有所述第二绝缘膜。
12.根据权利要求11所述的半导体装置，其中所述氧化物半导体是In-Ga-Zn-O基氧化物半导体。
13.根据权利要求11所述的半导体装置，其中所述氧化物半导体的氢浓度是5X IO19/cm3或更小。
14.根据权利要求11所述的半导体装置，其中所述第二晶体管的截止状态电流密度是IOOzA/ μ m或更小。
15.根据权利要求11所述的半导体装置，其中所述第二绝缘膜位于所述第一源电极和所述第一漏电极之上。
16.一种半导体装置，包括 第一线； 第二线； 第三线； 第四线；以及 存储器单元，包括第一晶体管和第二晶体管， 其中所述第一晶体管包括第一栅电极； 第一绝缘膜，在所述第一栅电极之上； 第一半导体膜，在所述第一绝缘膜之上； 第一源电极，与所述第一半导体膜电接触； 第一漏电极，与所述第一半导体膜电接触； 第二绝缘膜，在所述第一半导体膜、所述第一源电极和所述第一漏电极之上；以及 第二栅电极，在所述第二绝缘膜之上， 其中所述第二晶体管包括 第三栅电极； 第三绝缘膜，在所述第三栅电极之上； 第二半导体膜，在所述第三绝缘膜之上； 第四绝缘膜，在所述第二半导体膜之上； 第二源电极，与所述第二半导体膜电接触；以及 第二漏电极，与所述第二半导体膜电接触， 其中所述第一晶体管的所述第一栅电极电连接到所述第一线， 其中所述第二晶体管的所述第三栅电极电连接到所述第二线， 其中所述第一晶体管的源极和漏极中的一个电连接到所述第三线， 其中所述第二晶体管的源极和漏极中的一个电连接到所述第四线， 其中所述第二晶体管的所述源极和所述漏极中的另一个电连接到所述第一晶体管的所述第二栅电极， 其中所述第一半导体膜和所述第二半导体膜包括氧化物半导体，以及其中所述第一源电极和所述第一漏电极中的一个与所述第二栅电极重叠，其中在其间有所述第二绝缘膜。
17.根据权利要求16所述的半导体装置，其中所述氧化物半导体是In-Ga-Zn-O基氧化物半导体。
18.根据权利要求16所述的半导体装置，其中所述氧化物半导体的氢浓度是5X IO19/cm3或更小。
19.根据权利要求16所述的半导体装置，其中所述第二晶体管的截止状态电流密度是IOOzA/ μ m或更小。
20.根据权利要求16所述的半导体装置，其中所述第二绝缘膜位于所述第一源电极和所述第一漏电极之上。
21.一种半导体装置，包括多个存储器单元， 其中所述多个存储器单元中的每个包括第一晶体管和第二晶体管， 其中所述第一晶体管包括 第一栅电极； 第二栅电极，在所述第一栅电极之上；以及 第一沟道形成区域，在所述第一栅电极和所述第二栅电极之间， 其中所述第二晶体管包括第二沟道形成区域，所述第二沟道形成区域包括氧化物半导体，以及其中所述第二晶体管的第一端子和第二端子中的一个电连接到所述第一晶体管的所述第二栅电极。
22.根据权利要求21所述的半导体装置，其中所述氧化物半导体是In-Ga-Zn-O基氧化物半导体。
23.根据权利要求21所述的半导体装置，其中所述氧化物半导体的氢浓度是5X IO19/cm3或更小。
24.根据权利要求21所述的半导体装置，其中所述第二晶体管的截止状态电流密度是IOOzA/ μ m或更小。
全文摘要
目的之一是提供可以抑制其功耗的存储器装置和包括该存储器装置的半导体装置。对该存储器装置中的每个存储器单元，作为用于保持积累在起存储器元件作用的晶体管中的电荷的开关元件，提供有包括氧化物半导体膜作为有源层的晶体管。用作存储器元件的晶体管具有第一栅电极、第二栅电极、位于第一栅电极和第二栅电极之间的半导体膜、位于第一栅电极和半导体膜之间的第一绝缘膜、位于第二栅电极和半导体膜之间的第二绝缘膜、以及与半导体膜接触的源电极和漏电极。
文档编号H01L27/06GK102656691SQ20108005984
公开日2012年9月5日 申请日期2010年12月2日 优先权日2009年12月28日
发明者三宅博之, 加藤清, 盐野入丰 申请人:株式会社半导体能源研究所