半导体器件的制造方法

专利名称：半导体器件的制造方法
技术领域：
本发明涉及半导体器件的制造方法。
背景技术：
具有高击穿电压的分立半导体在功率转换设备中起重要的作用。例如，绝缘栅双极晶体管(IGBT)或绝缘栅场效应晶体管(MOSFET)已知为分立半导体。具体而言，由于IGBT具有通过电导率调制来减小导通电压的特性，因此它适用于在高电压处需要功率转换的情况。近年来，已开发了具有端接结构的反向阻断IGBT (RB-IGBT)，其中当向包括IGBT的集电极区和漂移区的Pn结施加反向偏压时获取高击穿电压(在下文中称为反向击穿电压)。例如，反向阻断IGBT开始施加到AC (交流)/AC直接转换设备。 图26是示出根据现有技术的反向阻断IGBT的截面图。图26所示的反向阻断IGBT包括其中在n_晶片101中形成将作为n_漂移区的IGBT的元件结构的有源区100、以及包围有源区100的击穿电压结构110。在有源区100中，例如，包括P基极区或n+发射极区、栅电极、以及发射电极的平面栅型IGBT的表面元件结构在晶片101的第一主表面中形成。P集电极区102设置在晶片101的整个第二主表面上。集电电极103与P集电极区102接触。在击穿电压结构110中，多个P型区111以及与P型区111接触的多个导电膜112设置在晶片101的第一主表面中。P型隔离区(在下文中称为硅贯通隔离区(throughsilicon isolation region))121设置在晶片101的外周端部120以使其从晶片101的第一主表面延伸到漂移区并与P集电极区102接触。隔离区121包围击穿电压结构110。击穿电压结构110和外周端部120 (端接结构)包围有源区100。例如，反向阻断IGBT的隔离区121如下地形成。首先，从晶片101的第一主表面注入P型杂质。然后，长时间地进行热处理以使所注入的P型杂质深深地扩散到晶片101的第二主表面中。以此方式，形成通过扩散P型杂质而获取的隔离区121。然后，晶片101从晶片101的第二主表面研磨以露出隔离区121。以此方式，形成从晶片101的第一主表面延伸到第二主表面的隔离区121。作为形成反向阻断IGBT的隔离区的方法，提出了以下方法。n_硅基板具有彼此相对的下表面和上表面。通过扩散P型杂质在IT硅基板的整个底部上形成高浓度的P型杂质扩散层。另外，通过扩散P型杂质在n_硅基板的上表面中部分地形成P型隔离区。P型隔离区具有到达P型杂质扩散层的上表面的底部(例如，参见以下专利文献I)。图27是示出根据现有技术的反向阻断IGBT的另一示例的截面图。在图27所示的反向阻断IGBT中，P型隔离区130沿着从晶片101的第一主表面延伸到P集电极区102且连接到P集电极区102的沟槽的侧壁设置。沟槽包围有源区100以及晶片101的击穿电压结构110。沟槽填充有填充物131。作为形成具有沟槽结构的隔离区的方法，提出了以下方法。其中依次执行在作为第一导电类型且具有第一主表面以及与该第一主表面相对的第二主表面的半导体基板的第二主表面中形成第二导电类型的第一杂质区的步骤、使用各向异性蚀刻来形成从第一主表面延伸到半导体基板的周边区域中的第一杂质区的沟槽的步骤、以及使用离子注入将第二导电型杂质从沟槽的侧壁引入到半导体基板以形成第二杂质区的步骤(例如，参见以下专利文献2)。图28是示出根据现有技术的反向阻断IGBT的另一示例的截面图。在图28所示的反向阻断IGBT中，有源区100和击穿电压结构110设置在晶片101中。隔离区122设置在晶片101的外周端部120的第一主表面中。另外，经由隔离区122从第二主表面延伸到第一主表面的凹部123设置在晶片101的外周端部120处。凹部123的侧壁和晶片101的第二主表面之间的角为例如54. 7°。S卩，晶片101的外周端部120比有源区100薄。P集电极区102和P型区124设置在晶片101的第二主表面和凹部123的侧壁中。隔离区122通过P型区124连接到P集电极区102。例如，图28所示的反向阻断IGBT如下地制造。首先，晶片101的第一主表面是
(100)平面，并且在晶片101的第一主表面上形成隔离区122、反向阻断IGBT的表面元件结构、以及击穿电压结构。然后，将晶片101减薄到从晶片101的第二主表面起的预定厚度。然后，通过光刻来形成从晶片101的第二主表面延伸到隔离区122的凹部123。另夕卜，通过湿法蚀刻来形成凹部123，以使凹部123的侧壁和晶片101的第二主表面之间的角为例如54. 7°。然后，去除用于形成凹部123的蚀刻剂掩模。然后，进行离子注入和激光退火，从而在晶片101的第二主表面和凹部123的侧壁中形成P集电极区102和P型区124。作为在外周端部比有源区薄的半导体晶片中形成隔离区的方法，提出了以下方法。其中形成构成半导体芯片的表面结构的薄半导体晶片的表面通过双面胶带附连到支承基板。然后，通过湿法各向异性蚀刻从薄半导体晶片的背面形成作为划线的沟槽，且露出其晶面。然后，通过同时进行离子注入和低温退火或激光退火在露出其晶面的沟槽一侧形成维持反向击穿电压的隔离层作为P集电极区，该P集电极区是背扩散层(例如，参见以下专利文献3和非专利文献I)。作为形成IGBT的集电极区的方法，提出了使用直接结合两个晶片的SDB (娃直接结合)形成集电极区的方法(例如，参见以下非专利文献2)。图29至31是示出根据现有技术的IGBT制造工艺的截面图。将参考图29至31描述使用SDB形成IGBT的集电极区的方法。首先，制备第一 n_晶片201和第二 p+晶片204，并且将其表面进行镜面抛光。然后，如图29所示，例如，注入磷(P)离子并执行热激活工艺，从而在第一晶片的第一主表面上形成其电阻率低于第一晶片201的电阻率的n+区202。然后，如图30所示，例如，注入硼(B)离子并执行热激活工艺，从而在n+区202的表面层上形成P.区203。然后，如图31所示，接近于P+区203的第一晶片201的主表面和第二晶片204的第一主表面进行亲水化(hydrophilize),并且在室温下彼此直接结合。即，结合晶片之间的界面200是P+区203和第二晶片204之间的边界表面。然后，对通过在氮气气氛中在高于或等于1000° C的温度下结合第一晶片201和第二晶片204而获取的晶片进行退火，以增加晶片之间的结合强度。然后，将第一晶片201的第二主表面研磨并减薄到期望厚度。以此方式，在通过结合第一晶片201和第二晶片204而获取的晶片中形成包括P+区203和第二晶片204的集电极区。作为另一方法，提出了以下方法。在图29至31所述的方法中，不在第一晶片201的第一主表面中形成P+区203，并且第一晶片201的n+区202的表面和第二晶片204的第一主表面彼此结合。即，结合晶片之间的界面是η+区202和第二晶片204之间的边界表面。然后，提出了其中从第二主表面起减薄第一晶片201以形成只包括第二 P+晶片204的集电极区的方法(例如，参见以下专利文献4)。专利文献4公开了 η+区202的形成条件。图29至31所示的方法公开了 η+区202和P+区203的形成条件。作为另一方法，提出了以下方法。图32是示出根据现有技术的通过结合晶片而形成的半导体器件的截面图。提出了其中在第一主表面上形成半导体器件的表面结构212和213且从第二主表面起减薄的两个晶片211和214的第二主表面彼此直接结合以形成半导体器件的方法。即，结合晶片之间的界面210是第一晶片211和第二晶片214之间的边界表面(例如，参见以下专利文献5)。
作为结合晶片的一般方法，提出了以下方法在经由吸附到晶片表面中的“Si-OH-”的H2O集成晶片的方法替代附着到晶片表面的具有高表面密度的“_F”且将晶片结合到在其中形成有绝缘层的晶片的方法；以及设置其电阻率低于绝缘层与用作SOI基板上的有源层的n_半导体层之间的n_半导体层的电阻率的n+半导体层，以获取金属污染物的吸杂(gettering)效果的方法(例如，参见以下专利文献6)。引用列表专利文献专利文献I :JP2004-165619A专利文献2 JP2005-093972A专利文献3 JP2006-303410A专利文献4 US5, 541，122的说明书专利文献5 US6, 194，290的说明书专利文献6 JP. 4232645B1 的第
至
段非专利文献非专利文献l:Kazuo Shimoyama及其他五人,“用于对锥形芯片边缘侧壁进行离子注入和激光退火的反向阻断IGBT的新隔离技术(A New Isolation Technique forReverse Blocking IGBT with Ion Implantation and Laser Annealing to Tapered ChipEdge Sidewalls)”，(意大利)ISPSDi 06 :2006年第十八届功率半导体器件和集成电路国际研讨会论文集，2006年6月4日-8日，第29-32页 非专利文献2 =Akio Nakagawa及其他四人，“ 1800V的双极模式MOSFET 功率器件的第一应用晶片直接结合(SDB)技术(1800V Bipolar-Mode MOSFETs:A FirstApplication Wafer Direct Bonding(SDB)Technique to Power Device)，，，(美国)，IEDM 1986国际电子器件会议，1986年，第32卷，第122-125页

发明内容
本发明要解决的问题然而，发明人进行了集中研究并发现在根据现有技术的隔离区形成方法中发生以下问题。在图26所示的反向阻断IGBT中，必需长时间地执行热扩散工艺以形成从晶片101的第一主表面延伸到第二主表面的隔离区121。当隔离区121形成有例如约100 μ m的扩散深度且在氧气气氛中在高于或等于1200° C的温度下进行热处理时，扩散时间约为100小时。当扩散时间增加时，氧(O)原子在硅(Si)晶格的原子之间渗透直至热处理温度下的固溶度，并且变成硅(Si)-氧(O)晶体缺陷的氧沉淀物沉积在晶片中。因此，当FZ晶片用于制造反向阻断IGBT时，FZ晶片在物理特性方面的优点劣化。另外，在后续冷却工艺中，当晶片的温度在300° C至500° C的范围内时，晶片中的晶体缺陷用作供体，并且漂移区的杂质浓度改变。随着元件的击穿电压增大，该问题更加显著。原因在于，随着击穿电压增大，漂移区的厚度增大，这导致形成隔离区所需的扩散时间增加。因此，击穿电压减小，或者漏电流的量增加。由此，反向阻断IGBT的性能或可靠性 降低，并且成品率有可能显著地减小。在图26所示的反向阻断IGBT中，由于形成隔离区所需的扩散时间较长，因此有必要显著地吸收在扩散工艺中产生的金属污染物。作为吸收在扩散工艺中产生的金属污染物的方法，例如已知以下方法在晶片的表面中使用抛光来形成微小划痕的方法；形成多晶娃缓冲密封(poly-Si buffered seal) (PBS)的方法；以及形成高浓度扩散层的方法。然而，随着击穿电压增大，吸杂层的性能需要提高。在此情况下，对应于性能的提高，晶片成本增加。此外，在图27所示的反向阻断IGBT中，当元件的击穿电压增大时，用作隔离区的沟槽的深度增大，并且纵横比增大。因此，当对沟槽的侧壁进行离子注入时，有必要在离子注入期间根据入射角注入额外的掺杂剂(在下文中称为剂量损失)，或者离子注入被与注入有离子的沟槽的侧壁相对的侧壁阻断。由此，在期望位置处高可控性地注入离子是困难的。另外，在形成沟槽之后，有必要用例如半导体膜或绝缘膜填充沟槽，而不在沟槽中产生孔隙，从而防止由用于形成元件结构的抗蚀剂或化学制剂的残余引起的沟槽中的缺陷的发生。然而，在此情况下，由于沟槽的纵横比较高，因此用半导体膜或绝缘膜填充沟槽是困难的。在图28所示的反向阻断IGBT中，一般而言，用于在体MEMS (微机电系统)工艺中形成凹槽的技术用于在晶片101中形成凹部123。然而，在凹部123的侧壁中形成电有源区(P型区124)时，在体MEMS工艺中，与根据现有技术的半导体工艺相比，诸如刻面接合部(facet joint)的形状或者形成凹部时的蚀刻速率之类的工艺可控性劣化。在用于形成凹部的工艺中，成品率受到限制。因此，当通过体MEMS工艺制造反向阻断IGBT时，用于形成凹部的工艺的可控性降低。由此，成品率减小。在图28所示的反向阻断IGBT中，在凹部123的侧壁和晶片101的主表面之间形成的角约为54. 7°。因此，在用于在凹部123的侧壁中形成P型区124的离子注入中，在离子注入期间根据入射角的剂量损失比在相对于与晶片的主表面基本垂直的平面倾斜的方向上进行的离子注入中的剂量损失少(例如，参见图27)。然而，离子注入剂量是在与晶片的主表面垂直的方向上进行离子注入时的剂量的两倍(参见以下专利文献3)。另外，对刻面接合部的角部进行的离子注入所需的离子剂量大于对凹部123的侧壁进行的离子注入所需的离子剂量。
在图28所示的反向阻断IGBT中，在进行用于形成P集电极区102和p型区124的离子注入之后进行使用激光照射的激活时，激光束在相对于晶片的主表面倾斜的方向上入射到凹部123的侧壁上，并且凹部123的侧壁中的激活率减小。获取凹部123的侧壁中的期望激活率所需的离子剂量是在与晶片的主表面垂直的方向上进行离子注入时的离子剂量的若干倍。在此情况下，长时间地进行离子注入，或者P集电极区102的杂质浓度高于所需杂质浓度。由此，反向阻断IGBT的电特性不平衡。当如在专利文献4、专利文献5、或者非专利文献2中通过SDB形成反向阻断IGBT的隔离区(参见图28和A5)时，例如在漂移区中形成结合晶片之间的界面。在此情况下，结合晶片之间的界面贯通电流路径。因此，元件的导通 电压由因界面处的陷阱能级引起的势垒而增大。鉴于上述问题作出本发明，并且本发明的目的在于，提供能够形成在短扩散时间内从晶片的第一主表面延伸到第二主表面的扩散区的半导体器件的制造方法。另外，本发明的目的在于，提供具有高击穿电压的半导体器件的制造方法。此外，本发明的目的在于，提供能够降低成本的半导体器件的制造方法。用于解决问题的手段为了解决上述问题并实现本发明的目的，根据本发明的第一方面的半导体器件的制造方法具有以下特性。首先，执行在第一导电类型的第一晶片的第一主表面的表面层中选择性地形成第二导电类型的第一半导体区的第一区域形成步骤。然后，在第一区域形成步骤之后执行结合第一晶片的第一主表面和第一导电类型的第二晶片的第一主表面的结合步骤。然后，执行在第二晶片的第二主表面的表面层中在与形成在第一晶片的第一主表面中的第一半导体区相对应的位置处选择性地形成第二导电类型的第二半导体区的第二区域形成步骤。然后，执行扩散第一半导体区和第二半导体区以使第一半导体区和第二半导体区连续的扩散步骤。根据本发明的第二方面，在根据第一方面的半导体器件的制造方法中，在第二区域形成步骤中，第二半导体区可被形成为在通过结合第一晶片和第二晶片而获取的晶片的深度方向上与第一半导体区重叠。根据本发明的第三方面，在根据第一方面的半导体器件的制造方法中，在扩散步骤之后还可执行从第一晶片的第二主表面去除通过结合第一晶片和第二晶片而获取的晶片、以及将晶片减薄以露出第二晶片的减薄步骤。根据本发明的第四方面，在根据第一方面的半导体器件的制造方法中，在扩散步骤和减薄步骤之间，还可执行在第二晶片的第二主表面上形成绝缘栅双极晶体管的表面元件结构的元件结构形成步骤。根据本发明的第五方面，在根据第四方面的半导体器件的制造方法中，在元件结构形成步骤中，只可形成还未形成金属布线层的表面元件结构。在减薄步骤中，保护膜可被设置成在形成金属布线层之前覆盖表面元件结构的表面，并且随后通过结合第一晶片和第~■晶片而获取的晶片可减薄。根据本发明的第六方面，在根据第四方面的半导体器件的制造方法中，在元件结构形成步骤和减薄步骤之间，可进行光离子照射和热处理以调整通过结合第一晶片和第二晶片而获取的晶片中的少数载流子的寿命。
根据本发明的第七方面，在根据第四方面的半导体器件的制造方法中，在元件结构形成步骤和减薄步骤之间，可在高于或等于300° C且低于或等于400° C的温度下进行光离子照射和热处理达30分钟至90分钟以调整通过结合第一晶片和第二晶片而获取的晶片中的少数载流子的寿命。根据本发明的第八方面，在根据第一方面的半导体器件的制造方法中，在减薄步骤之后还可执行在第二晶片的第一主表面中形成第二导电类型的第三半导体区而使其与第一半导体区接触的第三区域形成步骤。根据本发明的第九方面，在根据第五方面的半导体器件的制造方法中，在减薄步骤之后还可执行在第二晶片的第一主表面中形成第二导电类型的第三半导体区而使其与第一半导体区接触的第三区域形成步骤。根据本发明的第十方面，在根据第八方面的半导体器件的制造方法中，在第三区域形成步骤之后，可进行光离子照射和热处理以调整通过结合第一晶片和第二晶片而获取的晶片中的少数载流子的寿命。 根据本发明的第十一方面，在根据第八方面的半导体器件的制造方法中，在第三区域形成步骤之后，可在高于或等于300° C且低于或等于400° C的温度下进行光离子照射和热处理达30分钟至90分钟以调整通过结合第一晶片和第二晶片而获取的晶片中的少数载流子的寿命。根据本发明的第十二方面，在根据第八方面的半导体器件的制造方法中，在第三区域形成步骤中，可将第二导电类型的杂质离子植入第二晶片的第一主表面，并且可在低于或等于1000° C的温度下进行热处理以形成第三半导体区。根据本发明的第十三方面，在根据第九方面的半导体器件的制造方法中，在第三区域形成步骤中，可将第二导电类型的杂质离子植入第二晶片的第一主表面，并且可在低于或等于1000° C的温度下进行热处理以形成第三半导体区。根据本发明的第十四方面，在根据第八方面的半导体器件的制造方法中，在第三区域形成步骤中，可将第二导电类型的杂质离子植入第二晶片的第一主表面，并且可将照射能量密度大于或等于I. OX 10_3J/cm2且小于或等于2. OX 10_3J/cm2且光子能量大于I. IeV的激光束照射到第二晶片的第一主表面以形成第三半导体区。根据本发明的第十五方面，在根据第一方面的半导体器件的制造方法中，在结合步骤中，第一晶片的第一主表面和第二晶片的第一主表面中的硅键的端接可用羟基替代，并且第一晶片的第一主表面和第二晶片的第一主表面可彼此结合。根据本发明的第十六方面，在根据第一方面的半导体器件的制造方法中，在结合步骤中，第一晶片的第一主表面和第二晶片的第一主表面可彼此结合，并且可在惰性气体气氛中在高于或等于900° C且低于或等于1200° C的温度下进行热处理达30分钟至120分钟的时间，从而使用晶片的表面中的娃原子之间的单键来结合第一晶片的第一主表面和第二晶片的第一主表面。根据本发明的第十七方面，在根据第一方面的半导体器件的制造方法中，在结合步骤和第二区域形成步骤之间，还可执行从第二主表面起减薄第二晶片的步骤。根据本发明的第十八方面，在根据第一方面的半导体器件的制造方法中，使用切克劳斯基法制造的硅晶片可用作第一晶片。
根据本发明的第十九方面，在根据第一至第十八方面中的任一方面的半导体器件的制造方法中，使用浮区法制造的硅晶片可用作第二晶片。为了解决上述问题并实现本发明的目的，根据本发明的第十二方面的半导体器件的制造方法具有以下特性。首先，执行在第一导电类型的第一晶片的第一主表面的表面层中选择性地形成第二导电类型的第一半导体区的第一区域形成步骤。然后，在第一区域形成步骤之后执行在第一晶片的第一主表面上生长第一导电类型的外延层的外延步骤。然后，执行用于结合接近于外延层的第一晶片的表面和第一导电类型的第二晶片的第一主表面的结合步骤。然后，在第一晶片的第二主表面的表面层中在与形成在第一晶片的第一主表面中的第一半导体区相对应的位置处选择性地形成第二导电类型的第二半导体区的第二区域形成步骤。然后，执行扩散第一半导体区和第二半导体区以使第一半导体区到达第二晶片且使第一半导体区和第二半导体区连续的扩散步骤。
根据本发明的第二i^一方面，在根据第十二方面的半导体器件的制造方法中，在第二区域形成步骤中，第二半导体区可被形成为在通过结合第一晶片和第二晶片而获取的晶片的深度方向上与第一半导体区重叠。根据本发明的第二十二方面，在根据第二十方面的半导体器件的制造方法中，在扩散步骤之后还可执行从第二晶片的第二主表面去除通过结合第一晶片和第二晶片而获取的晶片、以及将晶片减薄以露出外延晶片的减薄步骤。根据本发明的第二十三方面，在根据第二十方面的半导体器件的制造方法中，在扩散步骤和减薄步骤之间，还可执行在第二晶片的第二主表面上形成绝缘栅双极晶体管的表面元件结构的元件结构形成步骤。根据本发明的第二十四方面，在根据第二十二方面的半导体器件的制造方法中，在元件结构形成步骤中，只可形成还未形成金属布线层的表面元件结构。在减薄步骤中，保护膜可被设置成在形成金属布线层之前覆盖表面元件结构的表面，并且通过结合第一晶片和第_■晶片而获取的晶片可减薄。根据本发明的第二十五方面，在根据第二十二方面的半导体器件的制造方法中，在元件结构形成步骤和减薄步骤之间，可进行光离子照射和热处理以调整通过结合第一晶片和第二晶片而获取的晶片中的少数载流子的寿命。根据本发明的第二十六方面，在根据第二十二方面的半导体器件的制造方法中，在元件结构形成步骤和减薄步骤之间，可在高于或等于300° C且低于或等于400° C的温度下进行光离子照射和热处理达30分钟至90分钟以调整通过结合第一晶片和第二晶片而获取的晶片中的少数载流子的寿命。根据本发明的第二十七方面，根据第二十方面的半导体器件的制造方法还可包括在减薄步骤之后在第二晶片的第一主表面中形成第二导电类型的第三半导体区而使其与第一半导体区接触的第三区域形成步骤。根据本发明的第二十八方面，根据第二十四方面的半导体器件的制造方法还可包括在减薄步骤之后在第二晶片的第一主表面中形成第二导电类型的第三半导体区而使其与第一半导体区接触的第三区域形成步骤。根据本发明的第二十九方面，在根据第二十七方面的半导体器件的制造方法中，在第三区域形成步骤之后，可进行光离子照射和热处理以调整通过结合第一晶片和第二晶片而获取的晶片中的少数载流子的寿命。根据本发明的第三十方面，在根据第二十七方面的半导体器件的制造方法中，在第三区域形成步骤之后，可在高于或等于300° C且低于或等于400° C的温度下进行光离子照射和热处理达30分钟至90分钟以调整通过结合第一晶片和第二晶片而获取的晶片中的少数载流子的寿命。根据本发明的第三十一方面，在根据第二十七方面的半导体器件的制造方法中，在第三区域形成步骤中，可将第二导电类型的杂质离子植入第二晶片的第一主表面，并且可在低于或等于1000° C的温度下进行热处理以形成第三半导体区。根据本发明的第三十二方面，在根据第二十八方面的半导体器件的制造方法中，在第三区域形成步骤中，可将第二导电类型的杂质离子植入第二晶片的第一主表面，并且可在低于或等于1000° C的温度下进行热处理以形成第三半导体区。
根据本发明的第三十三方面，在根据第二十七方面的半导体器件的制造方法中，在第三区域形成步骤中，可将第二导电类型的杂质离子植入第二晶片的第一主表面，并且可将照射能量密度大于或等于I. OX 10_3J/cm2且小于或等于2. OX 10_3J/cm2且光子能量大于I. IeV的激光束照射到第二晶片的第一主表面以形成第三半导体区。根据本发明的第三十四方面，在根据第二十方面的半导体器件的制造方法中，在结合步骤中，外延层的表面和第二晶片的第一主表面中的硅键的端接可用羟基替代，并且外延层的表面和第二晶片的第一主表面可彼此结合。根据本发明的第三十五方面，在根据第二十方面的半导体器件的制造方法中，在结合步骤中，外延层的表面和第二晶片的第一主表面彼此结合，并且可在惰性气体气氛中在高于或等于900° C且低于或等于1200° C的温度下进行热处理达30分钟至120分钟的时间，从而使用晶片的表面中的硅原子之间的单键来结合外延层的表面和第二晶片的第
一主表面。根据本发明的第三十六方面，在根据第二十方面的半导体器件的制造方法中，在结合步骤和第二区域形成步骤之间，可从第二主表面起减薄第一晶片。根据本发明的三十七方面，在根据第二十二方面的半导体器件的制造方法中，在减薄步骤中，通过结合第一晶片和第二晶片而获取的晶片可减薄，直至外延层的厚度为完成元件的漂移区的厚度的三分之一。根据本发明的第三十八方面，在根据第二十方面的半导体器件的制造方法中，使用浮区法制造的硅晶片可用作第一晶片。根据本发明的第三十九方面，在根据第二十至第三十八方面中的任一方面的半导体器件的制造方法中，使用切克劳斯基法制造的硅晶片可用作第二晶片。根据本发明，被形成为彼此分离的第二导电类型的第一半导体区和第二导电类型的第二半导体区在通过结合第一晶片和第二晶片而获取的晶片(在下文中称为复合晶片)中扩散以形成从完成元件的漂移区的第一主表面连续地延伸到第二主表面的第二导电类型扩散区(硅贯通隔离区)。因此，第一半导体区和第二半导体区中的每一半导体区可只扩散到完成元件的漂移区的厚度的约一半。以此方式，与现有技术相比，有可能减少形成硅贯通隔离区所需的扩散时间。由于形成硅贯通隔离区所需的扩散时间可减少，因此即使在元件的漂移区较厚时，也有可能防止例如由硅贯通隔离区20的长扩散时间引起的氧沉淀物或者氧供体造成的反向击穿电压IGBT中的击穿电压的减小或漏电流的增大。以此方式，有可能增大元件的击穿电压。当CZ晶片和FZ晶片用作第一和第二晶片并且这两个晶片彼此直接结合时，在热扩散硅贯通隔离区的工艺中，有可能吸杂其中氧本征吸杂(IG)中心在CZ晶片中受到污染的金属离子。因此，有可能提高反向阻断IGBT制造工艺的吸杂能力。以此方式，不同于现有技术，不必在FZ晶片中形成特殊的吸杂层。在根据本发明的第二十至第三十九方面中，由于外延层设置在第一晶片和第二晶片之间，因此有可能进一步减少第一半导体区和第二半导体区的扩散时间。因此，有可能进一步减少形成硅贯通隔离区所需的扩散时间。本发明的有益效果
根据本发明的半导体器件的制造方法，有可能形成在短扩散时间内从晶片的第一主表面延伸到第二主表面的扩散区。另外，有可能提供具有高击穿电压的半导体器件的制造方法。有可能降低成本。


图I是示出根据第一实施例的反向阻断IGBT的截面图。图2是示出根据第一实施例的反向阻断IGBT的制造工艺的截面图。图3是示出根据第一实施例的反向阻断IGBT的制造工艺的截面图。图4是示出根据第一实施例的反向阻断IGBT的制造工艺的截面图。图5是示出根据第一实施例的反向阻断IGBT的制造工艺的截面图。图6是示出根据第一实施例的反向阻断IGBT的制造工艺的截面图。图7是示出根据第一实施例的反向阻断IGBT的制造工艺的截面图。图8是示出根据第一实施例的反向阻断IGBT的制造工艺的截面图。图9是示出根据第一实施例的反向阻断IGBT的制造工艺的截面图。图10是示出根据第一实施例的反向阻断IGBT的制造工艺的截面图。图11是示出根据第一实施例的反向阻断IGBT的制造工艺的截面图。图12是示出根据第一实施例的反向阻断IGBT的制造工艺的截面图。图13是示出根据第一实施例的反向阻断IGBT的制造工艺的截面图。图14是示出根据第二实施例的反向阻断IGBT的制造工艺的截面图。图15是示出根据第二实施例的反向阻断IGBT的制造工艺的截面图。图16是示出根据第二实施例的反向阻断IGBT的制造工艺的截面图。图17是示出根据第二实施例的反向阻断IGBT的制造工艺的截面图。图18是示出根据第二实施例的反向阻断IGBT的制造工艺的截面图。图19是示出根据第二实施例的反向阻断IGBT的制造工艺的截面图。图20是示出根据第二实施例的反向阻断IGBT的制造工艺的截面图。图21是示出根据第二实施例的反向阻断IGBT的制造工艺的截面图。图22是示出根据第二实施例的反向阻断IGBT的制造工艺的截面图。图23是示出根据第二实施例的反向阻断IGBT的制造工艺的截面图。
图24是示出根据第二实施例的反向阻断IGBT的制造工艺的截面图。图25是示出根据第二实施例的反向阻断IGBT的制造工艺的截面图。图26是示出根据现有技术的反向阻断IGBT的截面图。图27是示出根据现有技术的反向阻断IGBT的另一示例的截面图。图28是示出根据现有技术的反向阻断IGBT的另一示例的截面图。图29是示出根据现有技术的IGBT的制造工艺的截面图。图30是示出根据现有技术的IGBT的制造工艺的截面图。
图31是示出根据现有技术的IGBT的制造工艺的截面图。图32是示出根据现有技术的通过结合晶片而形成的半导体器件的截面图。用于实现本发明的最佳模式在下文中，将参考附图详细描述根据本发明的示例性实施例的半导体器件的制造方法。在说明书和附图中，在附加由“η”或“p”的层和区域中，电子和空穴是指多数载流子。另外，添加到η或P的符号“ + ”和是指杂质浓度比没有这些符号的层的浓度高和低。在以下实施例和附图的描述中，相同的组件由相同的附图标记表示，并且其描述将不再重复。(第一实施例)图I是示出根据第一实施例的反向阻断IGBT的截面图。图I所示的反向阻断IGBT包括变成漂移区的η_ (第一导电类型)晶片(第二晶片)I、有源区100、以及包围有源区100的击穿电压结构110。优选例如通过浮区(FZ)法制造的硅晶片(在下文中称为FZ晶片)用作晶片I。P型(第二导电类型)的P集电极区2设置在晶片I的整个第一主表面上。集电电极3与P集电极区2接触。在有源区100中，例如，包括P基极区4、η+发射极区5、栅电极6、以及发射电极7的平面栅型IGBT的表面元件结构在晶片I的第二主表面上形成。击穿电压结构110包括作为P型浮区的多个场限制环11以及与场限制环11接触的多个导电膜12。在晶片I的第二主表面中，置于相邻场限制环11之间的区域的表面用层间绝缘膜13覆盖。P型隔离区(在下文中称为硅贯通隔离区)20设置在晶片I的外周端部120以使其从晶片I的第二主表面延伸到漂移区并与P集电极区2接触。硅贯通隔离区20包括P型的第一隔离区(第一半导体区)21以及P型的第二隔离区(第二半导体区)22。第一隔离区21设置在晶片I的第一主表面的表面层中。另外，第一隔离区21与晶片I的第一主表面的一侧的P集电极区2接触，并且与晶片I的第二主表面的一侧的第二隔离区22接触。第二隔离区22设置在晶片I的第二主表面的表面层中。S卩，第一隔离区21和第二隔离区22形成连续的P型区(硅贯通隔离区20)。优选第一隔离区21和第二隔离区22的各端彼此重叠。硅贯通隔离区20包围击穿电压结构110。击穿电压结构110和外周端部120 (端接结构)包围有源区100。图2至13是示出根据第一实施例的反向阻断IGBT的制造工艺的截面图。首先，如图2所示，制备具有镜面抛光的第一和第二主表面的η型晶片(第一晶片)31。例如，优选通过切克劳斯基(CZ)法制造的硅晶片(在下文中称为CZ晶片)用作晶片31。在第一实施例中，CZ晶片31用作第一晶片。然后，热氧化膜32在CZ晶片31的第一主表面上生长。然后，在热氧化膜32的表面上，通过光刻来形成具有用于形成对准标记的开口的抗蚀剂掩模33。对准标记是例如在晶片中形成每一区域时或者切割晶片时的基准掩模。然后，使用抗蚀剂掩模33进行蚀刻，从而去除从抗蚀剂掩模33的开口露出的热氧化膜32的一部分。然后，去除抗蚀剂掩模33。可使用湿法蚀刻或干法蚀刻作为蚀刻方法(这适用于蚀刻热氧化膜的以下工艺)。然后，使用热氧化膜32作为掩模来进行蚀刻，从而去除从热氧化膜32的开口露出的CZ晶片31的一部分。以此方式，如图3所示，在CZ晶片31的第一主表面的表面层中形成对准标记51。在本实施例中，可使用化学干法蚀刻(CDE)作为蚀刻方法(这适用于以下晶片蚀刻工艺)。然后，在热氧化膜32的表面上，通过光刻来形 成具有用于形成第一隔离区(参见图I :第一半导体区)的开口的抗蚀剂掩模34。然后，例如，使用抗蚀剂掩模34将硼离子注入CZ晶片31的第一主表面。在此情况下，硼离子注入剂量和加速能量可以是例如5X IO15CnT2和 45keV0以此方式，在从抗蚀剂掩模34的开口露出的CZ晶片31的第一主表面的表面层的一部分中形成将是第一隔离区的第一 P+杂质区61 (参见图4)。在对准标记51的位置处形成第一杂质区61。在图4中，为了阐明形成杂质区和对准标记的工艺，杂质区与对准标记分离(这适用于图5至13以及图15至25)。然后，如图4所示，去除抗蚀剂掩模34，并且清洗CZ晶片31。然后，在CZ晶片31的第二主表面中在与对准标记51的位置相对应的位置处通过与用于形成对准标记51相同的方法来形成对准标记52。S卩，在CZ晶片31的第一主表面中形成的对准标记52和对准标记51隔着CZ晶片31是对称的。然后，去除被形成为用于形成对准标记51和52的掩模的热氧化膜(未示出)。然后，如图5所示，制备具有镜面抛光的第一和第二主表面的η型晶片(第二晶片)I。晶片I变成完成的反向阻断IGBT中的η_漂移区(参见图I)。优选例如通过浮区(FZ)法制造的硅晶片(在下文中称为FZ晶片)用作晶片I。在第一实施例中，FZ晶片I被称为第
一曰
一日日/T O然后，例如，使用氢氟酸(HF)清洗CZ晶片31和FZ晶片1，并且去除在CZ晶片31和FZ晶片I的表面上形成的天然氧化膜。以此方式，对CZ晶片31和FZ晶片I的表面进行疏水化(hydrophobize)。S卩，CZ晶片31和FZ晶片I的表面中的硅键的端接用例如氟原子(-F)替代，并且提高晶片表面的疏水性。然后，将CZ晶片31和FZ晶片I浸入纯水(H2O),并且对CZ晶片31和FZ晶片I的表面进行亲水化。即，在CZ晶片31和FZ晶片I的表面中硅键的端接处的氟原子用羟基(-0H)替代。然后，CZ晶片31的第一主表面和FZ晶片I的第一主表面彼此结合。在此情况下，CZ晶片31的第一主表面和FZ晶片I的第一主表面用经亲水化的羟基覆盖。因此，在CZ晶片31和FZ晶片I之间的界面53处，CZ晶片31和FZ晶片I之间的引力比具有经疏水化的表面的晶片彼此结合时强。以此方式，CZ晶片31的第一主表面和FZ晶片I的第一主表面彼此紧密地结合。然后，进行热处理以使CZ晶片31的第一主表面和FZ晶片I的第一主表面通过晶片表面上的硅原子之间的单键彼此结合。例如，优选在诸如氮气(N2)气氛之类的惰性气体气氛中在高于或等于900° C且低于或等于1200° C的温度下进行热处理达30分钟至120分钟的时间。以此方式，CZ晶片31的第一主表面和FZ晶片I的第一主表面通过比覆盖每一主表面的羟基产生的引力强的分子间键彼此结合。然后，清洗通过结合CZ晶片31和FZ晶片I而获取的晶片(在下文中称为复合晶片)，并且去除通过在热处理炉中混合的氧气(O2)在复合晶片的两个表面上形成的氧化膜。后续工艺是针对复合晶片的，即使这些工艺未具体地描述。然后，如图6所示，在CZ晶片31的第二主表面上依次形成丝网氧化膜(screenoxide film)35和抗蚀膜36。然后，例如，诸如电子束(EB)或质子之类的光离子照射，并且在300° C至400° C的温度下进行热处理来控制寿命，以使抗蚀膜36的性质改性且使抗蚀膜36硬化。然后，在背部研磨(BG)期间保护晶片的带(在下文中称为BG带)37附着到抗蚀膜36的表面。 然后，FZ晶片I从FZ晶片I的第二主表面起研磨，并且只有复合晶片的FZ晶片I减薄。然后，将FZ晶片I的第二主表面镜面抛光。然后，剥离CZ晶片31的第二主表面上的BG带37，并且清洗复合晶片。然后，通过蚀刻来去除FZ晶片I的第二主表面的表面层以使其具有大于或等于5 μ m且小于或等于20 μ m的厚度。以此方式，有可能去除因例如研磨引起的FZ晶片I的第二主表面的表面层的划痕或损伤。然后，去除CZ晶片31的第二主表面上的抗蚀膜36，并且清洗复合晶片。然后，如图7所示，热氧化膜38在FZ晶片I的第二主表面上生长。热氧化膜38的厚度可以是例如0.8 μ m。然后，在热氧化膜38的表面上，通过光刻来形成具有用于形成对准标记的开口的抗蚀剂掩模39。然后，使用抗蚀剂掩模39进行蚀刻，从而去除从抗蚀剂掩模39的开口露出的热氧化膜38的一部分。在本实施例中，可使用例如湿法蚀刻。然后，去除抗蚀剂掩模39。然后，如图8所示，在从热氧化膜38的开口露出的FZ晶片I的表面层的一部分中形成对准标记54以使其与对准标记52相对应。S卩，在CZ晶片31的第二主表面中形成的对准标记54和对准标记52隔着CZ晶片31和FZ晶片I是对称的。在本实施例中，例如，可进行化学干法蚀刻以将对准标记52的位置转移到FZ晶片I的表面层。然后，清洗复合
曰
曰曰/T ο然后，丝网氧化膜(未示出)在FZ晶片I的第二主表面和CZ晶片31的第二主表面上生长。然后，形成具有用于形成第二隔离区(参见图I:第二半导体区)的开口的抗蚀剂掩膜(未示出)。然后，例如，使用抗蚀剂掩模将硼离子注入FZ晶片I的第二主表面。以此方式，在从抗蚀剂掩模的开口露出的FZ晶片I的第二主表面的表面层的一部分中形成将是第二隔离区的第二 P+杂质区62。在FZ晶片I的第二主表面的表面层中在与形成在CZ晶片31的第一主表面中的第一杂质区61相对应的位置处形成第二杂质区62。因此，例如，第一杂质区61和第二杂质区62被形成为在复合晶片的深度方向上在切割后芯片的一端(外周端部)彼此重叠。S卩，第一杂质区61和第二杂质区62被形成为在复合晶片的深度方向上的切割线附近彼此重叠。用于形成第二杂质区62的离子注入剂量和加速能量可等于用于形成第一杂质区61的离子注入的剂量和加速能量。然后，进行蚀刻以将FZ晶片I的第二主表面上的包括丝网氧化膜(未示出)以及热氧化膜38的氧化膜(在第二杂质区62上形成的丝网氧化膜(未示出)除外)的厚度减小至约为0. 15 μ m。例如,可使用湿法蚀刻。然后，如图9所示，对复合晶片进行热处理来扩散第一杂质区61和第二杂质区62，以使第一杂质区61和第二杂质区62连续。在热处理中，第一杂质区61扩散到复合晶片的CZ晶片31，并且变成第一隔离区21。另外，第二杂质区62扩散到复合晶片的CZ晶片31和FZ晶片1，并且变成第二隔离区22。即，通过热处理来形成包括第一隔离区21和第二隔离区22的硅贯通隔离区20。在此情况下，优选扩散第一杂质区61和第二杂质区62，以使第一隔离区21和第二隔离区22彼此重叠。另外，优选在氧气气氛中在高于或等于1250° C且低于或等于1300° C的温度下进行热处理，其中将特定量氧气连续地引入热处理炉。在用于形成硅贯通隔离区20的热处理中，由于包括FZ晶片I的第二主表面上的丝网氧化膜(未示出)以及热氧化膜38的氧化膜40的厚度减小到先前工艺中的上述值，因此在高温下长时间进行的热处理有可能防止FZ晶片I的第二主表面变得粗糙。然后，如图10所示，去除CZ晶片31的第二主表面上的丝网氧化膜35以及FZ晶 片I的第二主表面上的热氧化膜38和丝网氧化膜。然后，例如，在FZ晶片I的第二主表面上通过用于形成表面元件结构的一般方法来形成反向阻断IGBT的表面元件结构。具体地，在有源区100中，形成包括例如P基极区4、n+发射极区5、栅电极6、以及发射电极7的平面栅型IGBT的表面元件结构。例如，可形成还未形成金属布线层的表面元件结构，并且随后可执行其他工艺。然后，可连续地执行形成表面元件结构的工艺。在击穿电压结构110中，形成多个场限制环11和多个导电膜12。然后，如图11所示，在FZ晶片I的第二主表面上涂敷抗蚀膜(保护膜)41以覆盖FZ晶片I的第二主表面上的表面元件结构。然后，例如，诸如电子束(EB)或质子之类的光离子照射，并且在300° C至400° C的温度下进行热处理来控制寿命，以使抗蚀膜41改性和硬化。然后，BG带42附着到抗蚀膜41的表面。然后，复合晶片从CZ晶片31的第二主表面起研磨并减薄。在此情况下，研磨复合晶片，直至FZ晶片I从与在其上形成有表面元件结构的复合晶片的表面相对的表面(在下文中称为FZ晶片I的第一主表面)露出。即，研磨复合晶片，直至完全去除CZ晶片31和FZ晶片I之间的界面53。以此方式，完全去除CZ晶片31。另外，硅贯通隔离区20从FZ晶片I的第二主表面延伸到第一主表面。然后，剥离FZ晶片I的第二主表面上的BG带42，并且清洗复合晶片。然后，通过蚀刻来去除FZ晶片I的第一主表面的表面层，以使其厚度大于或等于5 μ m且小于或等于20 μ m0以此方式，有可能去除例如因研磨引起的FZ晶片I的第一主表面的表面层的划痕或损伤。然后，如图12所示，将硼离子注入FZ晶片I的整个第一主表面。离子注入剂量和加速能量分别可以是例如5 X IO13CnT2和lOOkeV。另外，可以不同的加速能级将多个掺杂剂离子注入FZ晶片I的第一主表面。取决于反向击穿电压IGBT的设计条件，离子注入条件可以各种方式改变。然后，如图13所示，将激光束照射到FZ晶片I的第一主表面以激活例如引入FZ晶片I的整个第一主表面的硼。以此方式，在FZ晶片I的整个第一主表面上形成与第一隔离区21接触的P集电极区2。在使用激光的热处理中，可使用照射能量密度大于或等于I. OX 10_3J/cm2且小于或等于2. OX 10_3J/cm2而质子能量高于I. IeV的激光。另外，可使用波长为532nm的YAG激光器。热处理温度可低于或等于例如1000° C。然后，金属电极膜沉积在FZ晶片I的第一主表面上以形成与P集电极区2接触的集电电极3。以此方式，如图I所示，完成反向阻断IGBT。在反向阻断IGBT的制造中，在FZ晶片I的第二主表面上形成表面阻断结构并且随后将复合晶片减薄之前、或者在FZ晶片I的第一主表面上形成P集电极区2之后，可进行热处理以调整复合晶片中少数载流子的寿命。可通过诸如电子束或质子之类的照射光离子来调整少数载流子的寿命，从而在高于或等于300° C且低于或等于400° C的温度下进行热处理达30分钟至90分钟的时间。当制造反向阻断击穿电压为600V的反向阻断IGBT时，可将复合晶片减薄以使完成的反向阻断IGBT的漂移区的厚度例如大于或等于80 μ m且小于或等于100 μ m。当制造反向阻断击穿电压为1200V的反向阻断IGBT时，可将复合晶片减薄以使完成的反向阻断IGBT的漂移区的厚度例如大于或等于160 μ m且小于或等于200 μ m。 如上所述，根据第一实施例，复合晶片中的被形成为彼此分离的第一隔离区21和第二隔离区22扩散，以形成从完成元件的漂移区的第一主表面延伸到第二主表面的连续硅贯通隔离区20。因此，第一隔离区21和第二隔离区22中的每一隔离区可只扩散到完成元件的漂移区的厚度的一半。以此方式，形成硅贯通隔离区20所需的扩散时间可减小到根据现有技术的扩散时间的一半至三分之一。具体地，例如，在反向阻断击穿电压为600V的反向阻断IGBT中，当在1300° C的温度下进行热处理时，扩散时间可约为50小时。另外，在反向阻断击穿电压为1200V的反向阻断IGBT中，当在1300° C的温度下进行热处理时，扩散时间可约为100小时。由于形成硅贯通隔离区所需的扩散时间可减少，因此即使在元件的漂移区较厚时，也有可能防止例如由硅贯通隔离区20的长扩散时间引起的氧沉淀物或者氧供体造成的反向击穿电压IGBT中的击穿电压的减小或漏电流的增大。以此方式，有可能增大元件的击穿电压。因此，有可能加宽设置在反向击穿电压IGBT中的功率转换器的操作电压的范围。当在热扩散硅贯通隔离区的工艺中CZ晶片31直接结合到FZ晶片I时，有可能吸收其中氧本征吸杂(IG)中心在CZ晶片31中受到污染的金属离子。因此，有可能提高反向阻断IGBT制造工艺的吸杂能力。以此方式，不同于现有技术，不必在FZ晶片中形成特殊的吸杂层。因此，有可能降低晶片成本。由于可形成具有平面栅型结构的反向阻断IGBT，因此与在制造根据现有技术的具有凹部的反向阻断IGBT (参见图28)或者包括具有沟槽结构的硅贯通隔离区的反向阻断IGBT (参见图27)时相比，有可能提高反向阻断IGBT的成品率。另外，与在制造根据现有技术的具有凹部的反向阻断IGBT (参见图28)或者包括具有沟槽结构的硅贯通隔离区的反向阻断IGBT (参见图27)时相比，有可能提高用于形成硅贯通隔离区20的离子注入的可控性。因此，有可能减少制造反向阻断IGBT所需的能源。(第二实施例)图14是示出根据第二实施例的反向阻断IGBT的截面图。n_外延层可设置在根据第一实施例的反向阻断IGBT的η—漂移区和P集电极区之间。
在图14所示的反向阻断IGBT中，n_外延层8设置在作为漂移区的n_晶片(第一晶片)I和P集电极区2之间。硅贯通隔离区70包括第一隔离区71和第二隔离区72。第一隔离区71被设置成从晶片I的第一主表面的表面层延伸到外延层8。另外，第一隔离区71在接近于CZ晶片84的一端与P集电极区2接触，并且在接近于FZ晶片I的第二主表面的一端与第二隔离区72接触。第二隔离区72设置在晶片I的第二主表面的表面层中。其他结构与根据第一实施例的反向阻断IGBT (参见图I)的结构相同。图15至25是示出根据第二实施例的反向阻断IGBT的制造工艺的截面图。将不再重复对与第一实施例中相同组件的描述(例如，处理条件)。首先，如图15所示，制备具有镜面抛光的第一和第二主表面的η型晶片(第一晶片)1。优选例如FZ晶片用作晶片I。在第二实施例中，FZ晶片I被称为第一晶片。然后，热氧化膜81在FZ晶片I的第一主表面上生长。然后，在热氧化膜81的表面上，通过光刻来形成具有用于形成对准标记的开口的抗蚀剂掩模82。然后，使用抗蚀剂掩 模82进行蚀刻，从而去除从抗蚀剂掩模82的开口露出的热氧化膜81的一部分。然后，去除抗蚀剂掩模82。然后,使用热氧化膜81作为掩模来进行蚀刻,从而去除从热氧化膜81的开口露出的FZ晶片I的一部分。以此方式，如图16所示，在FZ晶片I的第一主表面的表面层上形成对准标记55。然后，在热氧化膜81的表面上，通过光刻来形成具有用于形成第一隔离区的开口的抗蚀剂掩模83。然后，例如，使用抗蚀剂掩模83将硼离子注入FZ晶片I的第一主表面。在此情况下，离子注入剂量和加速能量分别可以是例如5 X IO15CnT2和45keV。以此方式，第一 P+杂质区63被形成为在从抗蚀剂掩模83的开口露出的FZ晶片I的第一主表面的表面层的一部分中的第一隔离区(参见图17)。然后，如图17所示，去除抗蚀剂掩模83，并且清洗FZ晶片I。然后，对FZ晶片I进行热处理以激活第一杂质区63。例如，在惰性气体气氛中在1000° C的温度下进行热处理达30分钟以激活第一杂质区63。以此方式，用于形成第一杂质区63的离子注入有可能修复在第一杂质区63中发生的晶体缺陷。然后，去除被形成为用于形成对准标记55的掩模的热氧化膜(未示出)。然后，如图18所示，n_外延层8在FZ晶片I的第一主表面上生长。在此情况下，将在FZ晶片I的第一主表面中形成的对准标记55转移到外延层8的表面，并且在外延层8的表面中形成对准标记56。由于在先前工艺中修复了在第一杂质区63中发生的晶格缺陷，因此有可能确保在第一杂质区63上方和周围形成的外延层8的结晶度。然后，如图19所示，在FZ晶片I的第二主表面中，通过与用于形成对准标记55相同的方法形成对准标记57以使其与对准标记56的位置相对应。即，在外延层8的表面中形成的对准标记57和对准标记56隔着FZ晶片I是对称的。然后，去除被形成为用于形成对准标记57的掩模的热氧化膜(未不出)。然后，如图20所示，制备具有镜面抛光的第一和第二主表面的η型晶片(第二晶片)84。优选CZ晶片用作晶片84。在第二实施例中，CZ晶片84被称为第二晶片。然后，接近于外延层8的FZ晶片I的表面和CZ晶片84的第一主表面通过与第一实施例相同的方法彼此结合。然后，CZ晶片84和外延层8通过与第一实施例相同的方法在CZ晶片84和外延层8之间的界面处通过分子间键彼此结合。然后，在CZ晶片84的第二主表面中，通过与用于形成对准标记55相同的方法形成对准标记59以使其与对准标记57的位置相对应。S卩，对准标记59和在FZ晶片I的第二主表面中形成的对准标记57隔着包括FZ晶片I、外延层8、以及FZ晶片84的复合晶片是对称的。然后，如图21所示，与第一实施例(参见图6)类似，在FZ晶片84的第二主表面上依次形成丝网氧化膜(未示出)和抗蚀剂膜85，并且BG带86附着到该抗蚀剂膜。然后，与第一实施例类似，只将复合晶片的FZ晶片I减薄。然后，如图22所示，与第一实施例(参见图7和图8)类似，使用在热氧化膜87上形成且具有用于形成第二隔离区的开口的抗蚀剂掩模(未示出)进行离子注入，以形成用作FZ晶片I的第二主表面的表面层中的第二隔离区的第二 P+杂质区64。在FZ晶片I的第二主表面的表面层中在与设置在FZ晶片I的第一主表面中的第一杂质区63相对应的位置处形成第二杂质区64。即，与第一实施例类似，例如，第一杂质区63和第二杂质区64被形 成为在复合晶片的深度方向上在切割后芯片的一端(外周端部)彼此重叠。然后，如图23所示，与第一实施例(图9)类似，对复合晶片进行热处理以扩散第一杂质区63和第二杂质区64。在此情况下，第一杂质区63扩散到穿过外延层8并到达CZ晶片84。即，第一杂质区63在CZ晶片84和外延层8之间的界面58上扩散。以此方式，在FZ晶片I中形成第一隔离区71和第二隔离区72。然后，跨FZ晶片I、外延层8、以及CZ晶片84形成包括第一隔离区21和第二隔离区22的硅贯通隔离区70。然后，如图24所示，与第一实施例(参见图10)类似，例如，在FZ晶片I的第二主表面上形成反向阻断IGBT的表面元件结构。然后，如图25所示，与第一实施例(参见图11)类似，在FZ晶片I的第二主表面上形成硬化的抗蚀膜88，并且BG带89附着到该抗蚀剂膜，由此覆盖表面元件结构。然后，复合晶片从CZ晶片84的第二主表面起研磨并减薄。在此情况下，研磨复合晶片，直至外延层8从与在其上形成有复合晶片的表面元件结构的表面相对的表面(FZ晶片I的第一主表面)露出。即，研磨复合晶片，直至完全去除CZ晶片84和外延层8之间的界面58。以此方式，完全去除CZ晶片84。另外，硅贯通隔离区70从FZ晶片I的第二主表面延伸到与FZ晶片I的第二主表面相对的外延层的表面。然后，以与第一实施例中相同的方式执行后续工艺以完成图14所示的反向阻断IGBT。其他方法和处理条件与第一实施例中的方法和处理条件相同。可将复合晶片减薄以使外延层8的厚度为完成的反向阻断IGBT的漂移区的厚度的三分之一。例如，当制造反向阻断击穿电压为1700V的反向阻断IGBT时，完成的反向阻断IGBT的漂移区的厚度可以例如大于或等于220 μ m且小于或等于280 μ m。因此，可将复合晶片减薄以使外延层8的厚度大于或等于70 μ m且小于或等于100 μ m。优选可将复合晶片减薄以使外延层8的厚度小于或等于80 μ m。另外，可将FZ晶片I减薄以使其厚度大于或等于160 μ m且小于或等于200 μ m。在此情况下，可在一扩散时间内形成硅贯通隔离区70，以使第一杂质区63和第二杂质区64的扩散深度大于或等于85 μ m且小于或等于100 μ m。如上所述，根据第二实施例，有可能获取与第一实施例相同的效果。由于外延层8在FZ晶片I和CZ晶片84之间形成，因此有可能进一步减少扩散第一杂质区63和第二杂质区64时的扩散时间。因此，有可能进一步减少形成硅贯通隔离区70所需的扩散时间。具体地，例如，在反向阻断击穿电压为1700V的反向阻断IGBT中，在1300° C的温度下的热处理期间，扩散时间可约为100小时。因此，即使在其中漂移区因击穿电压的增大而较厚的反向阻断IGBT中，也有可能在比现有技术中短的扩散时间内形成硅贯通隔离区。本发明不限于上述实施例，而是可应用于其中η型和P型颠倒的结构。另外，本发明不限于反向阻断IGBT，而是可应用于具有从晶片的第一主表面延伸到第二主表面的扩散层的半导体器件。在本发明中，CZ晶片和FZ晶片分别用作第一和第二晶片。然而，本发明不限于此，而是可作出本发明的各种修改。例如，可使用由具有吸杂能力的材料制成的晶片代替CZ晶片。在本发明中，热氧化膜被用于形成复合晶片。然而，可使用具有相同功能的氧化膜或者其他材料膜。工业实用性如上所述，根据本发明的半导体器件的制造方法对设置在用于各种类型的工业机 器或车辆的电源中所使用的AC (交流)/AC直接转换或功率半导体器件中的开关元件是有用的。字母或数字附图标记的说明I 晶片(漂移区)2 P集电极区3 集电电极4 P基极区5 η+发射极区6 栅电极7 发射电极11 场限制环12 导电膜13 层间绝缘膜20 硅贯通隔离区21 隔离区(第一)22 隔离区(第二)100有源区110 击穿电压结构120外周端部
权利要求
1.一种制造半导体器件的方法，包括 在第一导电类型的第一晶片的第一主表面的表面层中选择性地形成第二导电类型的第一半导体区的第一区域形成步骤； 在所述第一区域形成步骤之后结合所述第一晶片的第一主表面和所述第一导电类型的第二晶片的第一主表面的结合步骤； 在所述第二晶片的第二主表面的表面层中在与形成在所述第一晶片的第一主表面中的第一半导体区相对应的位置处选择性地形成所述第二导电类型的第二半导体区的第二区域形成步骤；以及 扩散所述第一半导体区和所述第二半导体区以使所述第一半导体区和所述第二半导体区连续的扩散步骤。
2.如权利要求I所述的制造半导体器件的方法，其特征在于， 在所述第二区域形成步骤中，所述第二半导体区被形成为在通过结合所述第一晶片和所述第二晶片而获取的晶片的深度方向上与所述第一半导体区重叠。
3.如权利要求I所述的制造半导体器件的方法，其特征在于，还包括 在所述扩散步骤之后从所述第一晶片的第二主表面去除通过结合所述第一晶片和所述第二晶片而获取的晶片、以及使所述晶片减薄以露出所述第二晶片的减薄步骤。
4.如权利要求I所述的制造半导体器件的方法，其特征在于，还包括 在所述扩散步骤和所述减薄步骤之间在所述第二晶片的第二主表面上形成绝缘栅双极晶体管的表面元件结构的元件结构形成步骤。
5.如权利要求4所述的制造半导体器件的方法，其特征在于， 在所述元件结构形成步骤中，形成还未形成金属布线层的所述表面元件结构，以及 在所述减薄步骤中，保护膜被设置成在形成所述金属布线层之前覆盖所述表面元件结构的表面，并且通过结合所述第一晶片和所述第二晶片而获取的晶片减薄。
6.如权利要求4所述的制造半导体器件的方法，其特征在于， 在所述元件结构形成步骤和所述减薄步骤之间，进行光离子照射和热处理以调整通过结合所述第一晶片和所述第二晶片而获取的晶片中的少数载流子的寿命。
7.如权利要求4所述的制造半导体器件的方法，其特征在于， 在所述元件结构形成步骤和所述减薄步骤之间，在高于或等于300° C且低于或等于400° C的温度下进行光离子照射和热处理达30分钟至90分钟以调整通过结合所述第一晶片和所述第二晶片而获取的晶片中的少数载流子的寿命。
8.如权利要求I所述的制造半导体器件的方法，其特征在于，还包括 在所述减薄步骤之后在所述第二晶片的第一主表面中形成所述第二导电类型的第三半导体区而使其与所述第一半导体区接触的第三区域形成步骤。
9.如权利要求5所述的制造半导体器件的方法，其特征在于，还包括 在所述减薄步骤之后在所述第二晶片的第一主表面中形成所述第二导电类型的第三半导体区而使其与所述第一半导体区接触的第三区域形成步骤。
10.如权利要求8所述的制造半导体器件的方法，其特征在于， 在所述第三区域形成步骤之后，进行光离子照射和热处理以调整通过结合所述第一晶片和所述第二晶片而获取的晶片中的少数载流子的载流子寿命。
11.如权利要求8所述的制造半导体器件的方法，其特征在于， 在所述第三区域形成步骤之后，在高于或等于300° C且低于或等于400° C的温度下进行光离子照射和热处理达30分钟至90分钟以调整通过结合所述第一晶片和所述第二晶片而获取的晶片中的少数载流子的载流子寿命。
12.如权利要求8所述的制造半导体器件的方法，其特征在于， 在所述第三区域形成步骤中，将第二导电类型的杂质离子植入所述第二晶片的第一主表面，并且在低于或等于1000° C的温度下进行热处理以形成所述第三半导体区。
13.如权利要求9所述的制造半导体器件的方法，其特征在于， 在所述第三区域形成步骤中，将第二导电类型的杂质离子植入所述第二晶片的第一主表面，并且在低于或等于1000° C的温度下进行热处理以形成所述第三半导体区。
14.如权利要求8所述的制造半导体器件的方法，其特征在于， 在所述第三区域形成步骤中，将第二导电类型的杂质离子植入所述第二晶片的第一主表面，并且将照射能量密度大于或等于I. OX 10_3J/cm2且小于或等于2. OX 10_3J/cm2且光子能量大于I. IeV的激光束照射到所述第二晶片的第一主表面以形成所述第三半导体区。
15.如权利要求I所述的制造半导体器件的方法，其特征在于， 在所述结合步骤中，所述第一晶片的第一主表面和所述第二晶片的第一主表面中的硅键的端接用羟基替代，并且所述第一晶片的第一主表面和所述第二晶片的第一主表面彼此彡口口
16.如权利要求I所述的制造半导体器件的方法，其特征在于， 在所述结合步骤中，所述第一晶片的第一主表面和所述第二晶片的第一主表面彼此结合，并且在惰性气体气氛中在高于或等于900° C且低于或等于1200° C的温度下进行热处理达30分钟至120分钟的时间，从而使用所述晶片的表面中的硅原子之间的单键来结合所述第一晶片的第一主表面和所述第二晶片的第一主表面。
17.如权利要求I所述的制造半导体器件的方法，其特征在于，还包括 在所述结合步骤和所述第二区域形成步骤之间从所述第二主表面起减薄所述第二晶片的步骤。
18.如权利要求I所述的制造半导体器件的方法，其特征在于， 使用切克劳斯基法制造的硅晶片用作所述第一晶片。
19.如权利要求I至18中任一项所述的制造半导体器件的方法，其特征在于， 使用浮区法制造的硅晶片用作所述第二晶片。
20.一种制造半导体器件的方法，包括 在第一导电类型的第一晶片的第一主表面的表面层中选择性地形成第二导电类型的第一半导体区的第一区域形成步骤； 在所述第一区域形成步骤之后在所述第一晶片的第一主表面上生长所述第一导电类型的外延层的外延步骤； 用于结合接近于所述外延层的第一晶片的表面和所述第一导电类型的第二晶片的第一主表面的结合步骤； 在所述第一晶片的第二主表面的表面层中在与形成在所述第一晶片的第一主表面中的第一半导体区相对应的位置处选择性地形成所述第二导电类型的第二半导体区的第二区域形成步骤；以及 扩散所述第一半导体区和所述第二半导体区以使所述第一半导体区到达所述第二晶片且使所述第一半导体区和所述第二半导体区连续的扩散步骤。
21.如权利要求20所述的制造半导体器件的方法，其特征在于， 在所述第二区域形成步骤中，所述第二半导体区被形成为在通过结合所述第一晶片和所述第二晶片而获取的晶片的深度方向上与所述第一半导体区重叠。
22.如权利要求20所述的制造半导体器件的方法，其特征在于，还包括 在所述扩散步骤之后从所述第二晶片的第二主表面去除通过结合所述第一晶片和所述第二晶片而获取的晶片、以及使所述晶片减薄以露出所述外延晶片的减薄步骤。
23.如权利要求20所述的制造半导体器件的方法，其特征在于，还包括 在所述扩散步骤和所述减薄步骤之间在所述第二晶片的第二主表面上形成绝缘栅双极晶体管的表面元件结构的元件结构形成步骤。
24.如权利要求22所述的制造半导体器件的方法，其特征在于， 在所述元件结构形成步骤中，形成还未形成金属布线层的所述表面元件结构，以及 在所述减薄步骤中，保护膜被设置成在形成所述金属布线层之前覆盖所述表面元件结构的表面，并且通过结合所述第一晶片和所述第二晶片而获取的晶片减薄。
25.如权利要求22所述的制造半导体器件的方法，其特征在于， 在所述元件结构形成步骤和所述减薄步骤之间，进行光离子照射和热处理以调整通过结合所述第一晶片和所述第二晶片而获取的晶片中的少数载流子的载流子寿命。
26.如权利要求22所述的制造半导体器件的方法，其特征在于， 在所述元件结构形成步骤和所述减薄步骤之间，在高于或等于300° C且低于或等于400° C的温度下进行光离子照射和热处理达30分钟至90分钟以调整通过结合所述第一晶片和所述第二晶片而获取的晶片中的少数载流子的载流子寿命。
27.如权利要求20所述的制造半导体器件的方法，其特征在于，还包括 在所述减薄步骤之后在所述第二晶片的第一主表面中形成所述第二导电类型的第三半导体区而使其与所述第一半导体区接触的第三区域形成步骤。
28.如权利要求24所述的制造半导体器件的方法，其特征在于，还包括 在所述减薄步骤之后在所述第二晶片的第一主表面中形成所述第二导电类型的第三半导体区而使其与所述第一半导体区接触的第三区域形成步骤。
29.如权利要求27所述的制造半导体器件的方法，其特征在于， 在所述第三区域形成步骤之后，进行光离子照射和热处理以调整通过结合所述第一晶片和所述第二晶片而获取的晶片中的少数载流子的载流子寿命。
30.如权利要求27所述的制造半导体器件的方法，其特征在于， 在所述第三区域形成步骤之后，在高于或等于300° C且低于或等于400° C的温度下进行光离子照射和热处理达30分钟至90分钟以调整通过结合所述第一晶片和所述第二晶片而获取的晶片中的少数载流子的载流子寿命。
31.如权利要求27所述的制造半导体器件的方法，其特征在于， 在所述第三区域形成步骤中，将第二导电类型的杂质离子植入所述第二晶片的第一主表面，并且在低于或等于1000° C的温度下进行热处理以形成所述第三半导体区。
32.如权利要求28所述的制造半导体器件的方法，其特征在于， 在所述第三区域形成步骤中，将第二导电类型的杂质离子植入所述第二晶片的第一主表面，并且在低于或等于1000° C的温度下进行热处理以形成所述第三半导体区。
33.如权利要求27所述的制造半导体器件的方法，其特征在于， 在所述第三区域形成步骤中，将第二导电类型的杂质离子植入所述第二晶片的第一主表面，并且将照射能量密度大于或等于I. OX 10_3J/cm2且小于或等于2. OX 10_3J/cm2且光子能量大于I. IeV的激光束照射到所述第二晶片的第一主表面以形成所述第三半导体区。
34.如权利要求20所述的制造半导体器件的方法，其特征在于， 在所述结合步骤中，所述外延层的表面和所述第二晶片的第一主表面中的硅键的端接用羟基替代，并且所述外延层的表面和所述第二晶片的第一主表面彼此结合。
35.如权利要求20所述的制造半导体器件的方法，其特征在于， 在所述结合步骤中，所述外延层的表面和所述第二晶片的第一主表面彼此结合，并且在惰性气体气氛中在高于或等于900°C且低于或等于1200° C的温度下进行热处理达30分钟至120分钟的时间，从而使用所述晶片的表面中的硅原子之间的单键来结合所述外延层的表面和所述第二晶片的第一主表面。
36.如权利要求20所述的制造半导体器件的方法，其特征在于， 在所述结合步骤和所述第二区域形成步骤之间，从所述第二主表面起减薄所述第一晶片。
37.如权利要求22所述的制造半导体器件的方法，其特征在于， 在所述减薄步骤中，通过结合所述第一晶片和所述第二晶片而获取的晶片减薄，直至所述外延层的厚度为完成元件的漂移区的厚度的三分之一。
38.如权利要求20所述的制造半导体器件的方法，其特征在于， 使用浮区法制造的硅晶片用作所述第一晶片。
39.如权利要求20至38中任一项所述的制造半导体器件的方法，其特征在于， 使用切克劳斯基法制造的硅晶片用作所述第二晶片。
全文摘要
制备镜面抛光的CZ晶片和FZ晶片(1)。在CZ晶片的第一主表面的表面层上形成作为第一隔离区部分(21)的第一杂质区。将CZ晶片的第一主表面和FZ晶片(1)的第一主表面粘合在一起。通过分子间结合来结合CZ晶片的第一主表面和FZ晶片(1)的第一主表面。在FZ晶片(1)的第二主表面的表面层上形成作为第二隔离区部分(22)的第二杂质区。通过热处理扩散第一杂质区和第二杂质区来形成硅贯通隔离区(20)，从而使第一杂质区和第二杂质区变成一个连接区。
文档编号H01L29/78GK102986011SQ20108006799
公开日2013年3月20日 申请日期2010年8月12日 优先权日2010年8月12日
发明者鲁鸿飞 申请人:富士电机株式会社