专利名称：非易失性存储器及其制造方法
技术领域：
本发明涉及一种半导体元件以及其制造方法，且特别是涉及一种非易失性存储器以及其制造方法。
背景技术：
非易失性存储器元件由于具有可进行多次数据的存入、读取、擦除等动作且存入的数据在断电后也不会消失的优点，因此已成为个人电脑和电子设备所广泛采用的一种存储器元件。典型的非易失性存储器元件一般被设计成具有堆叠式栅极(Stacked-Gate)结构，其中包括以掺杂多晶硅制作的浮置栅极(Floating Gate)与控制栅极(Control Gate)。 浮置栅极位于控制栅极和基底之间，且处于浮置状态，没有和任何电路相连接，而控制栅极则与字线(Word Line)相接，此外还包括隧穿氧化层(Tunneling Oxide)和栅间介电层 (Inter-Gate Dielectric Layer)，它们分别位于基底和浮置栅极之间以及浮置栅极和控制栅极之间。在目前提高元件集成度的趋势下，会依据设计规则缩小元件的尺寸。通常浮置栅极与控制栅极之间的栅极耦合率(Gate Coupling Ratio)越大，其操作所需的工作电压将越低。而提高栅极耦合率的方法包括增加栅间介电层的电容或减少隧穿氧化层的电容。其中，增加栅间介电层电容的方法为增加控制栅极层与浮置栅极之间所夹的面积。然而，随着半导体元件集成度增加，已知的堆叠栅极结构，并无法增加控制栅极层与浮置栅极之间所夹的面积，而产生无法达到增加栅极耦合率以及增加元件集成度的问题。
发明内容
有鉴于此，本发明提供一种非易失性存储器及其制造方法，可以增加浮置栅极与控制栅极之间所夹的面积，而提高栅极耦合率，并提升元件效能，且大幅降低浮置栅极间的相互干扰(Floating gate coupling)。本发明提出一种非易失性存储器具有隧穿介电层、浮置栅极、控制栅极、栅间介电层、第一掺杂区与第二掺杂区。隧穿介电层配置于基底上。浮置栅极配置于隧穿介电层上， 浮置栅极具有凸出部。控制栅极配置于浮置栅极上方，并覆盖、环绕凸出部。其中，浮置栅极的凸出部无论从任何方向(例如位线或字线方向或位线及字线间所夹任何角度的方向) 皆被控制栅极完全包覆、环绕在里面。栅间介电层配置于浮置栅极与控制栅极之间。第一掺杂区与第二掺杂区分别配置于控制栅极二侧的基底中。在本发明的实施例中，上述凸出部呈山丘状或是角锥状。在本发明的实施例中，上述栅间介电层的材料包括氧化硅/氮化硅/氧化硅。在本发明的实施例中，上述浮置栅极的材料包括掺杂多晶硅。在本发明的实施例中，上述控制栅极的材料包括掺杂多晶硅或多晶硅化金属。
在本发明的实施例中，上述隧穿介电层的材料包括氧化硅。
本发明的非易失性存储器的浮置栅极具有凸出部，而控制栅极覆盖、环绕浮置栅极的凸出部。并且，浮置栅极的凸出部无论从任何方向(例如位线或字线方向或位线及字线间所夹任何角度的方向)皆被控制栅极完全包覆、环绕在里面。因此在浮置栅极与控制栅极之间所夹的面积可以增加，进而提升存储器的栅极耦合率。栅极耦合率(Coupling Ratio)值越高，则存储器在操作时所需的电压越低，元件的效率也会随之提高。此外，栅间介电层环绕包围着浮置栅极的凸出部，可以降低相邻浮置栅极之间的干扰。本发明提出一种非易失性存储器的制造方法，包括下列步骤。提供基底，并于基底上依序形成隧穿介电层与第一导体层。于第一导体层、隧穿介电层与基底中形成多个隔离结构后，图案化第一导体层，以形成多个凸出部。移除部分隔离结构，以使隔离结构的上表面介于第一导体层的上表面与基底表面之间。于基底上形成栅间介电层；于栅间介电层上形成第二导体层。图案化第二导体层、栅间介电层与第一导体层，使第二导体形成多个控制栅极，该第一导体层形成多个浮置栅极，其中控制栅极从任何方向(例如位线或字线方向或位线及字线间所夹任何角度的方向)皆覆盖、环绕浮置栅极的凸出部。在本发明的实施例中，上述图案化第一导体层，以形成凸出部的步骤后，还包括移除部分第一导体层以使凸出部之间的间距变大。在本发明的实施例中，上述移除部分第一导体层以使凸出部之间的间距变大的方法包括进行湿式蚀刻步骤或干式蚀刻步骤。在本发明的实施例中，上述移除部分第一导体层以使凸出部之间的间距变大的方法如下。氧化部分第一导体层，以形成氧化层。然后，移除氧化层。在本发明的实施例中，上述凸出部呈山丘状或是角锥状。在本发明的实施例中，上述栅间介电层的材料包括氧化硅/氮化硅/氧化硅。在本发明的实施例中，上述浮置栅极的材料包括掺杂多晶硅。在本发明的实施例中，上述控制栅极的材料包括掺杂多晶硅或多晶硅化金属。
在本发明的实施例中，上述隧穿介电层的材料包括氧化硅。本发明的非易失性存储器的制造方法，可制作出具有凸出部的浮置栅极，而控制栅极从任何方向(例如位线或字线方向或位线及字线间所夹任何角度的方向)皆覆盖、环绕浮置栅极的凸出部，亦即，浮置栅极的凸出部是被控制栅极呈三百六十度环绕、覆盖。因此浮置栅极与控制栅极之间所夹的面积可以增加，进而提升存储器的栅极耦合率。栅极耦合率(Coupling Ratio)值越高，则存储器在操作时所需的电压越低，元件的效率也会随之提尚。本发明的非易失性存储器的制造方法，形成具有凸出部的导体层时是采用后续形成控制栅极(字线)所使用的光掩模，因此并不需要额外制作其他光掩模，因此可以减少成本。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
图IA是依照本发明的实施例所绘示的一种非易失性记忆胞的俯视图。图IB是依照图1中沿A-A切线所绘示的剖面图。
图IC是依照图1中沿B-B切线所绘示的剖面图。图2A至图2E是依照图IA中沿A-A切线的本发明的实施例的一种非易失性存储器的制造流程剖面图。图3A至图3E是依照图IA中沿B-B切线的本发明的实施例的一种非易失性存储器的制造流程剖面图。附图标记说明100 基底102:隔离结构104 有源区域106:隧穿介电层108 浮置栅极108a:凸出部110:栅间介电层112:控制栅极114a、114b 掺杂区116、124:导体层118:氧化层120、126 图案掩模层122:开口W1、W2:宽度
具体实施例方式图IA为绘示本发明实施例的一种非易失性存储器的俯视图。图IB为绘示图IA 中沿A-A’线的剖面示意图。图IC为绘示图IA中沿B-B’线的剖面示意图。其中，A-A’线是沿着有源区的切线；B-B’线是沿着字线的切线。请参照图IA至图1C，此非易失性存储器例如是设置于基底100上。非易失性存储器包括隔离结构102、控制栅极(字线)112、浮置栅极108、隧穿介电层106、栅间介电层 110与多个掺杂区114所组成。多个元件隔离结构102例如是平行设置于基底100中，以定义出有源区104。隔离结构102例如是在X方向上延伸。隔离结构102例如是浅沟槽隔离结构。多条控制栅极(字线)112例如是平行设置于基底100上，并在Y方向上延伸。X 方向例如是与Y方向交错。控制栅极(字线)112的材料例如是掺杂多晶硅、多晶硅化金属等导体材料。多个浮置栅极108例如是设置于控制栅极112下方，且位于相邻两元件隔离结构 102之间的有源区104上。各浮置栅极108具有凸出部108a，其中各控制栅极112从任何方向例如是A-A’或B-B’方向或是A-A’及B-B’间所夹任何角度的方向皆覆盖、环绕浮置栅极108的凸出部108a，亦即，浮置栅极的凸出部108a是被控制栅极112呈三百六十度环绕、覆盖。凸出部108a形状呈山丘状或是角锥状。浮置栅极108的材料例如是掺杂多晶硅、 多晶硅化金属等导体材料。
隧穿介电层106例如是设置于各浮置栅极108与基底100之间。隧穿介电层106 的材料例如是氧化硅等适当的介电材料。栅间介电层110例如是设置于各控制栅极112与各浮置栅极108之间。栅间介电层110的材料例如是氧化硅、氮化硅或氧化硅/氮化硅/氧化硅等复合介电层。掺杂区114a、114b例如是设置于控制栅极112两侧的基底100中。掺杂区114a、 114b例如是P型或N型掺杂区。在本实施例中，控制栅极112即作为存储器的字线。如图IA至图1C，由于本发明所提出的非易失性存储器的浮置栅极108具有凸出部108a，而控制栅极112从任何方向例如是A-A’或B-B’方向或是A-A’及B-B’间所夹任何角度的方向皆覆盖、环绕浮置栅极108的凸出部108a，亦即，浮置栅极的凸出部108a是被控制栅极112呈三百六十度环绕、覆盖。因此在浮置栅极108与控制栅极106之间所夹的面积(包括浮置栅极108的凸出部108a的四个侧壁面积、浮置栅极108的凸出部108a的顶部面积)可以增加，进而提升存储器的栅极耦合率。栅极耦合率(Coupling Ratio)值越高，则存储器在操作时所需的电压越低，元件的效率也会随之提高。此外，栅间介电层112 环绕包围着浮置栅极108的凸出部108a，由于浮置栅极的凸出部108a是被控制栅极112呈三百六十度环绕、覆盖，因此可以降低任何方向上包含X方向、Y方向及XY方向上的相邻浮置栅极间的干扰(rex、FGy及rexy coupling)。接着，说明本发明的制造方法。图2A至图2E分别绘示图IA沿A-A，线的剖面示意图。图3A至图3E分别绘示图IA沿B-B，线的剖面示意图。在图2A至图2E与图3A至图3E中，构件与图IA至图IC相同者，给予相同的标号。请参照图2A、图3A，首先提供基底100。基底100例如是硅基底。在基底100上依序形成隧穿介电层106与导体层116。隧穿介电层106的材料例如是氧化硅。隧穿介电层106的形成方法例如是热氧化法。导体层116的材料例如是掺杂多晶硅，其形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后(未绘示)，进行离子注入步骤形成； 或者是采用临场注入掺质的方式以化学气相沉积法形成。然后，在导体层116、隧穿介电层 106与基底100中形成多个隔离结构102，这些隔离结构102定义出有源区104。隔离结构102例如是往X方向延伸。隔离结构102例如是浅沟槽隔离结构，其形成方法例如是先于导体层116形成掩模层(未绘示)，之后图案化掩模层，以形成暴露导体层116的开口(未绘示)。然后，以掩模层为掩模蚀刻导体层116、隧穿介电层106与基底 100，而于导体层116、隧穿介电层106与基底100中形成多个沟槽(未绘示)，之后再于沟槽中填入绝缘材料而形成的。沟槽中所填入的绝缘材料例如是氧化硅。请参照图2B、图;3B，在基底100上形成图案化掩模层120。图案化掩模层120的材料，例如是光致抗蚀剂或是氮化硅。图案化掩模层120形成方法例如是于基底100上涂布一层光致抗蚀剂材料后，进行曝光、显影等工艺而形成的。在形成图案化掩模层120时所使用的光掩模例如是用于定义出后续控制栅极(字线)的光掩模。接着，以图案化掩模层120为掩模，移除部分导体层116，而形成多个凸出部108a， 相邻凸出部108a之间分别具有开口 122。开口 122具有宽度W1。开口 122并未暴露出隧穿介电层106的表面。亦即，在开口 122底部的导体层116仍维持设定厚度。移除部分导体层116的方法包括蚀刻法，例如干式蚀刻工艺。然后，在开口 122所暴露的导体层116上形成氧化层118。氧化层118的形成方法例如热氧化法。请参照图2C、图3C，移除图案化掩模层120。移除图案化掩模层120的方法例如是湿式去光致抗蚀剂法或是湿式蚀刻工艺。接着，移除氧化层118与部分隔离结构102，以形成凸出部108a。移除部分氧化层 118与隔离结构102的方法包括干式蚀刻法或是湿式蚀刻法，例如是以氢氟酸作为蚀刻剂。 移除氧化层118后，开口 122的宽度由Wl变成W2。亦即，使相邻凸出部108a之间的间距变大。移除部分隔离结构102后，隔离结构102的上表面介于导体层116的上表面与基底 100表面之间。在另一实施例中，移除部分导体层116以使相邻凸出部108a之间的间距变大的方法如下所述。在形成开口 122后，直接移除图案化掩模层120。接着，移除部分导体层116， 以使开口 122的宽度由Wl变成W2。移除部分导体层116的方法包括蚀刻法，例如干式蚀刻工艺或湿式蚀刻工艺。通过调整干式蚀刻工艺或湿式蚀刻工艺的参数，凸出部108a的形状可以变得更尖锐或是侧璧较缓的角锥形状或是山丘形状。然后，在导体层116上形成栅间介电层110。栅间介电层110的材料例如是氧化硅/氮化硅/氧化硅，其形成方法例如是利用化学气相沉积法或是热氧化法依序形成一层氧化硅层、一层氮化硅与一层氧化硅层。当然，栅间介电层110的材料还可以是氧化硅、氮化硅或氧化硅/氮化硅等材料，其形成方法例如是依照其材料以不同的反应气体进行化学气相沉积法。请参照图2D、图3D，在基底100上形成填满开口 122的导体层124。导体层124的材料例如是金属、金属硅化物或掺杂多晶硅等适当的导体材料。导体层124的形成方法例如是依其材料选用物理气相沉积法或化学气相沉积法。于基底100上形成图案化掩模层126。图案化掩模层1 的材料，例如是光致抗蚀剂。图案化掩模层126形成方法例如是于基底100上涂布一层光致抗蚀剂材料后，进行曝光、显影等工艺而形成的。在形成图案化掩模层126时所使用的光掩模例如是用于定义出控制栅极(字线)的光掩模。请参照图2E、图3E，以图案化掩模层126为掩模，移除部分导体层124、栅间介电层110、部分导体层116，而形成控制栅极112与浮置栅极108。浮置栅极108具有凸出部 108a，而控制栅极112从任何方向例如是A-A’或B-B’方向或是A-A’及B-B’间所夹任何角度的方向皆覆盖、环绕浮置栅极108的凸出部108a。之后，在控制栅极112两侧的基底100中形成多数个掺杂区lHa、114b。掺杂区 114a、114b的形成方法例如是以控制栅极112为掩模，进行掺质注入工艺。至于后续完成非易失性存储器的工艺为本领域一般技术人员所周知，在此不再赘述。本发明的非易失性存储器的制造方法，可制作出具有凸出部108a的浮置栅极 108，而控制栅极112从任何方向例如是A-A’或B-B’方向或是A-A’及B-B’间所夹任何角度的方向皆覆盖、环绕浮置栅极108的凸出部108a，亦即，浮置栅极的凸出部108a是被控制栅极112呈三百六十度环绕、覆盖。因此浮置栅极108与控制栅极112之间所夹的面积可以增加，进而提升存储器的栅极耦合率。栅极耦合率(Coupling Ratio)值越高，则存储器在操作时所需的电压越低，元件的效率也会随之提高。另外，覆盖且环绕浮置栅极凸出部 108a的控制栅极112，亦可大幅降低任何方向上例如是X方向、Y方向及XY方向上的相邻浮置栅极间的干扰(Floating gate coupling)。本发明的非易失性存储器的制造方法，形成具有凸出部108a的导体层116时是采用后续形成控制栅极(字线)所使用的光掩模，因此并不需要额外制作其他光掩模，因此可以减少成本。综上所述，本发明的非易失性存储器包括具有凸出部的浮置栅极，而控制栅极从任何方向(例如位线或字线方向或位线及字线间所夹任何角度的方向)皆覆盖、环绕浮置栅极的凸出部，亦即，浮置栅极的凸出部是被控制栅极呈三百六十度环绕、覆盖。因此浮置栅极与控制栅极之间的面积可以增加，进而提升存储器的栅极耦合率，降低存储器在操作时所需的电压，而提升元件的效能。并且覆盖、环绕浮置栅极的控制栅极可大幅降低浮置栅极间的干扰。而且本发明的非易失性存储器的制造方法，不需要花费额外的光掩模费用或是添加新的工艺设备。虽然本发明已以实施例披露如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定为准。
权利要求
1.一种非易失性存储器，包括 隧穿介电层，配置于基底上；浮置栅极，配置于该隧穿介电层上，该浮置栅极具有凸出部； 控制栅极，配置于该浮置栅极上方，并覆盖、环绕该凸出部； 栅间介电层，配置于该浮置栅极与该控制栅极之间；以及第一掺杂区与第二掺杂区，分别配置于该控制栅极两侧的该基底中。
2.如权利要求1所述的非易失性存储器，其中该凸出部呈山丘状或是角锥状。
3.如权利要求1所述的非易失性存储器，其中该栅间介电层的材料包括氧化硅/氮化硅/氧化硅。
4.如权利要求1所述的非易失性存储器，其中该浮置栅极的材料包括掺杂多晶硅。
5.如权利要求1所述的非易失性存储器，其中该控制栅极的材料包括掺杂多晶硅或多晶硅化金属。
6.如权利要求1所述的非易失性存储器，其中该隧穿介电层的材料包括氧化硅。
7.一种非易失性存储器的制造方法，包括 提供基底；于该基底上依序形成隧穿介电层与第一导体层； 于该第一导体层、该隧穿介电层与该基底中形成多个隔离结构； 图案化该第一导体层，以形成多个凸出部；移除部分该多个隔离结构，以使该多个隔离结构的上表面介于该第一导体层的上表面与该基底表面之间；于该基底上形成栅间介电层；于该栅间介电层上形成第二导体层；以及。图案化该第二导体层、该栅间介电层与该第一导体层，使该第二导体形成多个控制栅极，该第一导体层形成多个浮置栅极，其中该多个控制栅极分别覆盖、环绕该多个浮置栅极的该多个凸出部。
8.如权利要求7所述的非易失性存储器的制造方法，其中图案化该第一导体层，以形成该多个凸出部的步骤后，还包括移除部分该第一导体层以使该多个凸出部之间的间距变大。
9.如权利要求8所述的非易失性存储器的制造方法，其中移除部分该第一导体层以使该多个凸出部之间的间距变大的方法包括进行湿式蚀刻步骤或干式蚀刻步骤。
10.如权利要求8所述的非易失性存储器的制造方法，其中移除部分该第一导体层以使该多个凸出部之间的间距变大的方法包括氧化部分该第一导体层，以形成氧化层；以及移除该氧化层。
11.如权利要求7所述的非易失性存储器的制造方法，其中该凸出部呈山丘状或是角锥状。
12.如权利要求7所述的非易失性存储器的制造方法，其中该栅间介电层的材料包括氧化硅/氮化硅/氧化硅。
13.如权利要求7所述的非易失性存储器的制造方法，其中该浮置栅极的材料包括掺杂多晶娃。
14.如权利要求7所述的非易失性存储器的制造方法，其中该控制栅极的材料包括掺杂多晶硅或多晶硅化金属。
15.如权利要求7所述的非易失性存储器的制造方法，其中该隧穿介电层的材料包括氧化硅。
全文摘要
本发明提出一种非易失性存储器及其制造方法。该非易失性存储器具有隧穿介电层、浮置栅极、控制栅极、栅间介电层、第一掺杂区与第二掺杂区。隧穿介电层配置于基底上。浮置栅极配置于隧穿介电层上，且浮置栅极具有凸出部。控制栅极配置于浮置栅极上方，并覆盖、环绕凸出部。其中，浮置栅极的凸出部无论从任何方向(例如位线或字线方向或位线及字线间所夹任何角度的方向)皆被控制栅极完全包覆、环绕在里面。栅间介电层配置于浮置栅极与控制栅极之间。第一掺杂区与第二掺杂区分别配置于控制栅极二侧的基底中。
文档编号H01L27/115GK102544015SQ201110003440
公开日2012年7月4日 申请日期2011年1月10日 优先权日2010年12月22日
发明者李亚叡, 林莹嘉 申请人:力晶科技股份有限公司