Soi横向mosfet器件和集成电路的制作方法

专利名称：Soi横向mosfet器件和集成电路的制作方法
技术领域：
本发明涉及半导体功率器件和集成电路，特别是涉及一种用于功率集成电路或射 频功率集成电路的SOI (Semiconductor On hsulator，绝缘衬底上半导体)横向MOSFET (Metal-Oxide-Semiconductor Field-Effect- ^Transistor，金属-氧化物-半导体场效应 晶体管)器件和具备其的集成电路。
背景技术：
SOI是在顶层半导体(称为有源层)和衬底层(可以为半导体或绝缘介质)之间引 入介质埋层，将半导体器件或电路制作在有源层中。集成电路中高压器件、低压电路之间通 常采用隔离槽30进行隔离，有源层3与衬底层1之间则由介质埋层2进行隔离(如图1所 示)。因此，与体硅技术相比，SOI技术具有寄生效应小、泄漏电流小、集成度高、抗辐射能力 强以及无可控硅自锁效应等优点，在高速、高温、低功耗以及抗辐射等领域得到广泛关注和 应用。SOI功率集成电路技术的关键是实现高耐压、低功耗以及高压单元和低 压单元之间的有效隔离。SOI横向器件，如LDM0SFET (Lateral Double-diffused Metal-Oxide-Semiconductor Field-Effect-iTransistor,横向双扩散金属-氧化物-半导 体场效应晶体管)因其便于集成和相对较低的导通电阻而成为SOI功率集成电路的核心器 件，在等离子显示屏、马达驱动、汽车电子、便携式电源管理产品以及个人电脑等应用中倍 受青睐。同时，较之于VDM0SFET(Vertical Double-diffused Metal-Oxide- Semiconductor Field-Effect-Transistor，垂直双扩散金属-氧化物-半导体场效应晶体管)，横向MOSFET 更高的开关速度，使其在射频领域应用广泛。对于常规LDM0SFET器件而言，漂移区长度随器件击穿电压的升高单调增加，这不 仅使器件(或电路)的芯片面积增加、成本增大、不利于小型化，更为严重的是，器件的导通 电阻随漂移区长度(或器件耐压)的增加而增大(导通电阻与器件耐压的关系式可以表达 为RonocBV 2_3，其中BV为器件耐压，Ron为导通电阻)，导通电阻的增加导致功耗急剧增 加，并且器件开关速度也随之降低。槽栅结构的器件有如下优点首先，可以增加封装密度，从而提高沟道密度和电流 密度；其次，槽栅结构器件的沟道长度不受光刻工艺的限制，沟道可以做得较短，从而降低 导通电阻(以上两点均会增加槽栅结构器件的电流承受能力)；第三，槽栅MOSFET能够避免 JFET (Junction Field-Effect-Transistor，结型场效应晶体管)效应和 snapback (二次击 穿)效应。但是，对于高压器件来说，由于漂移区电阻占器件导通电阻的主要部分，所以槽栅 结构并没有解决硅极限的问题。Y. S. Huang、B. J. Baliga 等人在 1990 年首次提出将 RESURF (reduced surface field，降低表面电场)理论应用到SOI器件上，可使器件在反偏时漂移区全部耗 尽，并把击穿点从表面转移到体内，从而获得较高的击穿电压。他们在25 μ m厚顶层硅和 4ym厚埋氧层时得到击穿电压为600V。这在一定程度上缓解了横向高压器件的硅极限的问题。R. P. Zingg等人将双RESURF (Double RESURF)技术应用于SOI高压器件，如图 2所示，即在漂移区表面插入导电类型相反的降场层来改善表面电场，获得击穿电压和导通 电阻的良好折衷。这种结构相对于单RESURF (single RESURF)，漂移区的优化浓度可以提 高一倍，从而明显地降低了比导通电阻。2001 年，D. R. Disney 等人在文献(A new 800V lateral MOSFET with dual conduction paths
ISPSD, 2001)中提出了在体硅材料上的具有双导电通道的LDMOS (也 可叫做三RESURF (triple RESURF))，这种结构利用埋ρ层的调制作用，使漂移区的最优化 浓度相对于双RESURF LDMOS提高了约50%，从而其比导通电阻相对于双RESURF LDMOS下 降大约33%。将体硅结构的双导电通道结构直接用在SOI上。由于SOI的特殊性，使其优化规 律会有所不同，且在常规平面栅结构中，由于半导体埋层、栅极场板以及PN结(体区和漂移 区的结)的相互作用，使器件的耐压对半导体埋层的位置非常敏感，工艺重复性很差(如图8 所示)。

发明内容
本发明是为了解决上述问题而做出的，其目的在于提供一种SOI横向MOSFET器 件和具备其的集成电路，所述器件能够降低比导通电阻和功耗，能够提高LDM0SFET耐压， 能够降低器件横向尺寸和芯片面积。本发明为了达到上述目的的至少之一，其第一方案是一种SOI横向MOSFET器件， 其自下而上依次层叠有衬底层、介质埋层和有源层，其特征在于，所述有源层包括分别位 于所述有源层的表面并且相互分离的体区和漏区、以及位于所述体区的表面并且从靠近所 述漏区的一侧起按顺序设置的平面栅沟道区、第一源区、体接触区和第二源区；位于所述体 区和所述漏区之间的所述有源层为漂移区，所述漂移区和所述体区的导电类型相反；所述 有源层在其表面以下设置有半导体埋层，所述半导体埋层和所述体区的导电类型相同；所 述器件具有槽栅结构和平面栅结构，所述槽栅结构与所述体区接触，并且从所述有源层的 表面纵向延伸至所述介质埋层，所述平面栅结构形成于所述体区的上方，所述槽栅结构由 槽栅介质及其包围的导电材料构成，所述平面栅结构由平面栅介质及其上面的导电材料构 成。根据本发明的第一方案，所述的槽栅结构和平面栅结构形成双栅结构，因而形成 双导电沟道在所述平面栅结构之下、体区表面形成平面栅沟道区，在与所述槽栅结构接触 的体区或/和半导体埋层界面形成槽栅沟道区，因而降低导通电阻；纵向延伸的槽栅结构 增大了有效导电面积，从而降低导通电阻；所述半导体埋层提高漂移区的优化浓度进而降 低比导通电阻，而且减小了器件击穿电压对半导体埋层位置的敏感性；另外，将所述器件用 于功率集成电路，器件的槽栅结构可用作高压区域与低压区域之间的隔离槽，由此，减少了 工艺步骤和工艺成本，并且槽栅结构减小了 JFET效应。本发明与具有双RESURF结构的SOI LDMOS结构相比，导通电阻下降约40%，且能使耐压上升。另外，本发明的第二方案是在所述第一方案中，所述半导体埋层与所述体区接 触、或所述半导体埋层与所述体区不接触。
另外，本发明的第三方案是在所述第一或第二方案中，所述器件的俯视图为对称 结构，所述漏区位于所述器件的中心，由所述漏区向外依次是所述半导体埋层、所述体区、 所述第一源区、所述体接触区、所述第二源区和所述槽栅结构，所述槽栅结构位于所述器件 的外围。另外，本发明的第四方案是在所述第三方案中，所述器件为轴对称结构，所述漏 区的中心轴线为所述器件的对称轴。另外，本发明的第五方案是在所述第四方案中，所述器件在俯视时，所述漏区为 圆形，所述半导体埋层、所述体区、所述第一源区、所述体接触区、所述第二源区和所述槽栅 结构为圆形环带状。另外，本发明的第六方案是在所述第三方案中，所述器件为面对称结构，平分所 述漏区且不穿过所述槽栅结构的平面为所述器件的对称面。根据本发明的第三至第六方案，所述槽栅结构位于所述器件的外围，将源于器件 中心漏区的高电位终止于槽栅之内，便于利用槽栅结构实现高压器件与槽栅之外的低压控 制电路间的隔离。特别是，根据本发明的第五方案，具有最佳的对称型，且减弱了曲率效应， 因而耐压最高，并节省芯片面积。另外，本发明的第七方案是在所述第一或第二方案中，所述器件用于MOS控制的 半导体器件。例如可为IGBT、LDM0S。另外，本发明的第八方案是在所述第一或第二方案中，所述有源层的材料包括 Si、SiC、SiGe、GaAs 或 GaN0根据本发明的第八方案，构成有源层的这些材料技术成熟，取材方便，可以满足不 同器件或电路性能要求。另外，本发明的第九方案是在所述第一或第二方案中，所述介质埋层的材料为 SiO2，或者为包括SiOF、⑶0或SiCOF的介电系数低于SiA且临界击穿电场高于Si临界击 穿电场的3倍的介质。根据本发明的第九方案，介质埋层采用介电系数较低的介质，可以增强介质埋层 的电场，有利于器件耐压的提高。另外，本发明的第十方案是在所述第一或第二方案中，所述槽栅介质为SiO2，或 者为包括Si3N4、A1203、AlN或HfO2的介电系数高于SW2且临界击穿电场与SW2相当或更 高的介质。根据本发明的第十方案，高介电系数的槽栅介质可以增强栅电压对栅电荷的控制 能力，增大跨导，或者，在相同的栅结构MISmetal-hsulator-kmiconductor，栅电极-栅 介质-栅介质下的半导体形成MIS结构)电容下，可以将槽栅介质做得更厚，减小隧道电流， 避免隧穿效应，增强器件或芯片的稳定性与可靠性。另外，本发明的第十一方案是在所述第一或第二方案中，将本发明的横向双栅器 件用作SOI高压集成电路的高压器件，在高压集成电路中，高压器件与低压控制电路之间 隔离时，直接采用本发明的横向双栅器件的槽栅结构作为隔离高、低压间的隔离槽，或者将 利用与制作槽栅相同的工艺同时形成的槽作为隔离槽。根据本发明的第十一方案，槽栅结构本身就具有完善的隔离作用，由此降低了集 成电路的制造成本和工艺难度。此外，将利用与制作槽栅相同的工艺同时形成的槽作为隔离槽，由此能够不增加其工艺难度地制造SOI高压集成电路。另外，本发明的第十二方案是一种集成电路，其中，作为所述集成电路的有源器 件，包括根据上述各方案所述的器件。另外，本发明的第十三方案是在所述第十二方案中，所述集成电路为功率集成电 路或射频功率集成电路。本发明的有益效果是
(1)由于导电类型相反的半导体埋层引入在有源层中，形成附加的PN结，使得有源层 的优化浓度大大提高，从而降低了导通电阻。(2)由于本发明的结构中具有双栅，形成双导电沟道，在正向导通状态下，流过平 面栅沟道区的电流经过半导体埋层之上的有源层，流经槽栅沟道区的电流经过半导体埋层 之下的有源层，缩短电流流通路径，且延伸的槽栅进一步增大有效导电区域。因而，降低器 件导通电阻和开态功耗；在相同电流下，节省了芯片的面积。本发明结构与具有双RESURF 结构的SOI LDMOS结构相比，导通电阻下降约40%。(3)在阻断状态下，由于半导体埋层对表面电场的调制作用，可以有效地降低表面 体区/有源区形成PN结的表面电场峰值，从而能提高横向击穿电压。因此，对于相同的器 件横向尺寸，能够提高器件耐压；或对于相同的耐压，能够减小漂移区和器件长度，从而能 降低导通电阻和功耗，可以满足降低芯片成本和小型化的要求。(4)由于半导体埋层和体区接触，使耐压对半导体埋层位置的敏感性降低，从而降 低工艺难度，能提高成品率。(5)当本发明的器件用作集成电路中的高压器件时，所述器件处于高压阻断状态 时，纵向延伸至介质埋层的槽栅介质将来自于所述器件中心漏区的高电位终止于槽栅以内 (以N沟道为例)，能避免高电位对槽栅以外低压电路的影响。因此，槽栅同时也作为介质隔 离槽，这不仅节省了介质隔离槽的面积，也简化了功率集成电路工艺，节约了成本。因此，根据本发明，能够提供一种高耐压、低比导通电阻和低功耗、低成本、小型化 以及便于与功率集成电路集成的SOI横向MOSFET器件。本发明的上述和其他目的、特征以及优点，根据与附图关联理解的有关本发明的 如下的详细说明就会变得清楚了。


图1是表示常规SOI高压集成电路的剖面结构的示意图。图2是表示具有双RESURF结构的SOI LDMOS的结构示意图。图3是表示具有埋层的单槽栅SOI高压LDMOS的结构剖视图。图4(a)是表示本发明的P型半导体埋层和体区接触的N沟道双栅SOI横向MOSFET 器件元胞结构的剖视图。图4 (b)是表示本发明的P型半导体埋层和体区不接触的N沟道双栅SOI横向 MOSFET器件元胞结构的剖视图。图5是表示本发明的具有N型半导体埋层的P沟道双栅SOI横向MOSFET器件元 胞结构的剖视图。图6是表示本发明的具有轴对称结构的SOI横向MOSFET器件元胞结构的版图示
7意图。图7是表示本发明的具有面对称结构的SOI横向MOSFET器件元胞结构的版图示 意图。图8是表示3种N沟道SOI LDMOS的击穿电压对半导体P埋层位置依赖关系的示 意图。图9是表示几种结构的N沟道SOI LDMOS正向电流-电压特性曲线的示意图。图10是表示二维电流线分布的比较的示意图。图11是表示本发明用于集成电路中的情况下高压SOI横向MOSFET器件与低压电 路的隔离的示意图。附图标记说明
1、衬底层；2、介质埋层；3、有源层；4、半导体埋层；5、导电材料；6、槽栅介质；7、平面 栅介质；8、槽栅结构；8’、平面栅结构；9、体区；10、体接触区；11a、源区；lib、源区；12、漏 区；13、浅P+区；14、槽栅沟道区；14'、平面栅沟道区；30、隔离槽；S、源电极；D、漏电极；G、 槽栅电极；G'、平面栅电极；G"、栅电极。
具体实施例方式为了使本发明的技术方案更加清楚和明白，以下参照附图并结合具体实施例，对 本发明进行更详细的描述。附图是示意性的，并不一定按比例绘制，贯穿附图相同的附图标 记表示相同的部分。本发明的技术方案是，充分利用槽栅、平面栅以及半导体埋层，即利用双栅结构配 合半导体埋层，对SOI横向MOSFET器件的电气性能进行了综合改进和提高。为了方便描述， 本发明的SOI横向MOSFET器件有时也简称为器件。<实施例1>
图4(a)是表示本发明的P型半导体埋层4和体区9接触的N沟道双栅SOI横向MOSFET 器件元胞结构的剖视图。如图4 (a)所示，在SOI横向MOSFET器件中，自下而上依次层叠 有衬底层1、介质埋层2和有源层3，有源层3具有分别位于有源层3的表面并且相互分离 的体区9和漏区12、以及位于体区9的表面并且从靠近漏区12的一侧起按顺序设置的平 面栅沟道区14'、源区11a、体接触区10和源区11b，位于体区9和漏区12之间的有源层3 为漂移区，其导电类型和体区9的导电类型相反，有源层3在其表面以下设置有半导体埋层 4，半导体埋层4和体区9的导电类型相同。在本发明中，对于半导体埋层4与体区9的上 下相对位置，并不进行特别限定，可以位于体区9的下方，也可以与体区9的范围部分重叠 或包含于体区9的范围之中。在SOI横向MOSFET器件中，设置有槽栅结构8和平面栅结构 8'，槽栅结构8由槽栅介质6及其包围的导电材料5构成，槽栅结构8与体区9接触，并与 半导体埋层4也接触，并且槽栅结构8从有源层3的表面纵向延伸至介质埋层2，平面栅结 构8'形成于体区9的上方，由平面栅介质7及其上面的导电材料构成。当器件导通时，在 平面栅电极G'之下的体区9表面形成平面栅沟道区14'，经过平面栅沟道区14'的电流流 经半导体埋层4之上的有源层3，并且，在槽栅电极G侧面形成槽栅沟道区14，且延伸的槽 栅结构8侧面在有源层3内形成多子积累层，经过槽栅沟道区14的电流流经半导体埋层4 之下的有源层3。和具有埋层的平面栅SOI器件不同的是，本例器件结构具有双栅结构(槽栅结构8和平面栅结构8’)，两个栅结构的栅电极即槽栅电极G和平面栅电极G’电气连接， 且半导体埋层4和体区9接触。与图3所示的结构相比，本例中器件的耐压得到提高，且对 半导体埋层4的位置不敏感。由于采用了双栅结构，所以能增大有效导电区域，缩短电流流 通路径，使导通电阻下降30%以上，降低了器件的静态功耗。此外，图4 (a)也可以构成为 半导体埋层4与体区9接触，但不与槽栅结构8接触。图4 (b)是表示本发明的P型半导体埋层4和体区9不接触的N沟道双栅SOI横 向MOSFET器件元胞结构的剖视图。如图4 (b)所示，其与图4 (a)的不同之处仅在于，半 导体埋层4与体区9和槽栅结构8不接触。由于采用了双栅结构，所以能增大有效导电区 域，缩短电流流通路径，使导通电阻下降30%以上，降低了器件的静态功耗。与图3所示的 结构相比，器件耐压得到提高。此外，图4 (b)也可以构成为半导体埋层4与体区9不接 触，但与槽栅结构8接触。<实施例2>
图5是表示本发明的具有N型半导体埋层4的P沟道双栅SOI横向MOSFET器件元胞 结构的剖视图。如图5所示，其与图4(a)的不同之处仅在于，本例器件的有源层3、半导体 埋层4、源区lla、llb、漏区12、体区9和体接触区10的材料导电类型与N沟道双栅SOI横 向MOSFET器件的相应区域相反，并且，也可获得与实施例1同样的技术效果。也就是说，本 发明具有半导体埋层的双栅MOS控制的横向SOI器件，既可用于制作N沟道器件，也可以制 作P沟道器件。<实施例3>
在本实施例3中，器件的俯视图为对称结构，漏区12位于器件的中心，由漏区12向外 是半导体埋层4、体区9、源区11a、体接触区10、源区lib和槽栅结构8，槽栅结构8位于器 件的外围。下面，根据图6和图7，对本实施例3进行说明。图6是表示本发明的具有轴对称结构的一个SOI横向MOSFET器件元胞版图布局 的示意图，即XZ平面图，其中AA'沿χ方向，垂直于纸面的纵向即为y方向。该图6以圆形 图形为例描述轴对称结构。漏电极D位于器件中心。器件以漏区12的中心轴线即y轴为 对称轴。平面栅电极G’引出，与器件最外围的槽栅结构8中的槽栅电极G电气连接，构成 器件的栅电极G"。槽栅结构8位于器件最外侧以便实现集成电路中高、低压单元的隔离。对于轴对称结构，在版图设计中，漏区12剖面形状可以为圆形或除正三角形之外 的正多边形，与之匹配地，半导体埋层4、源区11a、体接触区10、源区lib和槽栅结构8的剖 面形状则为圆形环带或除正三角形环带之外的正多边形环带。对于俯视图形为圆形的漏区 12，且半导体埋层4、体区9、源区11a、体接触区10、源区lib和槽栅结构8的俯视图形为圆 形环带的器件结构，具有最佳的对称型，且减弱了曲率效应，因而耐压最高，并节省芯片面 积。一般而言，同一器件的漏区12剖面形状与外围如槽栅结构8和半导体埋层4的剖面形 状相匹配，如漏区12为正六边形，半导体埋层4、体区9、源区11a、体接触区10、源区lib和 槽栅结构8也为正六边形环带。图7是表示本发明的具有面对称结构的一个SOI横向MOSFET器件元胞版图布局 的示意图。如图7所示，该图为XZ平面图，其中AA'沿χ方向，BB'沿ζ方向，垂直于纸面 的纵向即为y方向。该器件的对称面为过BB'的yz平面。该图包含半导体埋层4和槽栅 结构8的版图，还具有如下的金属电极的版图槽栅电极G、平面栅电极G’、栅电极G"(槽栅电极G和平面栅电极G’电气连接，由同一电极G"引出连在一起构成G")、源电极S和 漏电极D。在该版图布局上，电学上起作用的源区IlaUlb (图6、图7为俯视图，源区11a、 lib和体接触区10被遮挡，因此未示出，但其与其他部件的相对位置例如可参见图4 (a))、 漏区12、槽栅结构8、半导体埋层4等图形均为条形，图中漏区12位于器件中心，漏电极D 两边结构左右对称，平分漏区12且不穿过槽栅结构8的平面为其对称面，从漏区12向外依 次为半导体埋层4、平面栅电极G’、源电极S、槽栅结构8，槽栅结构8位于器件最外侧以便 将来自漏区12的高电位终止于槽栅结构8以内，从而实现集成电路中高、低压单元的隔离。 平面栅结构8’中由平面栅电极G’引出，槽栅结构8中的导电材料5由槽栅电极G引出，它 们的共同引出端为器件的栅电极G"。图中栅电极G"和源电极S采用了叉指状结构。此 外，也可以是图7所示之外的其他的面对称结构。<其他实施例>
本发明的SOI横向器件可用于MOS控制的横向功率器件，最适合用于集成电路的有源 器件，特别是适合用于功率集成电路或射频功率集成电路。本发明的上述各实施例描述的器件，可以采用Si、SiC、SiGe, GaAs或GaN等作为 有源层3的材料制作器件或集成电路，这些材料技术成熟，取材方便，可以满足不同器件或 电路性能要求。如果有源层3是材料采用Si，则优选导电材料5为多晶硅。槽栅介质6的选择，也可以采用SiO2,或介电系数高于SW2且临界击穿电场与SW2 相当或更高的介质如Si3N4、AlN、Al2O3或HfO2等。槽栅介质6采用较高的介电系数，可以 增强栅电压对栅电荷的控制能力，增大跨导。或者，在相同的栅结构MlSmetal-hsulator-Semiconductor,栅电极-栅介质-栅介质下的半导体形成MIS结构)电容下，可以将槽栅 介质6做得更厚，减小隧道电流，避免隧穿效应，增强器件或芯片的稳定性与可靠性。对于介质埋层2的材料，可以是SiO2,或采用介电系数低于S^2且临界击穿电场 高于Si临界击穿电场的3倍的介质，如Si0F、CD0或SiCOF等。采用介电系数较低的介质， 可以增强介质埋层2的电场，有利于器件耐压的提高。本发明的技术方案对衬底材料几乎没有要求，可以是η型或ρ型半导体材料，甚至 可以是绝缘介质材料，或与介质埋层2为同一种介质材料。<实施例与现有技术的效果评价>
图8是表示3种N沟道SOI LDMOS的击穿电压对半导体P埋层位置依赖关系的示意图。 图中，横坐标D为P埋层距槽栅介质的内边界(以漏区为器件中心)的距离；对比的3种器 件包括具有P埋层的平面栅SOI LDMOS ；具有P埋层的槽栅SOI LDMOS，如图3所示(这2 类SOI LDMOS均为单栅结构);双栅SOI LDMOS为本发明的具有P半导体埋层和双栅结构的 SOI LDM0S，如图4 (a)、图4 (b)所示。从图中可以看出，具有P埋层的平面栅SOI LDMOS 的耐压对半导体埋层位置很敏感，这对产品的可靠性来说是不利的；具有半导体P埋层的 槽栅SOI LDMOS结构解决了耐压对半导体埋层敏感性的问题，半导体埋层的位置在很大范 围内变化，器件的耐压基本没有变化；本发明的具有半导体埋层的双栅SOI LDMOS结构，由 于半导体埋层在工艺上和P-阱连在一起，从图中可以看出，基本解决了耐压对半导体埋层 位置的敏感性的问题。图9是表示几种结构的N沟道SOI LDMOS正向电流-电压特性曲线的示意图。图中，具有P埋层的槽栅SOI LDMOS结构如图3所示；单RESURF平面栅SOI LDMOS是常规的 N沟道平面栅SOI LDMOS ；具有P埋层的双栅SOI LDMOS是本发明的具有P埋层的N沟道双 栅SOI LDM0S，如图4 (a)、图4 (b)所示；双RESURF平面栅SOI LDMOS结构如图2所示。 从图中可以知道在一定的电流密度下，本发明的具有半导体埋层的双栅结构具有最下的正 向压降，具有半导体埋层的单槽栅SOI LDMOS次之。其中，本发明的具有半导体埋层的双栅 结构的导通电阻比双RESURF SOI LDMOS结构降低了 49. 3%，比单RESURF SOI LDMOS结构降 低了 64. 2%，比半导体埋层单槽栅SOI LDMOS (由于半导体埋层常规平面栅SOI LDMOS耐压 特性太差，这里不做比较)下降了 38.2%。本发明的具有半导体埋层的双栅结构的比导通电 阻能有这么大的下降，一是由于P埋层的存在使得漂移区的优化浓度有很大的提高；二是 由于采用了双栅结构，使得电流路径比较短，且拓展了有源层有效导电面积，使电流分布比 较均勻，因而，降低了器件的比导通电阻。图10是表示二维电流线分布的比较的示意图(半个元胞)，2根相邻电流线的电流 强度差为4X KT7A/μ m。其中图10 (a)表示单RESURF平面栅SOI LDMOS，图10 (b)表示 双RESURF平面栅SOI LDMOS,图10 (c)表示具有半导体埋层的单槽栅SOI器件，图10 (d) 表示本发明的具有半导体埋层的双栅SOI器件。由图中可知，具有半导体埋层的双栅SOI器 件的电流分布最为均勻，且在相同正向压降下，电流密度最大；具有半导体埋层单槽栅SOI 器件次之，且都优于其他两种结构。由于电流分布比较均勻，所以正向导通的导通电阻小、 以及可以具有更好的温度特性。综上，本发明一方面使器件耐压得到提高，且解决了耐压对 半导体埋层位置的敏感性问题；另一方面，由于采用的双栅结构以及引入半导体埋层，所以 使得器件具有更低的比导通电阻；再者，高压截止状态时，纵向延伸至介质埋层上表面的槽 栅介质将来自于器件中心的漏区的高电位终止于槽栅以内，能够避免高电位对槽栅以外的 低压电路的影响。因此，槽栅同时也作为介质隔离槽，这不仅节省了介质隔离槽的面积，而 且不需要像常规SOI高压集成电路那样，采用专门工艺流程制作介质隔离槽，简化了功率 集成电路工艺，节约了成本。<变形例>
图11是表示本发明用于集成电路中的情况下高压器件与低压电路的隔离的示意图。 从该图11可以看出，采用本发明，高压器件与低压电路之间不需要形成专门的隔离槽(比 如图1中的隔离槽30)，本发明的槽栅结构8，加之，围绕槽栅外边界制作浅P+区13，且浅P+ 区13接地，可以有效地避免栅极的开关瞬态对低压电路区域的影响，从而具有完善的隔离 功能，由此降低了集成电路的制造成本和工艺难度。以上通过示例性实施例描述了本发明，然而，这并不意图限制本发明的保护范围。 本领域技术人员可以想到的上述实施例的任何修改或变型都落入由所附权利要求限定的 本发明的范围内。例如，还可以对各实施例或实施例中的要素进行任意组合使用。
权利要求
1.一种SOI横向MOSFET器件，其自下而上依次层叠有衬底层、介质埋层和有源层，其 特征在于，所述有源层包括分别位于所述有源层的表面并且相互分离的体区和漏区，以及位于所述体区的表面并且从靠近所述漏区的一侧起按顺序设置的平面栅沟道区、第一 源区、体接触区和第二源区；位于所述体区和所述漏区之间的所述有源层为漂移区，所述漂移区和所述体区的导电 类型相反；所述有源层在其表面以下设置有半导体埋层，所述半导体埋层和所述体区的导电类型 相同；所述器件具有槽栅结构和平面栅结构，所述槽栅结构与所述体区接触，并且从所述有 源层的表面纵向延伸至所述介质埋层，所述平面栅结构形成于所述体区的上方，所述槽栅 结构由槽栅介质及其包围的导电材料构成，所述平面栅结构由平面栅介质及其上面的导电 材料构成。
2.根据权利要求1所述的器件，其特征在于，所述半导体埋层与所述体区接触、或所 述半导体埋层与所述体区不接触。
3.根据权利要求1或2所述的器件，其特征在于，所述器件的俯视图为对称结构，所述 漏区位于所述器件的中心，由所述漏区向外依次是所述半导体埋层、所述体区、所述第一源 区、所述体接触区、所述第二源区和所述槽栅结构，所述槽栅结构位于所述器件的外围。
4.根据权利要求3所述的器件，其特征在于，所述器件为轴对称结构，所述漏区的中 心轴线为所述器件的对称轴。
5.根据权利要求4所述的器件，其特征在于，所述器件在俯视时，所述漏区为圆形，所 述半导体埋层、所述体区、所述第一源区、所述体接触区、所述第二源区和所述槽栅结构为 圆形环带状。
6.根据权利要求3所述的器件，其特征在于，所述器件为面对称结构，平分所述漏区 且不穿过所述槽栅结构的平面为所述器件的对称面。
7.根据权利要求1或2所述的器件，其特征在于，所述器件用于MOS控制的半导体器件。
8.根据权利要求1或2所述的器件，其特征在于，所述有源层的材料包括Si、SiC、 SiGe、GaAs 或GaN。
9.根据权利要求1或2所述的器件，其特征在于，所述介质埋层的材料为SiO2,或者为 包括SiOF、⑶0或SiCOF的介电系数低于SW2且临界击穿电场高于Si临界击穿电场的3倍 的介质。
10.根据权利要求1或2所述的器件，其特征在于，所述槽栅介质为SiO2，或者为包括 Si3N4、Al203、AlN或HfO2的介电系数高于SiO2且临界击穿电场与SiO2相当或更高的介质。
11.根据权利要求1或2所述的器件，其特征在于，在所述器件用作高压器件并与低压 电路隔离时，直接将槽栅结构作为隔离高压区域与低压区域间的隔离槽，或者将利用与制 作槽栅结构相同的工艺同时形成的槽作为所述隔离槽。
12.—种集成电路，其特征在于，作为所述集成电路的有源器件，包括根据权利要求1至11的任一项所述的器件。
13.根据权利要求12所述的集成电路，其特征在于，所述集成电路为功率集成电路或 射频功率集成电路。
全文摘要
本发明提供一种SOI横向MOSFET器件和集成电路，所述器件中，有源层(3)包括分别位于有源层(3)的表面并且相互分离的体区(9)和漏区(12)、以及位于体区(9)的表面并且从靠近漏区(12)的一侧起按顺序设置的平面栅沟道区(14')、源区(11a)、体接触区(10)和源区(11b)；位于体区(9)和漏区(12)之间的有源层(3)为漂移区，漂移区和体区(9)的导电类型相反；有源层(3)在其表面以下设置有半导体埋层(4)，半导体埋层(4)和体区(9)的导电类型相同；所述器件具有槽栅结构(8)和平面栅结构(8')，槽栅结构(8)与体区(9)接触，并且从有源层(3)的表面纵向延伸至介质埋层(2)，平面栅结构(8')形成于体区(9)的上方。本发明的器件耐压高、比导通电阻低、功耗低、成本低、易小型化而且便于集成。
文档编号H01L29/423GK102148251SQ20111000358
公开日2011年8月10日 申请日期2011年1月10日 优先权日2011年1月10日
发明者姚国亮, 张波, 李肇基, 王元刚, 罗小蓉, 雷天飞 申请人:电子科技大学