形成em保护的半导体管芯的方法

专利名称：形成em保护的半导体管芯的方法
技术领域：
本发明通常涉及电子设备，以及更具体地，涉及形成半导体的方法。
背景技术：
过去，半导体工业使用各种方法和结构以形成对于电磁(EM)干扰或者EMI具有某 种程度的保护的半导体器件。通常，半导体管芯被包封在封装中以形成半导体器件，这减小 了半导体器件对高频信号的敏感度。所述封装通常在封装材料中包括金属或者包括附着于 所述封装材料的金属，以便为半导体管芯提供电磁(EM)屏蔽。封装材料中的金属形成了屏 蔽封装。通常，屏蔽封装被制造至几乎完成的阶段，随后，半导体管芯被组装到该屏蔽封装 中。屏蔽封装的制造增加了封装成本并且增加了所得到的完成的半导体器件的成本。因此，期望具有一种从半导体晶片形成管芯的方法，其降低了组装EM保护封装器 件的成本，形成了 EM保护更好的半导体管芯并且具有对于EM保护半导体管芯的低成本。


图1示出了根据本发明的多个EM保护半导体管芯的一部分的实施例的放大剖视 图；图2示出了根据本发明的包括图1的多个半导体管芯的半导体晶片的实施例的缩 小的平面图；图3示出了根据本发明的形成图1的半导体管芯的工艺的实例的某一阶段处的图 1的半导体晶片一部分的实施例的实例的放大剖视图；图4示出了根据本发明的从图1形成半导体管芯的实例方法的随后的阶段；图5-9示出了根据本发明形成图1的半导体管芯的实例方法的随后的阶段；图10示出了根据本发明形成图1的管芯的示例方法的另一随后的阶段；图11示出了根据本发明形成半导体管芯的另一方法的实例的实施例的放大剖视 图；图12-13示出了切单半导体管芯和形成带角度或倾斜的侧壁的方法的可选的示 例实施例的阶段；图14示出了根据本发明使用图1和图11的半导体管芯的装配方法的示例实施例 的某一阶段；图15示出了根据本发明的半导体管芯的实施例的一个实例的一部分的放大平面 图；图16示出了根据本发明的图15的半导体管芯的放大剖视图；以及图17-图19示出了根据本发明形成图15和图16的半导体管芯的方法的实施例 的各阶段的实例。为了说明的清晰和简要，附图中的要素不一定地是按比例绘制的，以及不同的附 图中的相同的参考数字表示相同的要素。此外，为了说明书的简要，省略了公知的步骤和元
4件的说明和细节。为了附图的清晰，器件结构的掺杂区域被示出为具有大体上直线的边缘 和带有精确角度的角。然而，本领域技术人员理解，由于掺杂剂的扩散和激活，掺杂区域的 边缘通常可能不是直线形的并且角可能不是精确的角度。本领域技术人员将理解，词语“大约”或“基本上”的使用意味着元件的值具有期 望非常接近于所陈述的值或位置的参数。然而，如在现有技术中已知的，总是存在微小的差 异，这阻碍了所述值或者位置精确地变为如所陈述的值或者位置。在现有技术中已经承认， 高达至少百分之十(10% )(和对于半导体掺杂浓度的高达百分之二十(20% ))的变化是 对于精确地描述的理想目标的合理的变化。
具体实施例方式如以下将进一步看到的，本说明书包括形成半导体管芯的方法，其包括在半导体 管芯的侧壁上形成导体作为EM屏蔽。形成EM保护半导体管芯的方法的一个示例实施例包括提供半导体晶片，所述半 导体晶片具有半导体衬底和多个半导体管芯，所述多个半导体管芯形成在所述半导体衬底 上并且通过半导体衬底的将要形成切单线的部分彼此分离；从所述半导体衬底的第一表面 蚀刻穿过部分半导体衬底的切单线开口，由此形成所述多个半导体管芯之间的间隔，所述 切单线在所述多个半导体管芯中的一个半导体管芯上形成倾斜的侧壁，其中所述半导体管 芯的顶表面的宽度大于所述半导体管芯的底表面的宽度；以及在所述半导体管芯的所述倾 斜侧壁上形成导体。所述方法还可以包括将所述半导体管芯连附到第一共用载体，倒置所述半导体管 芯由此使得所述第一共用载体提供对于所述半导体管芯的支撑，以及在所述半导体管芯的 底表面上和所述倾斜侧壁上形成所述导体。所述方法还可以包括将所述半导体管芯连附到第二共用载体，所述半导体管芯的 底表面邻近于所述第二共用载体，在倒置所述半导体管芯的步骤之前将所述第一共用载体 施加于所述半导体管芯的顶部侧，由此使得所述第一共用载体提供对于所述半导体管芯的 支撑。如以下将进一步看到的，形成半导体管芯的方法的另一个实施例可以包括提供 半导体晶片，所述半导体晶片具有半导体衬底和多个半导体管芯，所述多个半导体管芯形 成在所述半导体衬底上并且通过半导体衬底的将要形成切单线的部分彼此分离；使所述多 个半导体管芯中的第一半导体管芯与所述多个半导体管芯中的其他半导体管芯分离，其中 所述分离步骤还在至少所述第一半导体管芯上形成侧壁，其中至少其中一个侧壁是倾斜的 侧壁由此使得所述第一半导体管芯的顶表面的宽度大于所述第一半导体管芯的底表面的 宽度；以及在所述第一半导体管芯的所述倾斜侧壁上形成导体。所述方法还可以包括在所述第一半导体管芯的底表面上形成所述导体，以及将所 述导体形成到所述倾斜侧壁上。此外，所述方法可以包括利用一系列各向同性蚀刻，其中每次各向同性蚀刻使所 述切单线开口延伸进入所述半导体衬底，同时还连续地增加所述切单线开口的宽度。此外，半导体管芯的一个示例实施例可以包括半导体管芯，其具有顶表面、底表 面和从所述顶表面延伸到所述底表面的外侧壁，其中至少其中一个所述外侧壁是倾斜侧壁，由此使得所述顶表面的宽度大于所述底表面的宽度；以及位于所述半导体管芯的所述 倾斜侧壁上的导体。EM保护半导体管芯的示例实施例还可以包括位于半导体管芯的底表面上的导体。图1示出了多个半导体管芯12、13和14的示例实施例的放大截面部分，半导体管 芯12、13和14被示出为倒转或者翻转在衬底18的在其上形成管芯12-14的顶表面11的 位置上，面向下。如以下将进一步看到的，管芯12、13和14包括导体40，所述导体40形成 在相应的管芯12、13和14的底部和侧壁35-37上。在优选实施例中，导体40是包括Au或 者多层金属的金属，所述多层金属例如是Ti/NiV/Au或者Ti/Ni/Au或者TiW/Au或者其他 公知的多层金属。图2示出了半导体晶片10的实例的缩小平面图，在所述半导体晶片10上可以形 成包括管芯12-14的多个半导体管芯。管芯12-14通过晶片10中的将形成切单区域或者切 单线(例如切单线15和16)的间隔或者部分在晶片10上彼此分离。如在现有技术中已知 的，晶片10上的全部多个半导体管芯通常在各个方向由将要形成切单区域或者切单线(例 如线15和16)的区域彼此分离。图3示出了形成半导体管芯12-14的方法的示例实施例的一个阶段。如以下将进 一步看到的，用于切单管芯12-14的切单方法为管芯12-14形成了带角度的侧壁，由此使得 一个管芯(例如管芯13)的横向宽度在管芯顶表面处(例如在顶表面11处)比管芯的底 表面(例如衬底18的底表面17)处的横向宽度更大。如图3所示的视图是图2的晶片10沿着剖面线3-3的放大的截面部分。为了附 图和说明书的清晰，该剖面线3-3被示出为仅剖面管芯13和管芯12和14的一部分。管芯 12-14可以是任何类型的半导体管芯，包括二极管、纵向晶体管、横向晶体管或者包括各种 类型的半导体器件的集成电路。管芯12-14通常包括半导体衬底18，其可以具有形成在衬 底18内的掺杂区域以便形成半导体管芯的有源部分和无源部分。如图3所示的截面部分 沿着管芯12-14中的每一个的接触焊盘24。接触焊盘M通常是形成在半导体管芯上的金 属，用于提供半导体管芯与半导体管芯之外的元件之间的电接触。例如，接触焊盘M可以 被形成为接纳随后可以连接到焊盘M的接合线，或者可以被形成为接纳可以随后连接到 焊盘M的焊球或者其他类型的互连结构。衬底18包括体衬底19，其具有形成在体衬底19 表面上的外延层20。可以掺杂外延层20的一部分以形成掺杂区域21，该掺杂区域21用于 形成半导体管芯12、13或14的有源部分和无源部分。在一些实施例中可以省略层20和/ 或区域21或者其可以位于管芯12-14的其他区域中。通常，电介质23形成在衬底18的顶 表面11上，以便将焊盘M与单个半导体管芯的其他部分隔离并且将每个焊盘M与相邻的 半导体管芯隔离。电介质23通常是形成在衬底18的表面上的二氧化硅薄层，但是在其他 实施例中可以是其他电介质。接触焊盘M通常是金属，接触焊盘M的一部分电气地接触 衬底18以及另一部分形成在电介质23的一部分上。在形成了包括晶体管或者其他电路的 任何内部有源或无源区域的管芯12-14之后，以及在形成了金属接触和任何相关的层间电 介质(未示出)之后，在所述全部多个半导体管芯上形成电介质26。电介质沈通常用作对 于晶片10和对于每个个体半导体管芯12-14的钝化层。例如，通过覆盖电介质沉积，电介 质沈通常被形成在晶片10的整个表面上。电介质沈的厚度通常大于电介质23的厚度。在切单管芯12-14的方法的一个示例实施例中，在不蚀刻例如部分电介质沈的下
6层的情况下，形成切单掩模以促进形成穿过衬底18的开口。在优选实施例中，切单掩模由 氮化铝(AlN)形成。在该优选实施例中，ALN层91被至少形成在电介质沈上。层91通常 被应用为覆盖全部晶片10。图4示出从晶片10切单管芯12-14的方法的示例实施例的随后阶段的图3中晶 片10的截面部分。在切单管芯12-14的方法的一个示例实施例中，在不蚀刻例如部分电介质沈的下 层的情况下，形成切单掩模以促进形成穿过衬底18的开口。在优选实施例中，切单掩模由 氮化铝(AlN)形成。在该优选实施例中，ALN层91被至少形成在电介质沈上。层91通常 被应用为覆盖全部晶片10。在形成ALN层91之后，掩模32可以被施加到衬底18的表面并 且被图案化以形成开口，所述开口暴露位于每个焊盘M之上以及也位于部分晶片10之上 的部分电介质26，在该位置处，将形成切单线，例如切单线15和16。为了形成掩模32，光掩模材料被施加到晶片10并随后暴露于例如紫外光的光，从 而改变掩模材料的暴露部分的化学成分，以便形成具有如下开口的掩模32，所述开口位于 将形成切单线以及将形成焊盘M的位置处。显影液随后被用于去除掩模材料的未曝光部 分，由此留下开口 28和四的掩模32，开口 28和四位于将形成相应的切单线15和16的位 置之上。已经发现，利用基于氢氧化铵的显影液还使得所述显影液去除位于掩模材料的未 暴露部分之下的部分ALN层91。层91的被去除部分被示出为虚线92，层91的剩余部分被 表示为A1N93。如以下将进一步看到的，AlN 93用作切单掩模。随后，通过AlN 93和掩模32中的开口蚀刻电介质沈和23，以暴露焊盘M和衬底 18的位于之下的表面。通过AlN 93和电介质沈和23在将形成例如线15和16的切单线 的区域中形成的开口被用作切单开口观和四。通过位于焊盘M之上的电介质沈形成的 开口用作接触开口。优选地，利用选择性地蚀刻电介质比蚀刻金属更快的各向异性工艺执行蚀刻工 艺。蚀刻工艺通常蚀刻电介质比蚀刻金属快至少十(10)倍。用于衬底18的材料优选是硅， 以及用于电介质26的材料优选是二氧化硅或者氮化硅。电介质沈的材料还可以是在不蚀 刻焊盘M的材料的情况下被蚀刻的其他电介质材料，例如聚酰亚胺。焊盘M的金属用作 蚀刻阻挡，其阻止蚀刻去除焊盘M的暴露部分。在优选实施例中，使用了基于氟的各向异 性反应性离子蚀刻工艺。掩模32在该蚀刻操作期间保护AlN 93。在形成穿过电介质沈和23的开口之后，通常如虚线所示地去除掩模32。在一些 实施例中，可以替代地使用掩模32或者与掩模32 —起使用。衬底18通常被减薄以从衬底 18的底表面17去除材料并且如虚线86所示减小衬底18的厚度。通常，衬底18被减薄至 不大于约二十五至两百(25至200)微米的厚度，并且优选地在约五十至两百(50-200)微 米之间。上述减薄方法对于本领域技术人员是公知的。此后，晶片10通常连附到共用载体 衬底或者共用载体(例如传输带或者载体带30)，其有助于支撑晶片10用于切单方法的后 面步骤。图5示出了从晶片10切单半导体管芯12-14的可选方法的示例实施例的后续阶 段的晶片10。AlN 93被用作掩模以通过切单开口观和四蚀刻衬底18。在暴露衬底18的 表面之后，利用各向同性蚀刻工艺蚀刻衬底18和任何暴露的焊盘M，所述各向同性蚀刻工 艺以比蚀刻电介质或者金属高得多的速率选择性地蚀刻硅，通常快至少五十(50)倍并且优选地至少快一百(100)倍。通常，具有氟化学性质的下游蚀刻器被用于所述蚀刻。例如， 可以在利用完全各向同性蚀刻的Alcatel深反应性离子蚀刻系统中蚀刻晶片10。执行该蚀 刻工艺以将开口观和四延伸到衬底18中的一深度，其横向地延伸所述开口的宽度，同时 还延伸所述深度以在衬底18中形成开口 100。由于该工艺被用于形成用于管芯12-14的带 角度的侧壁，因此，随着开口的深度延伸到衬底18中，将使用多个各向同性蚀刻连续地增 加开口观和四的宽度。在开口 100的宽度大于电介质23和沈的开口观和四的宽度之 后，终止所述各向同性蚀刻。此后，基于碳的聚合物101被施加到衬底18的在开口 100内暴露的部分。图6示出了图5说明所解释的阶段之后的阶段。各向异性蚀刻被用于去除聚合物 101的位于开口 100底部上的部分，然而保留聚合物101的位于开口 100侧壁上的部分。图7示出了图6说明所解释的阶段之后的阶段。利用与图5说明中描述的各向同 性蚀刻工艺类似的各向同性蚀刻来蚀刻衬底18位于开口 100内的暴露表面和任何暴露的 焊盘24。该各向同性蚀刻再次横向地延伸切单开口观和四的宽度，同时还延伸深度以在 衬底18中形成开口 104。通常在开口 104的宽度大于开口 100的宽度以使得开口的宽度随 着深度的增加而更宽之后，终止各向同性蚀刻。聚合物101留在开口 100侧壁上的部分保 护开口 100的侧壁以防止开口 104的蚀刻影响开口 100的宽度。此后，类似于聚合物101的基于碳的聚合物105被施加到在开口 104内暴露的部 分衬底18。在形成聚合物105期间，操作通常再次在开口 100的侧壁上形成聚合物101。图8示出了图7说明所解释的阶段的后续阶段。各向异性蚀刻被用于去除聚合物 105的位于开口 104底部上的部分，然而保留聚合物105的位于开口 104侧壁上的部分。该 工艺步骤类似于图6说明中所解释的步骤。图9示出了可以重复上述工序直至切单线15和16的开口被形成为延伸完全穿过 衬底18。各向异性蚀刻以形成开口(例如开口 108和112)、在开口的侧壁上形成聚合物 (例如聚合物109)以及从开口底部去除所述聚合物而在侧壁上保留聚合物(例如聚合物 109)的一部分，这些工序可以被重复直至开口观和四贯穿衬底18以形成完全穿过衬底 18的切单线15和16。在最后的各向同性蚀刻之后，例如形成开口 112的蚀刻，通常不沉积聚合物，这是 因为通常在随后的操作期间将不需要聚合物来保护衬底18。尽管在各个开口 100、104和 108的侧壁上示出了聚合物101、105和109，在完成所有操作之后，本领域技术人员将理解， 例如形成开口 112的蚀刻的最后的各向同性蚀刻步骤可以被用于从相应的开口的侧壁大 体上去除这些聚合物。由此，仅仅为了说明的清晰而示出了这些聚合物。从图9可以看出，管芯13的侧壁36和各个管芯12和14的侧壁35和37从顶表面 11向底部向内地倾斜，由此使得在每个管芯底部处的管芯宽度小于在管芯顶部处的管芯宽 度。因此，衬底18顶部的管芯外缘延伸超过衬底18顶部的管芯外缘距离116，因此，管芯13 的顶表面伸出底表面17距离116。在一个实施例中，认为距离116应当为管芯12、14和16 的厚度的大约百分之五至百分之十(5-10%)。在一个示例实施例中，距离116大约为一至 二十(1-20)微米，因此在衬底18底部处管芯12的底部的宽度可以为小于表面11处管芯 12的顶部宽度大约二至四十O-40)微米。在另一实施例中，认为侧壁应该在侧壁和垂直 线之间形成大约十五至四十度(15° -40° )的角度，所述垂直线例如是垂直于衬底18的顶表面的线。因此，每个蚀刻延伸开口四的宽度的量应当足以形成角度34。通常，切单线 15-16的顶部比切单线的底部大约窄五至二十(5-20)微米。本领域技术人员将理解，多个 各向异性蚀刻操作形成每个管芯12-14的粗糙的侧壁，由此使得侧壁具有沿着侧壁的锯齿 状边缘。然而，为了说明的清晰，在图5-9的说明中，锯齿状边缘的程度被夸大了。这些侧 壁随后被显示为和被认为是基本上平滑的侧壁。ALN 93保护电介质沈免受在图5-9的说明所解释的步骤期间执行的蚀刻的影响。 AlN 93可以具有约五十至三百(50-300)埃的厚度并且仍然保护电介质沈。优选地，AlN 93的厚度可以大约为二百(200)埃。由于AlN 93是电介质，其在完成切单之后可以留在管 芯12-14上。在其他实施例中，在例如通过利用显影液蚀刻穿过衬底18之后可以去除AlN 93;然而，这需要额外的工艺步骤。利用光掩模显影剂去除层91的暴露部分可以节省工艺 步骤，由此降低生产成本。利用AlN 93作为掩模保护电介质沈免受蚀刻操作的影响。在其他实施例中，代替ALN，可以由其他材料形成切单掩模。用于切单掩模的那些 其他材料是基本上不会被用于蚀刻衬底18的硅的工艺所蚀刻的材料。由于用于蚀刻衬底 18的蚀刻方法是蚀刻硅比蚀刻金属快的蚀刻，因此金属化合物可以用作形成切单掩模的材 料。上述金属化合物的实例包括A1N、氮化钛、氧化钛、氧氮化钛及其他金属化合物。在利用 除了 AlN之外的金属化合物的实例中，可以类似地将金属化合物层施加至层91。随后，掩模 32可以被用于图案化金属化合物层以形成金属化合物中的开口。此后，可以去除掩模32， 并且金属化合物的剩余部分可以在蚀刻衬底18期间保护例如电介质沈的下层。在切单之 后这些金属化合物可以留在管芯上，或者可以在完成切单之前被去除，例如在从带30分离 管芯之前。此外，由于金属-硅化合物中的金属防止所述蚀刻进行到金属-硅材料中，因此 硅-金属化合物也可以被用于形成切单掩模。硅-金属化合物的一些实例包括金属硅化物， 例如硅化钛和硅化铝。对于硅-金属化合物的实施例，可以与金属化合物的实例相类似地 形成和图案化硅-金属化合物层。然而，金属-硅化合物通常是导体，因此其通常将被从管 芯移除，例如在完成管芯形成带30的切单之前去除该金属-硅化合物。此外，聚合物可以用于切单掩模。适当的聚合物的一个实例是聚酰亚胺。也可以 使用其他公知的聚合物。可以与金属化合物相类似地图案化聚合物，并随后可以被去除或 者保留在管芯上。本领域技术人员将理解，在切单管芯12-14的方法的另一可选实施例中，可以省 略切单掩模层。在这种情况下，各向同性和各向异性蚀刻方法使用蚀刻硅比蚀刻电介质或 者金属更快的蚀刻，因此，电介质26提供了对于各个管芯12-14的下层部分的保护。参见 2009年2月12日公开的美国专利公开No. 2009/0042366，发明人为Gordon Μ. Grivna0图10示出了从晶片10切单管芯12-14的方法的示例实施例的随后阶段的图9中 晶片10的截面部分。在切单线15和16被形成穿过衬底18之后，管芯12-14被倒置以便 允许形成导体40。一种倒置管芯12-14的方法是应用第二共用载体衬底或者共用载体(例 如传输带或者载体带38)至管芯12-14的与带30相反的一侧。由管芯、管芯底部上的带30 和管芯顶部上的带38构成的结构可以被倒置，由此使得管芯12-14的顶表面11面向下。此 后，在带30连附到管芯12-14的位置处，可以如虚线所示地去除载体带30。带38在倒置管 芯的步骤期间以及在去除带30之后帮助支撑管芯12-14。在优选实施例中，带30是紫外线(UV)释放型的带，其在将带30暴露于UV光时使得带30释放管芯12-14。在其他实施例 中，带30可以具有其他释放机制以代替UV光释放机制。再次参考图1，在去除带30之后，导体40可以形成在管芯12-14的底表面上以及 各个管芯12-14的侧壁35-37上。由于管芯12-14连附到带38，通常使用低温工艺来形成 导体40。例如，可以利用化学气相淀积(CVD)或者低温溅射或者蒸发法来施加金属。用于 导体40的材料通常是可以适用低温的材料，如同下述约三百摄氏度(300°C )，其被用于防 止影响半导体管芯的掺杂分布或者电荷浓度。优选地，以小于大约七十五至一百三十摄氏 度(75-130°C )的温度施加导体40。例如，可以使用金属(例如Au或者⑶或者Al⑶)或者 多层金属结构(例如Ti/NiV/Au或者Ti/Ni/Au或TiW/Au)或者其他公知的多层金属结构。 在优选实施例中，利用不大于约一百二十五至一百五十摄氏度(125° -150°C )温度的低温 等离子体气相淀积(PVD)工艺施加Ti/Ni/Au的三层金属结构。由于切单线15和16形成 管芯12-14的带角度的侧壁，因此切单线15-16在线15-16的底部处具有更宽的开口。在 如图10所示的倒置状态中，更宽的开口位于顶部，并且促进导体40的材料深入切单线形成 的开口中。由于倾斜的侧壁，随着延伸进入切单线15和16的开口，管芯12-14的带角度或 者倾斜的侧壁被暴露于导电材料。因此，导体40的材料能够附着于侧壁35-37和附着于管 芯12-14的底部。通常，切单线15-16的顶部比切单线的底部窄大约五至二十(5-20)微米。 角度；34被形成为提供侧壁的足够的暴露以在侧壁上形成导体40，例如侧壁36。因此，角度 34取决于用于形成导体的装置类型。如以上所述的，认为通常十五至四十度(15° -40° ) 的角度是足够的。在优选实施例中，角度34大约为三十度(30° )。在一些实施例中，聚合物101和105将导体40与掺杂区域21和外延层20电气地 绝缘，以及聚合物105、108可以将衬底18的侧壁与导体40电气地绝缘。在其他实施例中， 可以在形成导体40之前去除所有或者部分聚合物，以及可以使用其他方法将导体40与掺 杂区域21和外延层20绝缘。例如，可以在形成电介质23之前从邻近于开口观和四的区 域去除区域21和层20，或者在将要形成开口观和四的位置附近形成穿过区域21和层20 的隔离沟槽，由此使得区域21和层20邻接导体40的部分通过所述沟槽与区域21和层20 的其他部分隔离。在其他实施例中，可以省略区域21和层20，以及可以不需要绝缘。如果期望的话，导体40可以电气地耦合到例如管芯13的管芯顶部侧的连接。例 如，导体40可以沿着至少其中一个侧壁延伸并且耦合到管芯13顶表面上的接触焊盘，例如 焊盘24。例如，导体40可以沿着侧壁35延伸并且延伸到衬底18的表面上，并且延伸跨过 通常位于电介质26下的管芯13的顶表面，延伸至接触焊盘24。接触焊盘可以是意图连接 到公共基准电压(例如地参考电位)、其他电位或者信号连接的接触焊盘。可选地，导体40 可以连附到形成在管芯13上的MOS晶体管的漏极接触焊盘，以便形成漏极的背侧接触。在现有的切单管芯的方法，切单线具有基本上垂直的侧壁。本领域技术人员将理 解，在上述基本上垂直的侧壁上形成导体是非常困难的。因此，对于管芯12-14形成带角度 的侧壁的方法有助于在管芯12-14的侧壁和底部上形成导体40。由于导体40是导体材料，因此导体40为管芯12-14提供了对于EMI的保护。在 切单工艺期间形成倾斜的侧壁有助于在管芯12-14上形成导体40，而不必从一个管芯横向 地或者垂直地移动另一个管芯以将管芯彼此分隔，由此，最小化了组装步骤并且降低了 EM 保护半导体管芯的成本。在不必在封装管芯12-14的封装中形成专用导体的情况下，导体
1040提供了 EM保护，由此降低了封装成本。为了形成到管芯12-14的外部连接和/或将管芯12-14装配到半导体封装中，类 似于带30的另一载体带可以再次被应用于管芯12-14的背面。此后，通常去除带38，例如 通过将带38暴露于UV光。此后，可以通过标准的拾取放置设备从载体带移除管芯12-14。图11示出了图1-10说明所阐释的切单半导体管芯12-14和形成带角度或倾斜的 侧壁的另一可选方法的示例实施例的阶段。图11的说明始于图4说明所阐释的管芯12-14 和晶片10。此后，各向异性蚀刻可以被用于形成从衬底18的顶表面到衬底18中第一距离120 的开口观和四。由于使用各向异性蚀刻，该侧壁的第一距离具有基本上直的侧壁。随后， 图5-10的说明所阐释的切单方法可以被用于完成切单。第一距离的深度取决于管芯的厚 度，但是通常为管芯厚度的至少百分之五十(50%)。此后，各向异性蚀刻的多个工序用于 形成开口(例如开口 108和112)、在开口的侧壁上形成聚合物、以及从开口底部去除所述聚 合物而在侧壁上保留部分聚合物(例如聚合物109和113)，上述工序可以被重复直至开口 28和四贯穿衬底18以形成完全穿过衬底18的切单线15和16。图12-13示出了切单半导体管芯12-14和形成带角度或倾斜的侧壁的方法的可选 的示例实施例的阶段。图12示出了在可选实施例的该实例说明中，开口 15和16被形成进 入衬底18中一定距离，但不贯穿衬底18至底表面17。例如，可以形成开口 100、105和108 以将开口观和四形成为进入衬底18 —定距离。该距离通常被选择为当减小晶片18的厚 度时使得开口 15和16被暴露的距离。例如，所述距离可以为穿过衬底18的距离的大约三 分之一至三分之二。带载体95连附到晶片10的顶部，由此使得衬底10的顶表面面对载体 95。参考图13，晶片10被倒置，并且减小衬底18和晶片10的厚度直至开口 15和16 贯穿，由此形成穿过衬底18的开口 15和16。虚线示出了衬底18的被去除部分。可以通 过各种公知的方式减小衬底18的厚度，包括在现有技术中被称为背面研磨、化学机械抛光 (CMP)等等的方法。图14示出了在拾取放置操作期间具有向内倾斜的侧壁的管芯12-16。在装配操 作的拾取放置部分期间，带角度的侧壁也有助于最小化对管芯12-14的损伤。如图所示，管 芯12-14的倾斜侧壁允许拾取放置柱塞44将其中一个管芯(例如管芯13)向上移动，而不 是使得管芯碰撞其他管芯。这有助于减小在拾取放置操作期间管芯12-14的破裂及其他损 伤。图15示出了半导体管芯130的一个示例实施例的一部分的放大平面图。在一些 实施例中，管芯130形成在晶片10上并且可以类似于管芯13。管芯130可以包括管芯130 上侧的导体133，该导体133构成对于管芯130底表面的电连接。导体133还可以电连接到 形成在衬底18表面上的电气元件部分，例如电连接到晶体管或者无源的电气元件(例如电 阻器)等。导体133还可以连接到引导导体134，其可以将导体133引导到管芯130的其 他电气元件。由于导体134是可选的，因此以虚线表示导体134。管芯130还可以包括通 路137，其形成从管芯130上侧到管芯130背面的电连接。通路137通常包括导体，该导体 可以具有穿过导体材料的开口 136。通路137的材料通常是金属。还可以以与通路137的 主体的不同关系安置开口 136，例如沿着通路137的外缘或者在通路137的拐角处安置开口136。通路137还可以电连接到形成在衬底18顶表面上或者形成在管芯130上的电气元件 部分，例如电连接到晶体管或者无源的电气元件(例如电阻器)等。通路137还可以连接 到引导导体，例如可选的导体138，其可以将通路137引导到管芯130的其他电气元件。在 一些实施例中，导体133和通路137中的任意一个或两者都可以被省略。图16示出了管芯130的放大剖视图。通路137的材料被形成为电连接到沿着开 口 136侧壁的导体，例如导体40，以便形成从管芯130的上表面到管芯130的底表面的电连 接。通路137位于衬底18顶表面之上但是通常不位于管芯130的顶表面(例如电介质26 的顶部)上。图17示出了将要形成管芯130的位置处的晶片10的放大剖视图。晶片10通常 还包括其他管芯，例如管芯145，其与管芯130分离开将要形成切单线的区域。在形成电介 质23之后，可以施加并且图案化导电材料，以形成导体133和至少通路137的位于管芯130 上部上的主体部分。通常，施加金属并随后进行图案化，从而形成导体133和通路137。导 体133被图案化为具有邻近于将要形成切单线(例如切单线15)的区域的一个边缘或者具 有延伸到将要形成切单线(例如切单线15)的区域中的一个边缘，由此使得形成开口观且 导体133沿着开口观的至少一侧。该图案化还可以形成穿过通路137的材料的开口 136， 从而暴露电介质23之下的部分。导体133被图案化为暴露位于将要形成线15的区域内的 电介质23。在一些实施例中，电介质23可以不必形成在该区域内以便暴露不同的材料。通 常，施加导体133和通路137的材料，并随后使用掩模(未示出)图案化该材料以形成导体 133和通路137。随后，以具有位于开口 136之上的开口的图案和在将要形成线15的区域(例如开 口 28)中形成电介质沈。电介质沈中的图案暴露导体133的包括末端边缘135的部分，该 末端边缘135邻近于将要形成线15的区域(例如邻近于开口 28)。电介质沈的图案还暴 露通路137的邻近于开口 136的部分材料。通常，施加电介质沈的材料，随后施加掩模32 并且将其用作用于形成电介质沈的图案的掩模。掩模32被形成为具有促进形成电介质沈 的图案的开口。如上所述，掩模32、导体133和通路137可以被用作用于蚀刻电介质23的 掩模，并且使开口观和136延伸穿过电介质23。在优选实施例中，蚀刻是各向异性工艺，如 上所述，其选择性地比蚀刻金属或者硅更快地蚀刻电介质。如上所述，该蚀刻工艺通常蚀刻 电介质比蚀刻金属和硅快至少十(10)倍。所述蚀刻暴露了衬底18位于开口观和136内 的表面部分。图18示出了形成管芯130的方法的一个示例实施例的随后状态的晶片10。利用 各向同性蚀刻工艺蚀刻导体133和通路137的任何暴露部分和衬底18，其中如上所述，该各 向同性蚀刻工艺以比蚀刻电介质或者金属高得多的速率选择性地蚀刻硅。执行该蚀刻工艺 以将开口观和136延伸到衬底18中一定深度，其横向地延伸了所述开口的宽度且还延伸 所述深度以在衬底18中形成开口 100。该蚀刻去除了衬底18位于导体133的边缘135和 邻近于开口 136的通路137边缘之下的部分。如上所述，该工艺形成开口 100。图19示出了形成管芯130的方法的一个示例实施例的随后阶段的晶片10。通过如 上所述地形成开口 104、108和112，开口观和136进一步延伸进入衬底18中，并且优选地 穿过衬底18。形成开口 104、108和112以便延伸开口 136，这形成了开口 136的侧壁139。再次参考图15和16，如上所述，导体40形成在管芯130和衬底18的侧壁36上，以及还形成在开口 136的侧壁139上。形成开口 104、108和112以便延伸开口 28，这暴露 了导体133的侧壁并且优选地暴露导体133位于开口 28内的下侧部分。由于在开口 28内 暴露了部分导体133，形成导体40使得导体40至少接触导体133的侧壁，并且优选地接触 导体133的下侧，由此形成了导体40和133之间的电连接。由此，在衬底18的底表面和衬 底18上表面上的元件之间形成了电连接。此外，形成开口 104、108和112以便延伸开口 136暴露了通路137主体邻近于开口 136的侧壁，并且优选地暴露了通路137位于开口 100 内的下侧部分。由于通过开口 100暴露了部分通路137，形成导体40使得导体40至少接触 通路137材料的侧壁，并且优选地接触通路137材料的下侧，由此形成了通路137和导体40 之间的电连接。在通路137和衬底18底表面之间形成了电连接，这在衬底18上表面上的 元件和衬底18底部之间形成了低电阻的电连接。与使用衬底18的掺杂区域在衬底18的 顶部和底部部分之间形成电连接相比，上述连接具有低得多的电阻，以及所述低电阻连接 还可以具有较低的电容和电感。此外，本领域技术人员将理解，导体40还可以被用于形成到衬底18内的区域(例 如层20)的电连接，或者被用于形成到埋置在衬底18内的其他掺杂区域(例如如虚线所示 的可选的掺杂区域141)或者衬底18内的埋置层的电连接。进一步，本领域技术人员将理解，可以在不在衬底18的底表面或者侧壁36上形成 导体40的情况下形成侧壁139上的导体136、开口 136和通路137。此外，开口 136可以从 底表面穿过衬底18形成，由此使得导体137处的开口 136端部将比衬底18底部处的端部更宽。本领域技术人员将理解，形成半导体管芯的一个示例方法包括提供半导体晶片 (例如晶片10)，其具有半导体衬底(例如衬底18)以及具有多个形成在半导体衬底上并且 通过将要形成切单线(例如切单线13和15)的半导体衬底部分彼此分离的半导体管芯(例 如管芯12-14)，所述半导体衬底具有第一表面和第二表面；穿过所述多个半导体管芯的第一半导体管芯(例如管芯130)形成开口(例如开 口 136)，其中所述开口具有倾斜的侧壁，由此使得开口在所述开口的一端处的宽度大于所 述开口的相反端部处的宽度；以及在所述开口的所述倾斜侧壁上形成例如导体40的第一 导体。可选地，所述方法还可以包括从第二导体(例如导体137)的第一部分之下底切部 分半导体衬底，例如底切导体137，以及在所述倾斜侧壁上形成所述第一导体以邻接所述第 一导体的第二部分，例如导体137的伸出部分。本领域技术人员将理解，本说明书描述了半导体管芯的一个示例实施例，其包括 具有第一表面和第二表面的半导体衬底；贯穿所述半导体衬底(例如衬底18)的开口，例如 开口 136，所述开口具有侧壁，其中至少一个侧壁(例如侧壁139)是倾斜侧壁，由此使得所 述开口的第一端部的宽度大于所述开口的相反端部的宽度；以及位于所述倾斜侧壁上的第 一导体(例如导体40)。鉴于上述说明，显然本文公开了一种新颖的器件和方法。连同其它特征一起，包括 形成完全穿过包括多个半导体管芯的半导体晶片的切单开口。通常，干蚀刻工序被用于形 成切单开口。上述干蚀刻工序通常被称为等离子蚀刻或者反应性离子蚀刻(RIE)。在半导 体管芯上形成倾斜侧壁有助于在所述侧壁上形成导体。所述侧壁上的导体提供了 EM保护，
13降低了使用半导体管芯的器件的成本。从管芯顶部到底表面的电连接(例如管芯130的示 例实施例)还提供了从管芯顶部上的元件到管芯底部的低电阻连接。大体上同时形成全部 切单线，由此，通常倾斜侧壁同时形成在所有管芯上。然而，在一些实施例中，某些侧壁可以 不必倾斜。 尽管参考特定的优选和示例实施例描述了本发明的主题，然而很明显，对半导体 领域的技术人员来说，多种备选方案和变化将是显而易见的。例如，可以从衬底18省略掉 层20和/或21。可以可选地在形成位于焊盘24之上的接触开口之前或者之后形成切单开 口。此外，可以在减薄晶片10之前形成切单开口，例如，切单开口可以被形成为部分地穿过 衬底18并且减薄工艺可以被用于暴露切单开口的底部。可选地，导体可以形成在侧壁上而 不形成在半导体管芯的底部上。
权利要求
1.一种形成EM保护半导体管芯的方法，包括提供半导体晶片，所述半导体晶片具有半导体衬底和多个半导体管芯，所述多个半 导体管芯形成在所述半导体衬底上并且通过半导体衬底的将要形成切单线的部分彼此分 1 ；从所述半导体衬底的第一表面蚀刻穿过部分半导体衬底的切单线开口，由此形成所述 多个半导体管芯之间的间隔，所述切单线在所述多个半导体管芯中的至少一个半导体管芯 上形成倾斜的侧壁，其中所述半导体管芯的顶表面的宽度大于所述半导体管芯的底表面的 宽度；以及在所述半导体管芯的所述倾斜侧壁上形成导体。
2.如权利要求1所述的方法，其中在所述倾斜侧壁上形成所述导体的步骤包括将所 述半导体管芯连附到第一共用载体，倒置所述半导体管芯由此使得所述第一共用载体提供 对于所述半导体管芯的支撑，以及在所述半导体管芯的底表面上和所述倾斜侧壁上形成所 述导体。
3.如权利要求2所述的方法，进一步包括将所述半导体管芯连附到第二共用载体，所 述半导体管芯的底表面邻近于所述第二共用载体，在倒置所述半导体管芯的步骤之前将所 述第一共用载体施加于所述半导体管芯的顶部侧，由此使得所述第一共用载体提供对于所 述半导体管芯的支撑。
4.如权利要求1所述的方法，其中形成所述切单线开口包括将所述半导体管芯的顶 表面的宽度形成为比所述半导体管芯的所述底表面的宽度宽约二到十微米。
5.如权利要求1所述的方法，其中形成所述切单线开口包括利用一系列各向同性蚀 刻来蚀刻所述切单线开口，其中每次各向同性蚀刻使所述切单线开口延伸进入所述半导体 衬底，同时还连续地增加所述切单线开口的宽度。
6.如权利要求1所述的方法，进一步包括形成所述多个半导体管芯的介质层覆盖部分；在所述介质层中形成开口，其中所述介质层中的开口位于所述半导体衬底的将要形成 切单线的至少一些部分之上；蚀刻穿过所述介质层和任何下层的第一开口，以暴露部分所述半导体衬底；以及利用所述介质层作为掩模同时形成穿过所述半导体衬底的所述部分的切单线开口。
7.一种形成半导体管芯的方法，包括提供半导体晶片，所述半导体晶片具有半导体衬底和多个半导体管芯，所述多个半 导体管芯形成在所述半导体衬底上并且通过半导体衬底的将要形成切单线的部分彼此分 1 ；使所述多个半导体管芯中的第一半导体管芯与所述多个半导体管芯中的其他半导体 管芯分离，其中所述分离步骤还在至少所述第一半导体管芯上形成侧壁，其中至少其中一 个侧壁是倾斜侧壁以及其中所述第一半导体管芯的顶表面的宽度大于所述第一半导体管 芯的底表面的宽度；以及在所述第一半导体管芯的倾斜侧壁上形成导体。
8.如权利要求7所述的方法，其中在所述倾斜侧壁上形成所述导体包括从所述第一 半导体管芯的底表面形成所述导体，以及将所述导体形成到所述倾斜侧壁上。
9.一种半导体管芯，包括半导体管芯，其具有第一表面、第二表面和从所述第一表面延伸到所述第二表面的外 侧壁，其中至少其中一个所述外侧壁是倾斜侧壁，由此使得所述第一表面的宽度大于所述 第二表面的宽度；以及位于所述半导体管芯的所述倾斜侧壁上的导体。
10.如权利要求9所述的半导体管芯，其中所述导体位于所述半导体管芯的所述第二表面上。
全文摘要
本发明涉及一种形成EM保护半导体管芯的方法，包括提供半导体晶片，所述半导体晶片具有半导体衬底和多个半导体管芯，所述多个半导体管芯形成在所述半导体衬底上并且通过半导体衬底的将要形成切单线的部分彼此分离；从所述半导体衬底的第一表面蚀刻穿过部分半导体衬底的切单线开口，由此形成所述多个半导体管芯之间的间隔，所述切单线在所述多个半导体管芯中的至少一个半导体管芯上形成倾斜的侧壁，其中所述半导体管芯的顶表面的宽度大于所述半导体管芯的底表面的宽度；以及在所述半导体管芯的所述倾斜侧壁上形成导体。
文档编号H01L23/552GK102129969SQ201110008699
公开日2011年7月20日 申请日期2011年1月17日 优先权日2010年1月18日
发明者F·J·卡尔尼, G·M·格里瓦纳, M·J·塞登 申请人:半导体元件工业有限责任公司