专利名称：半导体装置的制作方法
技术领域：
本发明涉及集成电路，尤其涉及一种包含硅中介物(silicon interposer)的三维 集成电路及其制造方法。
背景技术：
自集成电路发明以来，由于各种电子元件(也即晶体管、二极管、电阻、电容等)的 集积度不断地改良，半导体产业已经历持续且快速的成长。主要来说，这些集积度的改良来 自于重复地微缩芯片最小尺寸，使更多的元件能整合至单位面积内。此种整合的改良本质上仍为二维QD)的，由元件集积所覆盖的体积基本上仅在 半导体晶片的表面。虽然光刻技术的大幅进步使二维集成电路制造有显著的改良，在二维 中所能达到的密度仍有其物理限制。其中一种限制为制造这些元件所需的最小尺寸。此外， 当更多的装置置于同一芯片中时，需要更复杂的设计。又一额外限制为，装置间的内连线数 量及长度也会随装置数量增加而大幅增加。当内连线数量及长度增加时，会同时增加电路 信号延迟(RC delay)及功率损耗。因此，目前已发展出的三维集成电路(3DIC)是将任两个裸片相互接合，并形成有 硅穿孔(through-silicon vias,TSV)于其中一个裸片中，以连接其他裸片至封装基材。硅 穿孔(TSVs)通常于前段工艺(front-end-of-line，FE0L)之后形成，例如于晶体管形成之 后形成，或可于后段工艺(back-end-of-line，BE0L)之后形成，例如于内连线结构形成之 后形成，因而可能造成已制造好的裸片良率有所损失。此外，既然硅穿孔于集成电路形成之 后形成，也延长了制造所需的周期时间。
发明内容
为了解决现有技术的问题，本发明提供一种半导体装置，包括一中介物，包含一 顶部表面；一第一凸块，位于该中介物的顶部表面上一开口，自该顶部表面延伸至该中介物 中；一第一裸片，与该第一凸块接合；以及一第二裸片，位于该开口中并与该第一裸片接合。本发明也提供一种半体装置，包括一实质上无集成电路装置的中介物，其中该中 介物包含一硅基材；一硅穿孔，位于该硅基材中；多个第一凸块，位于该中介物的一第一 表面上；及多个第二凸块，位于该中介物的相对于该第一表面的一第二表面上；一第一裸 片，与该中介物的多个第一凸块接合；以及一第二裸片，位于该中介物的一开口中，且与该 第一裸片接合。本发明可避免因形成硅穿孔所导致的良率损失，并可缩短所需的制造周期。为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施 例，并配合所附附图，作详细说明如下
图1至图10显示为依照本发明一实施例的含裸片接合于中介物上的三维封装体于各种制造阶段的剖面图及俯视图。其中，附图标记说明如下10 基材12 内连线结构14 金属线16 通孔18 介电层20 硅穿孔M 前侧凸块沈 载材观 粘着剂32 内连线结构；34 介电层36 凸块下金属层38 背侧金属凸块42 光致抗蚀剂44 载材46 紫外光胶48 开口 50A 裸片50B 裸片52 凸块56 底部填充材料58 塑模化合物59 底部填充材料，或塑模化合物60 切割胶带62 线段100 中介晶片100’ 中介晶片150 基材
具体实施例方式本发明接下来将会提供许多不同的实施例以实施本发明中不同的特征。值得注意 的是，这些实施例提供许多可行的发明概念并可实施于各种特定情况。然而，在此所讨论的 这些特定实施例仅用于举例说明本发明的制造及使用方法，但非用于限定本发明的范围。本发明在此提供一种三维集成电路(3DIC)及其制造方法，并将举例本发明实施 例的制造中间过程，也将讨论这些实施例的各种变化。在本发明的各种举例的图示及实施 例中，相似元件符号表示为类似的元件。参见图1，首先提供基材10。在本说明书中，基材10与位于其上及其下的内连线 结构一并结合称为中介晶片(interposer wafer) IOO0基材10可由半导体材料形成，例如 硅、锗化硅、碳化硅、砷化镓或其他半导体材料。或者，基材10由介电材料形成，例如氧化 硅。中介晶片100实质上无集成电路装置(例如晶体管及二极管等有源装置)。此外，中介 晶片100可包含，或不包含无源装置，例如电容、电阻、电感、变容器(varactor)等。内连线结构12形成于基材10上。内连线结构12包含一或多层的介电层18、金属 线14及介电层18中的导孔(via) 16。在本说明书中，图1中的中介晶片100朝上的一侧称 为前侧，中介晶片100朝下的一侧称为背侧。金属线14及导孔(via) 16称为前侧重分布导 线(RDLs)。此外，硅穿孔(through-substrate vias, TSVs) 20形成于基材中，且可穿透部 分或全部的介电层18。硅穿孔20与前侧重分布导线14/16电性连接。接着，前侧(金属)凸块M形成于中介晶片100的前侧上，并与硅穿孔20及重 分布导线14/16电性连接。在一实施例中，金属凸块M为焊料凸块，例如共晶焊料凸块 (eutectic solder bumps)。在另一实施例中，前侧凸块M为铜凸块或其他金属凸块，例如 由金、银、镍、钨、铝及/或前述的合金组成。
参见图2，载体沈以粘着剂观接合于中介晶片100的前侧上。载材沈可为玻璃 晶片。粘着剂观可为紫外光(UV)胶或其他公知粘着材料。在图3中，进行晶片背端研磨 以薄化基材背端，直至暴露出硅穿孔20。可进行蚀刻以移除更多的基材10，以使硅穿孔20 稍微突出(protrude)基材10的剩余部分的背端表面外。接着，如图4所示，形成背侧内连线结构32以连接硅穿孔20。在各种实施例中，背 侧内连线结构32可具有与前侧内连线结构12相似的结构，且可包含金属凸块及一或多层 的重分布导线。例如，背侧内连线结构32可包含于基材10上的介电层34，其中介电层34 可为低温聚亚酰胺层，或常见的公知介电材料，例如旋涂式玻璃、氧化硅、氮氧化硅等。介电 层34可由化学气相沉积(CVD)形成。当使用低温聚亚酰胺时，介电层34也可作为应力缓 冲层。接着，可形成凸块下金属层(under-bump metallurgy, UBM) 36及背侧凸块金属38。 相似地，背侧金属凸块38可为焊料凸块，例如共晶焊料凸块(eutectic solder bumps)、铜 凸块或其他金属凸块，例如由金、银、镍、钨、铝及/或前述的合金组成。在一实施例中，形成 凸块下金属层(UBM) 36及背侧凸块金属38的步骤可包含毯覆式形成凸块下金属层(未显 示)；形成掩模(未显示)于凸块下金属层上；形成开口(未显示)于掩模中；于开口中电 镀凸块38 ；移除掩模；及进行快速蚀刻(flash etching)以移除毯覆式凸块下金属层先前 由掩模所覆盖的部分。凸块下金属层的剩余部分即为凸块下金属层36。参见图5A，形成开口 48于中介晶片100中，其可由例如湿蚀刻或干蚀刻形成。例 如，形成光致抗蚀剂42并将其图案化，接着通过光致抗蚀剂42中的开口蚀刻中介晶片100， 形成开口 48。蚀刻可于触及粘着剂观时停止。接着，移除光致抗蚀剂42。在图6A中，剥除载材26。例如，暴露紫外光(UV)胶观于紫外光下，使紫外光(UV) 胶丧失其粘性。接着，中介晶片100与载材44接合。然而，于此时，中介晶片100的背侧与 载材44接合，且可能是以紫外光胶46粘着。此时中介晶片100的背侧为露出且干净的。前 侧凸块M因此露出。在另一实施例中，如图5B及图6B所示，其工艺步骤与图5B及图6B所示的工艺步 骤相反。参见图5B，在形成如图4的结构后，自中介晶片100的前侧剥除载材沈，及接着将 中介晶片100的背侧与载材44接合。接着，如图6B所示，于中介晶片100的前侧进行蚀刻 以形成开口 48。图6A及图6B所示的结构彼此非常相似，不同之处仅在于对中介晶片100 的不同侧进行蚀刻来形成开口 48。因此，在图6A中，尺寸Wl为靠近中介晶片100的前侧的 开口 48的尺寸，其可较尺寸W2小，尺寸W2为靠近中介晶片100的背侧的开口 48。然而，在 图6B中，尺寸Wl可较尺寸W2大。在后续工艺中(图8A及图8B)，将裸片堆叠结构50(包含裸片50A及50B)与图6A 及图6B所示的结构接合。图7显示为裸片堆叠结构50的中间制造阶段的剖面图。首先，提 供基材150，其包含芯片50B于其中。接着，使用裸片对晶片工艺(die-to-wafer process) 将芯片50A与芯片50B接合。裸片50A及裸片50B可为包含集成电路装置的裸片装置，例 如晶体管(如图中所示)、电容、电感、电阻或其类似物。裸片50A及芯片50B之间可由焊 料接合(solder boding)或由金属对金属接合(metal-to-metal bonding) 0接着，切割裸 片，以将图7所示的结构分成多个裸片堆叠结构50，且每个均包含一个裸片50A及一个芯片 50B (在切割后，芯片50B可称为裸片)，其中裸片50A的(水平)尺寸小于裸片50B。在最 终结构中，连接垫或凸块52 (此后通称为凸块)位于裸片50B上并面向50A，且未被对应的裸片50A覆盖。裸片50A接合到其所对应的裸片50B的中央部分，且裸片50B的边缘部分 接合到中介晶片100。再次地，依照前侧凸块M的形态(图6A及图6B)，凸块52可为连接 垫、焊料凸块或其他非可回流(non-reflowable)的金属凸块，例如铜凸块。图8A显示为裸片堆叠结构50接合至中介晶片100上，其中裸片50A插入至开口 48中，且进行接合工艺以将凸块52也与前侧凸块M接合，使裸片堆叠结构50与中介晶 片100接合。图8B显示为图8A所示的结构的俯视图，其中图8A为图8B中的线段8A-8A 垂直剖面得到的剖面图。可观察到的是，由前侧凸块M及凸块52所建立的连接，可围绕 (encircling)裸片50A。裸片50A与中介晶片100由倒装芯片连接接合，且裸片50B与中 介晶片100也由倒装芯片连接接合。在此连接结构中，裸片50A不仅与裸片50B电性连接， 裸片50A也可与背侧凸块38电性连接，例如，通过裸片50B中的连线19及对应的凸块M 及52。因此，无需形成(虽然可形成)硅穿孔于裸片50A及50B中，且裸片50A及50B中的 元件均可与背侧凸块38电性连接。如图8A所示，可填充底部填充材料56至裸片50与中介晶片100之间的间隙。可 施予塑模化合物58至裸片50B与裸片50B之间的间隙，并可平坦化以形成平坦表面。在图 9中，剥除载材44。接着，可填充底部填充材料59或塑模化合物59至裸片50A及中介晶片 100之间的间隙中。接着，粘上切割胶带60至最终结构的前侧，且其已被平坦化。沿着线段 62进行切割，以将中介晶片100及裸片50A/50B分成多个裸片。最终结构如图10所示，其 中最终的裸片包含中介裸片100’、裸片50A及裸片50B的其中之一。可观察到的是，在图10所示的最终结构中，无需形成硅穿孔(虽然也可形成)于 裸片50A及50B中。然而，在裸片50A及50B中的元件均可与背侧凸块38电性连接。在传 统的三维集成电路(3DIC)中，硅穿孔为在装置裸片(device die)形成后形成，因而造成良 率降低及封装所需的周期变长。然而，在本发明的某些实施例中，无需形成硅穿孔，因而可 避免因形成硅穿孔所导致的良率损失。此外，既然中介晶片100可与裸片50A及50B分开 形成，可缩短所需的制造周期。虽然本发明已以优选实施例披露如上，然其并非用以限定本发明，任何本领域普 通技术人员，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。此外，本发明的保 护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及 步骤，任何本领域普通技术人员可从本发明揭示内容中理解现行或未来所发展出的工艺、 机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大体相同功能 或获得大体相同结果均可使用于本发明中。因此，本发明的保护范围包括上述工艺、机器、 制造、物质组成、装置、方法及步骤。另外，每一权利要求构成个别的实施例，且本发明的保 护范围也包括各个权利要求及实施例的组合。
权利要求
1.一种半导体装置，包括 一中介物，包含一顶部表面；一第一凸块，位于该中介物的顶部表面上； 一开口，自该顶部表面延伸至该中介物中； 一第一裸片，与该第一凸块接合；以及 一第二裸片，位于该开口中并与该第一裸片接合。
2.如权利要求1所述的半导体装置，其中该中介物包含一硅基材或一介电基材，且实 质上未包含集成电路装置。
3.如权利要求1所述的半导体装置，还包含一第二凸块，其位于该中介物的相对于该 顶部表面的一底部表面，并与该第二裸片电性连接。
4.如权利要求1所述的半导体装置，其中该中介物包含 一基材；一硅穿孔，位于该基材中；及多个重分布导线，位于该基材的相反两侧，且与该硅穿孔电性连接。
5.如权利要求1所述的半导体装置，还包含一塑模化合物于该中介物上，且该塑模化 合物包含一围绕该第一裸片的部分。
6.一种半导体装置，包括一实质上无集成电路装置的中介物，其中该中介物包含一硅基材；一硅穿孔，位于该硅基材中；多个第一凸块，位于该中介物的一第一表面上；及多个第二凸块，位于该中介物的相对于该第一表面的一第二表面上；一第一裸片，与该中介物的多个第一凸块接合；以及一第二裸片，位于该中介物的一开口中，且与该第一裸片接合。
7.如权利要求6所述的半导体装置，其中该第二裸片的水平尺寸小于该第一裸片。
8.如权利要求6所述的半导体装置，其中所述多个第一凸块围绕该第一裸片分布。
9.如权利要求8所述的半导体装置，其中该第二裸片通过所述多个第一凸块其中之一 与所述多个第二凸块其中之一电性连接。
10.如权利要求8所述的半导体装置，还包含重分布导线，其位于该硅基材的相反两侧 并与该硅穿孔、所述多个第一凸块及所述多个第二凸块电性连接。
全文摘要
本发明提供一种半导体装置，包含一具有一顶部表面的中介物，及一凸块位于此中介物的顶部表面上。一开口，自此中介物的顶部表面延伸至此中介物中。一第一裸片与此凸块接合。一第二裸片，位于此中介物的开口中，并与此第一裸片及此第二裸片接合。本发明可避免因形成硅穿孔所导致的良率损失，并可缩短所需的制造周期。
文档编号H01L25/065GK102148220SQ20111003101
公开日2011年8月10日 申请日期2011年1月25日 优先权日2010年2月5日
发明者余振华, 胡宪斌, 赖隽仁, 陈明发 申请人:台湾积体电路制造股份有限公司