专利名称：垂直折叠式存储器阵列结构的制作方法
技术领域：
本发明涉及半导体设计及制造技术领域，特别涉及一种垂直折叠式快闪存储器阵列结构。
背景技术：
快闪存储器具有存储数据掉电后仍然不会丢失的特点，特别适用于移动通讯和计算机存储部件等领域。有些快闪存储器还具有高密度存储能力，适用于大容量移动存储介质等方面的应用。SONOS型快闪存储器具有硅-氧化层-氮化层-氧化层-硅结构，包括一层隧穿氧化层，一层氮化硅层和一层阻挡氧化层。SONOS型快闪存储器采用量子隧穿效应或者热载流子注入效应将电荷(电子或空穴)通过隧穿氧化层注入到氮化硅层，并被氮化硅层中的电荷陷阱俘获，从而引起器件单元阈值电压的改变，达到数据存储的效果。如图1所示，为现有的基于NAND串行架构的SONOS快闪存储器阵列。一系列SONOS 存储模块接在一起，这些SONOS存储单元管通过一个漏端选择管分别连接到多条位线101 上。存储单元管的源端通过一个源端选择管连接到一条公用源线(SL) 103上。存储单元管的栅极则通过多一系列晶硅走线连接在一起，形成字线(WL) 105。所述NAND结构存储器具有NAND架构的高容量存储器能力，并采用FN隧穿机制进行编程和擦除操作。但随着对存储器大容量和高密度的需求日益增加，传统的平面NAND阵列快闪存储器受器件尺寸不能无止尽缩小的限制，并不能进一步的提高存储器的容量和密度，因此三维存储概念被提出。如图2所示，为现有的垂直沟槽型的SONOS存储器单元截面示意图。例如，申请号为200410009676. 3的专利申请所提出的SONOS存储器单元包括ρ型衬底、ρ阱、深槽和深槽底部的η型掺杂区、深槽两侧的漏极区和源级区，其中深槽内是二氧化硅隧穿介质层、电荷俘获层、绝缘介质层和多晶硅控制栅构成的栅结构。编程操作时，若对漏极区进行编程，则对漏极区施加正电压，使源级区浮空或接地，对多晶硅控制栅施加负电压；若对源极区进行编程，则对源极区施加正电压，使漏级区浮空或接地，对多晶硅控制栅施加负电压。擦除操作时，对控制栅施加正电压，源级区和漏极区浮空或接地。读取操作时，若对源极区信息进行读取，则对漏极区施加正电压，使源级区接地，对控制栅施加正或负电压；若对漏极区信息进行读取，则对源极区施加正电压，使漏级区接地，对多晶硅控制栅施加正或负电压。该结构采用带带隧穿热空穴注入原理进行编程，采用沟道F-N擦除进行擦除。其垂直沟道的结构有利于三维集成。基于纵向沟道存储单元管管的概念，M Kidoh等人于2010年在US. 20100200906中提出了一种垂直串联的SONOS快闪存储器阵列结构。如图3所示，为现有垂直串联的SONOS 快闪存储器结构图。两相邻NAND存储模块通过底部的CP连接形成“U-shaped pipe”，CP 是由底部栅电极控制的晶体管。“U”形串一端与位线BL连接，另一端与源线SL连接。BL和 SL由不同层金属走线形成。晶体管的选择栅和控制栅都位于BL和SL下方。控制栅(WL) 有缝隙相互隔离，形如梳子。存储介质包括一层阻挡氧化层、一层电荷俘获层、一层氧化隧穿层。通过在位线、字线、源线施加不同的电压组合，可以实现阵列中某一个或某几个存储单元管的编程、擦除、读取操作。现有技术存在的缺点是，图3中垂直串联的SONOS快闪存储器工艺及控制方式均比较复杂，因此急需改进。
发明内容
本发明的目的旨在至少解决上述技术缺陷，提出了一种垂直式折叠快闪存储器阵列结构。为达到上述目的，本发明一方面提出一种垂直折叠式存储器阵列结构，包括呈列和行分布的垂直折叠式存储模块，所述垂直折叠式存储模块包括漏选择管、底部连接线和源选择管，以及连接在所述漏选择管和所述底部连接线之间以及所述源选择管和所述底部连接线之间的多个存储单元管，其中，每个所述存储单元管的栅结构均与一个字线相连，每个所述漏选择管的漏极与一个位线相连，且第N列中第M个垂直折叠式存储模块中漏选择管的漏极与第N+1列的第M-I个垂直折叠式存储模块中源选择管的源极均与同一个位线相连，所述N列中所有垂直折叠式存储模块的漏选择管和源选择管的栅极分别与同一个漏选择线和同一个源选择线相连，所述N和M为整数。在本发明的一个实施例中，所述存储单元管包括管状多晶硅体区，其中，所述多晶硅体区中填充有绝缘介质；和包围所述多晶硅体区的管状栅结构。在本发明的一个实施例中，所述管状栅结构包括依次包围所述多晶硅体区的管状隧穿氧化层、管状氮化硅层、管状阻挡氧化层和管状栅极层。在本发明的一个实施例中，所述存储单元管为陷阱电荷俘获型存储器或纳米晶存储器。在本发明的一个实施例中，其中，如果在选中的存储单元管的字线施加编程电压， 且将所述选中的存储单元管与所述漏选择管之间的存储单元管开启，并将所述选中的存储单元管与所述源选择管之间的存储单元管关闭，同时向与所述选中的存储单元管的漏选择管相连的位线施加编程电压，并向其他位线施加接地电压，则对所述选中的存储单元管进行编程写入操作。在本发明的一个实施例中，其中，如果在选中的一个或多个存储单元管的字线施加擦除电压，并向与所述选中的一个或多个存储单元管相连的漏选择管和源选择管的漏选择线和源选择线施加接地电压，同时对所有位线施加接地电压，则对所述选中的一个或多个存储单元管进行擦除操作。在本发明的一个实施例中，其中，如果在选中的存储单元管的字线施加读取电压， 且向与所述选中的存储单元管相连的漏选择管和源选择管的漏选择线和源选择线以及未选择的字线施加读取传输电压，并向所述漏选择管的漏极和源选择管的源极相连的位线分别施加读取电压和接地电压，并使得其余未选中的位线浮空，则对所述选中存储单元管进行读取操作。本发明实施例再一方面还提出了一种垂直折叠式存储器结构，包括呈列和行分布的存储单元管组，所述存储单元管组包括多个存储单元管，其中，每个所述存储单元管的栅结构均与一个字线相连；多个漏选择管和多个源选择管，其中，第N列的存储单元管组中的每一个均与一个漏选择管相连，第N+1列的存储单元管组中的每一个均与一个源选择管
5相连；多个底部连接线，所述底部连接线连接在第N列的第M行的存储单元管组与所述第 N+1列的第M+1行的存储单元管组之间，其中，每一行的所述存储单元管组对应的漏选择管的漏极和源选择管的源极均与同一个位线相连，所述N和M为整数。在本发明的一个实施例中，所述存储单元管包括管状多晶硅体区，其中，所述多晶硅体区中填充有绝缘介质；和包围所述多晶硅体区的管状栅结构。在本发明的一个实施例中，所述管状栅结构包括依次包围所述多晶硅体区的管状隧穿氧化层、管状氮化硅层、管状阻挡氧化层和管状栅极层。在本发明的一个实施例中，所述存储单元管为陷阱电荷俘获型存储器或纳米晶存储器。在本发明的一个实施例中，存储单元管的管状沟道区为多晶硅或硅锗掺杂半导体。本发明实施例提出的垂直折叠式存储器阵列结构不仅结构简单，而且非常适合存储器的三维集成，从而极大地提高垂直折叠式存储器结构的高密度大容量存储能力。另外， 本发明实施例提出的编程、擦除以及读取方式操作简单灵活。同时，本发明实施例对位线进行复用以替代传统NAND存储器中的源选择线(SL)，从而进一步简化了生产制造工艺，节约了空间，进一步提高存储效率和容量。另外，在本发明实施例中所有的晶体管都是纵向沟道的垂直晶体管，使得器件缩小尺寸更加可行，适用于将来存储器进一步缩小发展的需要。本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中图1为现有的基于NAND串行架构的平面SONOS快闪存储器；图2为现有的垂直沟槽型的SONOS存储器单元截面示意图；图3为现有垂直串联的SONOS快闪存储器阵列结构图；图4为本发明实施例一的垂直折叠式存储器阵列结构的俯视图；图5为本发明实施例一的垂直折叠式存储器阵列结构的等效电路图；图6为本发明实施例一的垂直折叠存储器阵列结构的一个剖面图；图7a为本发明实施例一的源/漏选择晶体管的剖面结构图；图7b为本发明实施例一的存储单元管的俯视图；图8为本发明实施例一的垂直沟道的选择晶体管和存储单元管在工作时纵向传输电流的原理示意图；图9a为对本发明实施例一的垂直折叠式存储器阵列结构进行编程操作时各引线所加的电压示意图；图9b为本发明提出存储单元管阵列在编程时的机理示意图；图10为对本发明实施例一的垂直折叠式存储器阵列结构进行擦除操作时各引线所加的电压示意图；图Ila为对本发明实施例一的垂直折叠式存储器阵列结构进行读取操作时各引线所加的电压示意图；图lib为对本发明实施例一的垂直折叠式存储器阵列结构在读取时的机理示意图；图12为本发明实施例二的垂直折叠式存储器阵列结构的俯视图。
具体实施例方式下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之 “上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。在本发明的实施例中，为了表述清晰和简便，引入三维XYZ正交直角坐标系，坐标系定义如下垂直于衬底的方向为Z轴方向(第一方向)；平行于衬底的平面中一个方向为 X轴方向(第二方向)；平行于衬底的平面中另一方向为Y轴方向(第三方向)。实施例一，在本发明实施例中，提出的垂直折叠式存储器阵列结构包括呈列和行分布的垂直折叠式存储模块，所述垂直折叠式存储模块包括漏选择管、底部连接线和源选择管，以及连接在所述漏选择管和所述底部连接线之间以及所述源选择管和所述底部连接线之间的多个存储单元管，其中，每个所述存储单元管的栅结构均与一个字线相连，每个所述漏选择管的漏极与一个位线相连，且第N列中第M个垂直折叠式存储模块中漏选择管的漏极与第 N+1列的第M-I个垂直折叠式存储模块中源选择管的源极均与同一个位线相连，所述N列中所有垂直折叠式存储模块的漏选择管和源选择管的栅极分别与同一个漏选择线和同一个源选择线相连，所述N和M为整数。在如上所述的三维XYZ正交直角坐标系之中，在垂直衬底的TL平面上，重复二维排列的多个垂直衬底于的“U”形的存储模块STxy，其中，下标χ表示该存储模块(存储单元管串)在X方向上的坐标，下标y表示该存储模块在Y方向上的坐标。每个存储模块STxy 依次由以下器件串联一个漏选择管(DST)、ζ个存储单元管、一个折叠处的底部选择管、ζ 个SONOS存储单元管和一个源选择管(SST)，其中，ζ并不仅限于4个，可以为2 16个。其中，漏选择管和源选择管为金属-氧化层-半导体场效应晶体管(MOSFET)。在本发明的一个实施例中，所述多个串行连接的存储单元管为垂直沟道的硅-氧化层-氮化硅-氧化层-硅型(S0N0Q存储器，其个数在2对至16对之间，它包含一垂直衬底呈管状的多晶硅体区，包围体区之外的结构是由一管状隧穿氧化层、一管状氮化硅层、一管状阻挡氧化层及一多晶硅控制栅极层依次排列形成的栅结构，体区管状区内填充绝缘介质。在本发明的其他实施例中，存储单元管还可以是和SONOS存储器具有类似操作机理的其他陷阱电荷俘获型存储器，此类存储器采用富含电荷陷阱的Hf02等高K材料取代SONOS存储器中的氮化硅材料作为电荷俘获层。在另外的实施例中，存储单元管还可以是纳米晶存储器，此类存储器采用具有量子点的纳米晶材料取代SONOS存储器中的氮化硅材料作为电荷存储媒介。其中，漏选择管、与其相邻串联的ζ个存储单元管构成存储模块的一支(STxya)； 源选择管、与其相邻串联的ζ个存储单元管构成存储模块的另一支(STxyb)；两个分支在底部连接线(底部重掺杂区域)连接，从而形成“U”形的垂直折叠式存储器结构。其中，漏选择管、源选择管的氧化层和沟道区(0- 、SONOS存储管的O-N-O-S区是多层管状结构，存储模块STxya和STxyb的管状结构沿Z方向贯穿在各自对应的栅极(WL)中。Z方向上，多层平面栅平行叠放，所述垂直串行折叠结构中存储单元管的栅平面即为字线(WL)，源端选择晶体管栅平面为源选择线(SSL)，漏端选择晶体管栅平面为漏选择线(DSL)。下标y相同的存储模块一支，例如STxla或者STx5b，其垂直管状结构贯穿Z方向上同一组栅，即分别为 WfLOl WfL(Z-I)I以及DSLULz5 m^2z-l)5以及SSL5 ；栅之间用介质进行隔离。在所有存储阵列结构的顶端分布位线(BL)，按一定的规律连接相应的管状结构或晶体管源、漏极。如图4所示，为本发明实施例一的垂直折叠式存储器结构的俯视图。从该俯视图中示出了在垂直折叠式存储器结构顶层的位线(BL)的走线示意图。在整个存储阵列的上端连接着平行于衬底的位选择线(BL)层，其连接方式是(为了说明方便，以下以4X3X4 的陈列为例，但本发明并不仅限于该数量的阵列)每个漏选择管的漏极都和与之毗邻的前一排的源选择管的源级连接于同一条位线(BL)。例如，在图4中存储模块STlO的漏选择管的漏极与存储模块STOO的源选择管的源级相连。且在本发明实施例中，每个源选择管的源极都和与之毗邻的后一排的漏选择管的漏级连接于同一条位线(BL)，如图4中存储模块 ST21的源选择管源极与存储模块ST31、存储模块ST32的漏选择管的漏级相连。在本发明的实施例中，对于不相连的区域采用绝缘介质进行隔离。本发明所述的该种位线连接方法，在存储器阵列的操作中，可以实现位线复用，不同于已有的NAND架构存储器结构中必须同时需要位线和源线(SL)才可对存储器进行操作，减小了走线所占的空间，提高了存储单元管的密度，可实现进一步的工艺尺寸缩小。如图5所示，为本发明实施例一的垂直折叠式存储器结构的等效电路图。图5以每个垂直折叠式存储结构包含16个存储单元管、三条位线、两组字线为例，但本发明并不仅限于这个数量。如图所示，对于由漏选择管120、存储单元管100-115及源选择管130的存储模块来说，漏选择管120的漏极与位线BLO相连，源选择管130的源极与位线BLl相连， 漏选择线DSL和源选择线SSL分别与漏选择管120的栅极和源选择管130的栅极相连。如图6所示，为本发明实施例一的垂直折叠存储器阵列结构的一个剖面图。图6 为沿X轴正方向观察时的存储器阵列结构剖面示意图。所述的漏选择管和源选择管为垂直沟道的金属-氧化层-半导体场效应晶体管(MOSFET)，其包含一平行硅衬底的多晶硅控制栅200，包围于栅内侧的由外向内的由一栅氧化层220、一多晶硅沟道层230、依次包围的同心圆管状结构，以及位于栅结构上侧的重掺杂漏极区域或源极区域210。其中，多个串行连接成“U”字形的存储单元管为垂直沟道的硅-氧化层-氮化硅-氧化层-硅(silicon-oxide-nitride-oxide-silicon)型SONOS型存储器。每个存储单元管包含一平行硅衬底的多晶硅控制栅200，包围于栅内侧的由外向内的由一阻挡氧化层M0、一氮化硅层250、 一隧穿氧化层260及一多晶硅沟道层230依次包围的同心圆管状结构，以及填充于管状结构中心的介质观0。所述的底部连接线300是在衬底有源区(ACT)中的重掺杂区域，通常为η型掺杂，连接两支存储单元管串。以衬底平面(XY面)为水平面，漏、源选择管和存储单元管为串联的纵向沟道晶体管，所有源/漏选择管和存储单元管都是环状结构。存储单元管的栅极连接至字线WL上，漏选择管的漏极和源选择管的源级按图4中所示方式连接至各个位线(BL)上。不同存储单元管的栅结构、管状结构之间用绝缘介质(ID)填充实现隔离。在本发明的其他实施例中，所述存储单元管还可以是和SONOS存储器具有类似操作机理的其他陷阱电荷俘获型存储器，此类存储器采用富含电荷陷阱的Hf02等高K材料取代 SONOS存储器中的氮化硅材料作为电荷俘获层。所述存储单元管同时还可以是纳米晶存储器(nano-crystal memory)，此类存储器采用具有量子点(quantum dot)的纳米晶材料取代 S0N0S存储器中的氮化硅材料作为电荷存储媒介。如图7a所示，为本发明实施例一的源/漏选择晶体管的剖面结构图。所述的漏/ 源选择晶体管位于存储阵列的顶部，分别位于垂直折叠式存储模块的最上方。所述的漏/ 源选择晶体管为垂直沟道的金属-氧化层-半导体场效应晶体管(MOSFET)，包含一平行硅衬底的多晶硅控制栅DSG/SSG200，包围于栅内侧的由外向内的由一氧化层310、一多晶硅沟道层Poly-Si320依次包围的同心圆管状结构，以及位于栅结构上侧的重掺杂漏/源η+ 区330。其中，多晶硅沟道层Poly_Si320之间填充有介质ID340。漏选择管的重掺杂漏极和源选择管的重掺杂源极与对应的位线BL相连接。所述的该种不对称、突变重掺杂漏(源) 晶体管作为选择晶体管，可以实现传输电流时，提供足够的反型载流子(电子)；擦除选中时，所连接的位线BL施加选中电压，沟道区的空穴被更有效地收集，来形成GIDL (栅极导致的漏端漏电)电流；并且当所接的位线零偏压、沟道区施加小正电压时，漏电减小。如图7b所示，为本发明实施例一的存储单元管的截面俯视图。在该实施例中存储单元管为S0N0S存储单元管。如图所示，其包括一平行硅衬底的多晶硅栅WL400，包围于栅内侧的由外向内的由一阻挡氧化层Si&410、一氮化硅层Si3N4420(或者Hf02)、一隧穿氧化层Si&430及一多晶硅沟道层Poly_Si440依次包围的同心圆管状结构，以及填充于管状结构中心的介质ID450。所述存储单元管还可以是和S0N0S存储器具有类似操作机理的其他陷阱电荷俘获型存储器，此类存储器采用富含电荷陷阱的HfO2等高K材料取代 S0N0S存储器中的氮化硅材料作为电荷俘获层。所述存储单元管同时还可以是纳米晶存储器(nano-crystal memory)，此类存储器采用具有量子点(quantum dot)的纳米晶材料取代 S0N0S存储器中的氮化硅材料作为电荷存储媒介。如图8所示，为本发明实施例一的垂直沟道的选择晶体管和存储单元管在工作时纵向传输电流的原理示意图。通过控制所述漏选择管及源选择管的开启和关闭来选中需要操作的存储单元管所在存储模块(即存储单元管串)，在选择晶体管的栅极上施加适当的正电压+Vsel (例如+3V)，则重掺杂的η型漏/源区和P型体区的电子受该正向电压吸引， 向体区与栅氧化层界面移动并逐渐形成可以导电的沟道。通过控制存储单元管的开启和关断来实现该存储单元管的导通传输功能，在存储管的栅极(即字线WL)上施加一正的传输电压+Vp(例如+3V)，则P型体区的电子受该正向电压吸引，向体区与栅氧化层界面移动并逐渐形成可以导电的沟道。当选择管和存储单元管栅极施加的正电压为合适数值时，所形成的反型导电沟道彼此连通，且底部连接线是η+掺杂，也可以提供反型载流子(电子)， 则整个存储单元串的体区与栅介质界面处形成从自上而下的导电沟道，可理解为形成了贯通的η-区。在该沟道两端连接的位线BL施加合适电压，(例如分别为+4V和0V)，则导电沟道内的电子受两条位线之间的电场作用，按照一定方向流动，从而实现传输，如图8中左侧一支选中导通的存储模块(图中未画完全)。反之，若选择管的栅极未施加选中电压， 或某几个存储单元管的字线未施加传输电压，则体区与栅氧化层界面处不会形成反型的导电沟道，即不能实现传输功能，如图8中右侧一支选中导通的存储模块。此时，未施加传输电压的存储单元管与已形成反型沟道的存储单元管在体区出现一个明显的η型反型沟道 (η-区)与ρ型体区的界面，如右图中虚线椭圆框所示，形成已经导通的存储单元管的虚拟源区(V-S)。在本发明的一个实施例中，如果在选中的存储单元管的字线施加编程电压，且将所述选中的存储单元管与所述漏选择管之间的存储单元管开启，并将所述选中的存储单元管与所述源选择管之间的存储单元管关闭，同时向与所述选中的存储单元管的漏选择管相连的位线施加编程电压，并向其他位线施加接地电压，则对所述选中的存储单元管进行编程写入操作。具体地，如图9a所示，为对本发明实施例一的垂直折叠式存储器结构进行编程操作时各引线所加的电压示意图。图9b所示为本发明提出存储单元管阵列在编程时的机理示意图。对于要编程的SONOS存储单元管A，向于其栅极连接的字线施加一个负的编程电压VP2 (例如-5V)，并向与其所在存储模块的漏选择管漏极连接的位线施加一个正的编程电压VPl (例如3V)，其余位线均接地。同时，对于从存储单元管A到所在存储模块的漏选择管之间的所有存储单元管，将与其栅极所连接的字线均加一个编程传输电压VPp (例如 2V)，使得电压VPl能够传输到存储单元管A的虚拟漏极。而对于从存储单元管A的连接的相邻存储单元管开始到单元模块的源选择管之间的所有存储单元管，将与其栅极所连接的字线以及与源选择管源极相连的位线均接地，以禁止电压VPl传输到其他存储单元管。这种连接条件下，在存储单元管A所在的存储模块之中，存储单元管A的栅极被施加电压VP2，虚拟源极被施加电压VP1，选中存储单元管A的虚拟漏极将产生未反型的体区与虚拟漏极的带带隧穿(BBT)，体区的部分电子通过带带隧穿注入η-区，而空穴中的少部分，由于此时栅极所加的负电压，获得较大能量，从而成为热空穴，将穿越体区与隧穿氧化层之间的势垒，注入至电荷俘获层，即带带隧穿热空穴注入(BBHH)。注入的热空穴位于虚拟漏极附近氮化硅层中的电荷俘获中心。氮化硅电荷俘获中心俘获的空穴将中和擦除时俘获的电子，从而降低存储单元管虚拟源极附近的局部沟道开启电压。当读取时，就可得到较低的开启电压VT2。由于带带隧穿的概率受控制电压和体材料的禁带宽带Eg决定，较小禁带宽度的半导体更易发生隧穿，Ge的禁带宽度比Si小(Si的禁带宽度为1. 12eV, Ge的禁带宽度为0. 67eV)，因此在本发明的实施例中可在体区中掺杂少量的Ge，以减小Eg来增加隧穿概率，从而提高编程效率。在本发明的另一个实施例中，其中，如果在选中的一个或多个存储单元管的字线施加擦除电压，并向与所述选中的一个或多个存储单元管相连的漏选择管和源选择管的漏选择线和源选择线施加接地电压，同时对所有位线施加接地电压，则对所述选中的一个或多个存储单元管进行擦除操作。具体地，如图10所示，为对本发明实施例一的垂直折叠式存储器结构进行擦除操作时各引线所加的电压示意图。在该实施例中，擦除操作是块擦除，若η个ST(String)为一块存储区，可对选中区进行整体擦除。对于选中区块内的存储模块(存储单元串)，每条字线加擦除电压VEl (例如8V)，向与这些存储模块的漏选择管、源选择管的栅极施加擦除传输电压VEp (例如5V)，每条位线接地。在所述偏置条件下，存储模块中所有SONOS存储单元管的氮化硅层中的电荷陷阱俘获中心将通过F-N隧穿效应注入电子，从而使得存储单元管的开启电压升高至VT1。在本发明的再一个实施例中，如果在选中的存储单元管的字线施加读取电压，且向与所述选中的存储单元管相连的漏选择管和源选择管的漏选择线和源选择线以及未选择的字线施加适当的读取传输电压，并向所述漏选择管的漏极和源选择管的源极相连的位线分别施加读取电压和接地电压，并使得其余未选中的位线浮空，则对所述选中存储单元管进行读取操作。具体地，如图Ila所示，为对本发明实施例一的垂直折叠式存储器结构进行读取操作时各引线所加的电压示意图。如图lib所示，为对本发明实施例一的垂直折叠式存储器结构在读取时的机理示意图。对于需要读取的SONOS存储单元管A，向与其栅极连接的字线施加一个读取电压VR2(例如2V)，并将其所在存储模块的源选择管源极连接的位线，即后一列的位线接地；向与其所在存储模块的漏选择管漏极连接的位线施加读取电压 VRl (例如IV)。其余位线均浮空。同时，对于在存储模块中未选中的存储单元管来说，以及漏/源选择管，向与其栅极所连接的字线施加一个读取传输电压VRp (例如3V)，分别向漏选择管和源选择管的栅极施加电压VRpl、VRpl (例如3V和2V)，使得电压VRl能够传输到存储单元管A的虚拟漏极，且接地电压能够传输到存储单元管A的虚拟源极。在所施加的连接条件下，对待读取的存储单元管A，读取电压VR2将在虚拟漏极结区产生一个耗尽区，在该耗尽区的作用下，虚拟漏极附近未被中和的陷阱电子的影响将被屏蔽；而在编程操作时虚拟源极附近注入空穴的控制下，读取电流可以在存储单元管的漏端并通过位线BLl中读出ο实施例二本发明实施例二的垂直折叠式存储器结构包括呈列和行分布的存储单元管组， 所述存储单元管组包括多个存储单元管，其中，每个所述存储单元管的栅结构均与一个字线相连；多个漏选择管和多个源选择管，其中，第N列的存储单元管组中的每一个均与一个漏选择管相连，第N+1列的存储单元管组中的每一个均与一个源选择管相连；多个底部选择管，所述底部选择线连接在第N列的第M行的存储单元管组与所述第N+1列的第M+1行的存储单元管组之间，其中，每一行的所述存储单元管组对应的漏选择管的漏极和源选择管的源极均与同一个位线相连，所述N和M为整数。如图12所示，为本发明实施例二的垂直折叠式存储器结构的俯视图。实施例一需要顶层位线(BL) “扭曲”来实现一个存储串的两端分别连接不同的位线，而在实施例二中则提出顶层位线不“扭曲”而通过底部连接线的“扭曲”来实现，即如图12中的虚线所示。在整个存储阵列的底部连接着重掺杂的连接区域层，其连接方式是(为了说明方便，以下以 4X3X4的陈列为例，但本发明并不仅限于该数量的阵列)每个漏选择管所在的一支都和与之毗邻的同组(同Y坐标)后一排(X坐标更远离0点)的源选择管所在的一支通过同一个底部选择管连接，形成一个斜向串联的折叠“U”形结构，如图12中虚线所示。对于不相连的区域用绝缘介质进行隔离。顶层的位线即可平直走线。本发明实施例二所述的该种底部连接线走线方法，较实施例一，在工艺制造中存在差别，但都可实现位线复用，不同于已有的NAND架构存储器结构中必须同时需要位线和源线(SL)才可对存储器进行操作，减小了走线所占的空间，提高了存储单元的密度，可实现进一步的工艺尺寸缩小。为了叙述简单方便，实施例二的各项操作方法和原理均与实施例一的结构相同，在此不再赘述。本发明实施例提出的垂直折叠式存储器结构不仅结构简单，而且非常适合存储器的三维集成，从而极大地提高垂直折叠式存储器结构的高密度大容量存储能力。另外，本发明实施例提出的编程、擦除以及读取方式操作简单灵活。同时，本发明实施例对位线进行复用以替代传统NAND存储器中的源选择线(SL)，从而进一步简化了生产制造工艺，节约了空间，进一步提高存储效率和容量。另外，在本发明实施例中所有的晶体管都是纵向沟道的垂直晶体管，使得器件缩小尺寸更加可行，适用于将来存储器进一步缩小发展的需要。尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同限定。
权利要求
1.一种垂直折叠式存储器阵列结构，其特征在于，包括呈列和行分布的垂直折叠式存储模块，所述垂直折叠式存储模块包括漏选择管、底部连接线和源选择管，以及连接在所述漏选择管和所述底部连接线之间以及所述源选择管和所述底部连接线之间的多个存储单元管，其中，每个所述存储单元管的栅结构均与一个字线相连，每个所述漏选择管的漏极与一个位线相连，且第N列中第M个垂直折叠式存储模块中漏选择管的漏极与第N+1列的第M-I个垂直折叠式存储模块中源选择管的源极均与同一个位线相连，所述N列中所有垂直折叠式存储模块的漏选择管和源选择管的栅极分别与同一个漏选择线和同一个源选择线相连，所述N和M为整数。
2.如权利要求1所述的垂直折叠式存储器阵列结构，其特征在于，所述存储单元管包括管状多晶硅体区，其中，所述多晶硅体区中填充有绝缘介质；和包围所述多晶硅体区的管状栅结构。
3.如权利要求2所述的垂直折叠式存储器阵列结构，其特征在于，所述管状栅结构包括依次包围所述多晶硅体区的管状隧穿氧化层、管状氮化硅层、管状阻挡氧化层和管状栅极层。
4.如权利要求1所述的垂直折叠式存储器阵列结构，其特征在于，所述存储单元管为陷阱电荷俘获型存储器或纳米晶存储器。
5.如权利要求1所述的垂直折叠式存储器阵列结构，其特征在于，其中，如果在选中的存储单元管的字线施加编程电压，且将所述选中的存储单元管与所述漏选择管之间的存储单元管开启，并将所述选中的存储单元管与所述源选择管之间的存储单元管关闭，同时向与所述选中的存储单元管的漏选择管相连的位线施加编程电压，并向其他位线施加接地电压，则对所述选中的存储单元管进行编程写入操作。
6.如权利要求1所述的垂直折叠式存储器阵列结构，其特征在于，其中，如果在选中的一个或多个存储单元管的字线施加擦除电压，并向与所述选中的一个或多个存储单元管相连的漏选择管和源选择管的漏选择线和源选择线施加接地电压，同时对所有位线施加接地电压，则对所述选中的一个或多个存储单元管进行擦除操作。
7.如权利要求1所述的垂直折叠式存储器阵列结构，其特征在于，其中，如果在选中的存储单元管的字线施加读取电压，且向与所述选中的存储单元管相连的漏选择管和源选择管的漏选择线和源选择线以及未选择的字线施加读取传输电压，并向所述漏选择管的漏极和源选择管的源极相连的位线分别施加读取电压和接地电压，并使得其余未选中的位线浮空，则对所述选中存储单元管进行读取操作。
8.如权利要求1所述的垂直折叠式存储器阵列结构，其特征在于，所述存储单元管的管状沟道区为多晶硅或硅锗掺杂半导体。
9.一种垂直折叠式存储器阵列结构，其特征在于，包括呈列和行分布的存储单元管组，所述存储单元管组包括多个存储单元管，其中，每个所述存储单元管的栅结构均与一个字线相连；多个漏选择管和多个源选择管，其中，第N列的存储单元管组中的每一个均与一个漏选择管相连，第N+1列的存储单元管组中的每一个均与一个源选择管相连；多个底部连接线，所述底部连接线连接在第N列的第M行的存储单元管组与所述第N+1列的第M+1行的存储单元管组之间，其中，每一行的所述存储单元管组对应的漏选择管的漏极和源选择管的源极均与同一个位线相连，所述N和M为整数。
10.如权利要求9所述的垂直折叠式存储器阵列结构，其特征在于，所述存储单元管包括管状多晶硅体区，其中，所述多晶硅体区中填充有绝缘介质；和包围所述多晶硅体区的管状栅结构。
11.如权利要求10所述的垂直折叠式存储器阵列结构，其特征在于，所述管状栅结构包括依次包围所述多晶硅体区的管状隧穿氧化层、管状氮化硅层、管状阻挡氧化层和管状栅极层。
12.如权利要求9所述的垂直折叠式存储器阵列结构，其特征在于，所述存储单元管为陷阱电荷俘获型存储器或纳米晶存储器。
13.如权利要求9所述的垂直折叠式存储器阵列结构，其特征在于，所述存储单元管的管状沟道区为多晶硅或硅锗掺杂半导体。
全文摘要
本发明提出一种垂直折叠式存储器阵列结构，包括呈列和行分布的垂直折叠式存储模块，垂直折叠式存储模块包括漏选择管、底部连接线和源选择管，以及多个存储单元管，其中，每个存储单元管的栅结构均与一个字线相连，每个漏选择管的漏极与一个位线相连，且第N列中第M个垂直折叠式存储模块中漏选择管的漏极与第N+1列的第M-1个垂直折叠式存储模块中源选择管的源极均与同一个位线相连，N列中所有垂直折叠式存储模块的漏选择管和源选择管的栅极分别与同一个漏选择线和同一个源选择线相连。本发明实施例提出的垂直折叠式存储器阵列结构不仅结构简单，而且非常适合存储器的三维集成，从而极大地提高垂直折叠式存储器结构的高密度大容量存储能力。
文档编号H01L27/115GK102184740SQ201110034098
公开日2011年9月14日 申请日期2011年1月31日 优先权日2011年1月31日
发明者潘立阳, 袁方 申请人:清华大学