专利名称：半导体器件的制造方法
技术领域：
本发明涉及一种半导体器件的制造方法。
背景技术：
平板印刷技术中的微细化正在向曝光波长短波化、及增大曝光装置的成像光学系统的孔径(NA值)的方向发展。具体地，将曝光波长短波化为I线(波长365nm)、KrF受激准分子激光(波长M8nm)和ArF受激准分子激光(波长193nm)。另外，NA值也逐渐变大， 成为0. 9左右的值，通过进一步在投影透镜和基板之间灌满水进行液浸化，能够实现1以上的NA值。与此相对，在尖端领域装置中半导体器件所使用的最小间距图案尺寸也形成 hp (半间距)65nm — hp45nm — hp32nm的越来越微细化的发展线路。在此，作为转印hp32nm 图案的量产工具重点考虑EUV曝光、ArF液浸曝光这2种。不过，从器件开发日程的角度考虑，发现EUV曝光直到量产开始时期之前，对应于量产的装置赶不上器件开发的日程，因此正研究延长ArF液浸曝光的使用期来进行应用。但是，考虑到使用水(折射率1.43)作为液浸液的最大NA值的界限为1. 3 1. 35，此NA值的可转印的最小间距理论界限值为KlX 波长/NA = 0. 25X 193/1. 35 = 35. 7，不能转印 hp32nm 图案。另外，相对于现有的SOC工艺中，kl因子换算(在此kl是工艺因子)为0.35以上的工艺条件下形成最小间距位置图案的情况，对正在研究的应用于hp32nm节点SOC布线层等中的最小图案间距90nm图案来说，根据可应用曝光装置的关系，若kl = 0. 3左右时， 就在接近理论界限值kl = 0. 25的工艺条件下进行图案形成，在kl = 0. 3左右的工艺条件下构筑如逻辑布线图案这样的任意形状图案的操作非常困难。由于这种情况，作为32nm节点SOC对应的平板印刷技术，正在研究ArF液浸曝光 +两次构图技术。即，为了在kl = 0.35左右的工艺条件下形成图案，正在研究为了缓和转印到基板上的所希望的电路图案的图案间距而分解为多条掩模图案、并对所分解的掩模图案进行多重曝光或进行多重加工的图案转印方法。具体地，考虑以SOC的布线图案等的任意形状图案配置作为前提时，在分辨率的公式⑶=kl X曝光波长/NA (在此⑶为分辨率、NA为孔径)中kl > 0. 35的情况下，图案配置间距为⑶X2以上，即使不分割图案也可以通过一次曝光来转印，但在kl < 0. 35的情况下，通过一次曝光来转印图案配置间距为⑶X2以上的图案变得更困难，因此有分割掩模图案以便缓和图案的配置间距的方法。另外，两次构图法的图案分割方法有几种方法，存在如上所述的在密集配置的周期性图案中对每一个图案进行间隔以分割为两个掩模图案的方法，或在密集配置形成在同一层中的2维的电路图案的情况下，分割为χ方向成分和y方向成分的2种掩模图案的方法。这种分割的掩模图案可以通过多重曝光或所谓曝光一加工一曝光一加工的多重加工来形成所希望的图案。作为此种图案转印方法，有将分辨界限间距以下的图案一直缓和成可分辨的间距配置，从而分割图案图形的方法。例如，在ArF、NA = 1. 30的条件下，当加工比理论分辨界限值hp = 37nm更微细的32nmL/S(hp = 32nm)图案的情况下，对行图案每隔一行地分割为两个掩模图案，分别设为32nm行/USnm间距的图案。使用此方法进行多重曝光及多重加工来形成所希望的图案。(例如，参照下述的非专利文献1 4)。另外，有使用电子射线曝光法的多重曝光方法，还有通过将图案的弯曲部分作为分割边界，并在图案的弯曲部中的锐角部分中设计2重曝光部分，或者在钝角部分设计非曝光部分进行修正，形成所希望的图案的方法(例如，参照下述的专利文献1)。[非专利文献 1]SEMATECH Litho Forum 2006 conference proceedings[非专利文献 2]Proceedings of SPIE 2005, vol 5754-32[非专利文献 3]Proceedings of SPIE 2006, vol 5754-203[非专利文献 4]Proceedings of SPIE 2006, vol 6154-37[专利文献1]日本特开平11-135417公报在使用现有的两次构图法的图案转印方法中，根据处于同一层中的图案密度关系来判定是否进行掩模图案分割。即，如hp32nm等的很难通过一次曝光进行转印或者不可能转印的图案密度大的图案，使用分割的掩模图案进行多重曝光、多重加工，图案密度小的图案不进行分割，通过一次曝光来进行转印。然而，作为图案形成的特征，在通过一次曝光将形成拐角部并邻接的2边图案转印到基板上时，由于光强度的关系，会在拐角部生成圆形。例如，像MOS晶体管中的有源区域图案和栅极图案之间的关系那样，在配置形成角形的拐角部的有源区域图案、和在有源图案的上方而且接近拐角部的栅极图案的情况下，通过一次曝光来转印图案密度小的有源区域，在有源区域图案的角处生成圆形。由于栅极图案相对于有源区域图案的拐角部定位， 并重合加工，因为在有源图案的角处生成圆形，栅极图案的位置发生偏差，所以会存在晶体管的特性发生变化的问题。作为进一步小地抑制上述的角部圆形的手法，有光邻近效应修正技术，但使用此方法抑制圆形是有限制的。此外，为了确保相对于此晶体管特性的偏差的富裕度，采取充分确保操作上的余量，或者采取离开足够的距离进行布图直到不生成特性偏差的程度布图的措施，但这些对应措施具有芯片特性降低、面积扩大这样的问题。另外，在使用电子曝光法的多重曝光方法中，为了修正由邻近效果所引起的电子剂量，必须使用复杂形状的掩模，另外，由于没有以硬掩模为前提，因此会在掩模配置的精度和成本上存在问题。
发明内容
因此，为了解决上述问题而完成本发明，其目的在于根据不同层的图案的密度关系来判定是否分割掩模图案并进行多重曝光以及多重加工，从而抑制图案拐角部的角部圆形，消除晶体管特性的变化。本发明的一个实施方式的半导体器件的制造方法中，上述半导体器件在同一层中包括形成外角的拐角部并邻接的2边的图案、和密集配置的周期性图案，该半导体器件的制造方法包括以下工序(a)用具有第1掩模图案的第1掩模，对与包含分割上述2边图案的第1边的第1分割图案和将上述周期性图案交错的第1交错图案相对应的区域进行曝光；(b)用具有第2掩模图案的第2掩模，对与包含分割上述2边图案的第2边的第2分割图案、和将上述周期性图案交错的第2交错图案相对应的区域进行曝光。根据本发明的一实施方式，通过分别对第一方向的图案边缘和第二方向的图案边缘进行曝光，经转印、重合加工，就可以抑制图案拐角的角部圆形。在将此曝光方法应用到 MOS晶体管的有源区域图案的加工中时，能够解决由栅极图案的位置偏差所引起的晶体管特性变化的问题，上述栅极图案是相对于有源区域图案的拐角部定位并重合加工而成的。
图1是表示转印到本发明的实施方式1的半导体器件上的图案的图。图2是表示本发明的实施方式1的曝光工序的图。图3是表示本发明的实施方式1的曝光工序的图。图4是表示通过本发明的实施方式1的曝光工序所转印的图案的图。图5是表示现有技术的曝光工序的图。图6是表示现有技术的曝光工序的图。图7是表示通过现有技术的曝光工序所转印的图案的图。图8是表示本发明的实施方式2中的图案转印方法的图。图9是表示本发明的实施方式2中的图案转印方法的图。图10是表示本发明的实施方式2中的图案转印工序的图。图11是表示本发明的实施方式2中的图案转印工序的图。图12是表示本发明的实施方式2中的图案转印工序的图。符号说明1、27有源区域图案，la、Ua第1边，lb、12b第2边，2J8栅极图案，3、5、8、10、11、 15,16掩模图案，4、6、9、27、四、30抗蚀剂图案，7、12、17图案，13,14掩模，18硅基板，19氮
化硅膜，20第1硬掩模，21第2硬掩模，22,24有机抗反射膜，23、25抗蚀剂膜，沈图案。
具体实施例方式实施方式1图1是表示转印到本发明的实施方式1的半导体器件的基板上的图案的图。下面结合
此图案转印方法。图1是表示MOS晶体管的布案例子的图，配置有包含形成90度的外角的拐角部并邻接的第1、第2边la、lb的有源区域图案1，和在此有源区域图案1的上方且接近拐角部配置的栅极图案2。在此，在本发明的实施方式中，虽然对形成90度的外角的拐角部的 MOS晶体管的有源区域图案进行说明，但也可以是形成小于180度的外角的拐角部的图案。接下来，对有源区域图案1的转印方法进行说明。在此，现有的图案转印方法，根据处于同一层中的图案的密集密度的关系来判定是否分割掩模图案并进行多重曝光及多重加工。例如，将SOC等的任意形状图案配置作为前提进行考虑时，一般，在分辨率(⑶=klX曝光波长/NA)中kl > 0. 35的尺寸区域的图案，构筑通过一次曝光形成抗蚀剂图案的工艺，对应于kl < 0. 35的尺寸区域(最小图案配置间距为CDX2)的图案，由于很难通过1次曝光进行转印，因此有时分割掩模图案以便缓和配置的间距。然而，本实施方式的特征在于还根据不同层的图案的密集密度的关系判定是否分割掩模图案并进行多重曝光及多重加工。即，如本实施方式所表示的MOS晶体管那样，当具有90度外角的拐角部的有源区域的图案1、和相对于此有源区域图案1的拐角部定位并进行重合加工的栅极图案2是接近的关系的情况下，判定为分割掩模图案并进行多重曝光及多重加工。图2、图3是表示为了形成有源区域图案1，使用分割的掩模图案的曝光工序的图， 下面进行说明。图2(a)是表示第1掩模的图，第1掩模的第1掩模图案(掩模图案3)包含与包括分割有源区域图案1的第1边Ia的第1分割图案相对应的区域。图3(a)是表示第2掩模的图，第2掩模的第2掩模图案(掩模图案5)包含与包括分割有源区域图案1的第2边Ib的第2分割图案相对应的区域。其次，图2(b)是使用曝光装置使图2(a)的掩模图案3在基板上成像时的光学图像模拟结果，图3(b)是使用曝光装置使图3(a)的掩模图案5在基板上成像时的光学图像模拟结果。再次，图2(c)是表示使用曝光装置将图2(a)的掩模图案3转印在基板上的抗蚀剂图案4的图、图3(c)是表示使用曝光装置将图3(a)的掩模图案5转印在基板上的抗蚀剂图案6的图。接着，使用这两个抗蚀剂图案，对基板上的被加工膜进行2次加工、合成，就能够加工如图4所示的抑制了角部圆形的图案7。在此，通过在两个图案重合的边界区域附近(分割区域附近)附加重叠的部分，就具有防止由在基板上对每个图案进行曝光时的重合偏差所引起的转印图案断开的效果。由此，使用本实施方式中的图案转印方法，就可以形成图1中所示的具有90度外角的拐角部的有源区域图案1。接着，下面说明不分割掩模图案而形成有源区域图案1时的有源区域图案1的形成方法。为了作比较，在图5(a)中表示具有90度外角的拐角部的掩模图案8，在图5(b)中表示使用曝光装置使此掩模图案8在基板上成像时的光学图像模拟结果，以及在图5 (c)中表示转印在基板上的图案9。如图所示，可知对掩模图案8来说，当将90度布图的角部投影到基板上时，会生成圆形。因此，转印图案9也在角部生成圆形。另外，在图6中，为了尽可能使转印图案形状接近设计图案，进行光接近效应修正 (Opticalo Proximity effect Correction、0PC)，设为如图 7 (a)所示的掩模图案 8，由此进行抑制角部圆形的修正。通常，通过被称为规则基准OPC或模型基准OPC的计算机处理来生成这种掩模图案8，但也有通过手动配置来配置这种掩模图案8的情况。通过像这样地对掩模图案最优化，和图5相比也能够进一步抑制角部圆形。但是，即使进行这种修正，在使用曝光波长为248nm、193nm这样的紫外光 远紫外光作为光源的情况下，还会在距角部 IOOnm左右的范围内残留圆形状。如此，比较图4和图5以及图6时，可知在使用本实施方式1的图4中，在有源区域图案的角部明显消除了圆形。如图5和图6所示，一旦在有源区域图案1中生成了角部圆形，在进行栅极图案2的定位时，由于栅极图案2和有源区域1的相对位置的偏差量，如图7(a)或图7(b)所示，图案间的相对位置发生了变化。从而，由于角部圆形形状，栅极长度因重合偏差而发生变化，即，发生了晶体管特性偏差。根据上述情况，如本实施方式，通过根据不同层的密集密度的关系来判定是否分割掩模图案并进行多重曝光及多重加工，就能够消除有源区域图案的角部圆形，相对于有源区域图案定位并重合加工的栅极图案的位置偏差消失，能够消除晶体管特性的变化。实施方式2图8、图9是表示在半导体器件的基板上，加工具有形成拐角部并邻接的2边的非密集配置的图案、和被密集配置的图案的工艺的图，本实施方式2的特征在于，在使用实施方式1中所示的两个方向的其他掩模图案进行转印时，还同时分割、转印形成密集配置图案的掩模图案这一点。以下结合附图进行说明。图8(c)、图9(c)是想转印的所期望的图案，在同一层中形成。图8(c)中所示的图案12是邻接间隔比较宽的非密集配置的孤立的图案，图9(c)中示出的图案17是邻接间隔比较狭小的密集配置的周期性图案。在本实施方式中，虽然此图案12在χ轴，y轴上包含形成90度的外角的拐角部并邻接的第1、第2的边12a、12b，但也可以包含形成小于180度的拐角部并邻接的第1、第2边。而且，在本实施例中，根据后述的ArF扫描曝光装置的条件， 上述的kl值为0. 31左右时，周期性图案的最小图案配置间距为130nm。另外，图8的图案 12和图9的各个图案17的距离，比图9的图案17彼此之间的距离大。图8(a)和图9(a)是包含在第1掩模(掩模13)上形成的掩模图案10和掩模图案15的第1掩模图案，掩模图案10包含与包含分割图案12的第2边12b的分割图案相对应的区域，掩模图案15包含与间隔图案17的第1间隔图案相对应的区域。图8(b)和图9(b)是包含在第2掩模(掩模14)上形成的掩模图案11和掩模图案16的第2掩模图案，掩模图案11包含与包含分割图案12的第1边12a的分割图案相对应的区域，掩模图案16包含与间隔图案17的第2间隔图案相对应的区域。使用以上的掩模图案，通过第1掩模13和第2掩模图案14进行曝光，经加工、转印，能够在同一层中形成图案12、17。在此，由于形成拐角的邻接的2边图案的转印方法与实施方式1相同，所以省略说明。接着，结合图10、图11进行各工序的说明。图10、图11是示意性地表示本发明的实施方式中的工艺流程的各工序的基板剖面构造的图。下面说明各工序。在此，图10相当于图8(c)的A-A’方向的剖面，图11相当于图9(c)的B_B’方向的剖剖面。另外，图10和图11是在同一基板上进行的工序。在硅基板18上依次层积氮化硅膜19(膜厚150nm)、第1硬掩模20 (多晶硅、膜厚150nm)、第2硬掩模21 (氧化硅、膜厚150nm)、有机抗反射膜22 (BrewerScience公司制 ARC-29A、膜厚78nm)、抗蚀剂膜23 (信越化学公司制、SAIL-X121、膜厚200nm)(图10 (a)、图11(a))。接着，在此基板上使用ArF扫描曝光装置(曝光波长193nm、NA = 0. 93)对第1掩模图案进行曝光、显影，形成所希望的抗蚀剂图案(图10 (b)、图11 (b))。接着，以此抗蚀剂图案作为掩模对基底的有机抗反射膜22进行选择地刻(图 10 (c)、图11 (c))、使用规定条件对第2硬掩模21进行选择蚀刻，进行加工(图10 (d)、图 11(d))。接着，再次依次层积有机抗反射膜M、抗蚀剂膜25 (图10 (e)、图11 (e))。相对于使用第1掩模图案而转印的抗蚀剂图案定位第2掩模图案，重合并曝光，然后进行规定的显影处理，形成所希望的抗蚀剂图案(图10(f)、图11(f))。再有，根据设计规则，也可以事先在基板上形成定位用的基准图案，相对于此基准图案，定位第1掩模图案及第2掩模图案， 进行重合并曝光。接着，以形成的抗蚀剂图案作为掩模，对有机抗反射膜M进行选择蚀刻(图 10 (g)、图11 (g))、以所形成的抗蚀剂图案及第2硬掩模图案作为掩模，对第1硬掩模图案 20进行选择蚀刻(图10(h)、图11(h))、然后以第1硬掩模图案及第2硬掩模图案作为掩模，对基底的氮化硅膜19进行选择蚀刻。接着，对硅基板18蚀刻150nm的深度，在除掉第1硬掩模20及第2硬掩模21、氮化硅膜19之后，就能够在硅基板18上形成所希望的图案沈(图10 (i)、图11 (i))。根据上述，通过在同一基板上进行图10以及图11的各工序，就可以在同一层中形成图8(c)及图9(c)的图案。图12是表示使用上述工序形成的电路图案的一个例子的图，形成有实施方式1所示的有源区域图案和栅极图案。图12(b)及图12(c)在是同一掩模上形成的掩模图案，是为了转印图12(a)中表示的有源区域图案27而分割掩模图案的掩模图案的例子。上侧的两个图案，是为了分别利用不同的掩模图案来转印夹持拐角部的χ方向图案边缘和y方向图案边缘而进行分割的结构，在图中示出的最下面的图案是为了缓和图案间距而分割的结构。如以上所述，根据同一层及不同层的图案的密集密度的关系判定是否分割掩模图案并进行多重曝光及多重加工，就可以在同一掩模上形成掩模图案，可以得到图12(a)表示的所希望的电路图案。在此，与实施方式1相同地，通过在两个图案重合的边界区域附近(分割区域附近)附加重叠部分，就具有防止在基板上对各个图案进行曝光时的重合偏差所引起的转印图案被断开的效果。另外，在本实施方式中，图12(b)的图案及图12(c)的图案分别为不同的掩模，但也可以在同一掩模基板上分区域事先制作，可以降低成本。
权利要求
1.一种半导体器件的制造方法，其特征在于 上述半导体器件在同一层中包含邻接间隔为第一间隔的非密集配置的孤立图案，和邻接间隔比上述第一间隔狭小的密集配置的周期性图案；上述孤立图案包含形成小于180度的外角的拐角部并邻接的第1、第2边；该半导体器件的制造方法包括下述工序(a)通过使用具有第1掩模图案的第1掩模，对对应于包含分割上述孤立图案的上述第 1边的第1分割图案和间隔上述周期性图案的第1间隔图案的区域进行曝光；(b)通过使用具有第2掩模图案的第2掩模，对对应于包含分割上述孤立图案的上述第 2边的第2分割图案和间隔上述周期性图案的第2间隔图案的区域进行曝光，上述第1掩模图案和上述第2掩模图案在分割区域附近具有重叠的规定区域， 上述孤立图案是有源区域图案，上述有源区域图案的一部分是利用上述第1掩模来形成，上述有源区域图案的另一部分是利用上述第2掩模来形成，在上述分割区域附近重叠的上述规定区域是在利用上述第1掩模和第2掩模共同地进行曝光时被掩模。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于上述半导体器件还包括在上述孤立图案上方且接近上述拐角部配置的栅极图案。
3.根据权利要求1所述的半导体器件的制造方法，其特征在于上述工序(a)及(b)中包括将上述第1、第2掩模图案转印到硬掩模上的工序。
4.一种半导体器件的制造方法，其特征在于 上述半导体器件包括包含形成小于180度的外角的拐角部并邻接的第1、第2边的有源区域图案，和在上述有源区域图案上方且接近上述拐角部配置的栅极图案； 该半导体器件的制造方法包括下述工序(a)通过使用具有第1掩模图案的第1掩模，对对应于包含分割上述有源区域图案的上述第1边的第1分割图案的区域进行曝光；(b)通过使用具有第2掩模图案的第2掩模，对对应于包含分割上述有源区域图案的上述第2边的第2分割图案的区域进行曝光，上述第1掩模图案和上述第2掩模图案在分割区域附近具有重叠的规定区域， 上述有源区域图案的一部分是利用上述第1掩模来形成，上述有源区域图案的另一部分是利用上述第2掩模来形成，在上述分割区域附近重叠的上述规定区域是在利用上述第 1掩模和第2掩模共同地进行曝光时被掩模。
5.根据权利要求4所述的半导体器件的制造方法，其特征在于上述半导体器件还包括在与上述有源区域图案处于同一层中且邻接间隔为第一间隔的密集配置的周期性图案；上述有源区域图案是邻接间隔比上述第一间隔宽的非密集配置的孤立图案； 上述工序(a)包含用具有上述第1掩模图案的上述第1掩模，对对应于包含分割上述孤立图案的上述第1边的上述第1分割图案和间隔上述周期性图案的第1间隔图案的区域进行曝光；上述工序(b)包含用具有上述第2掩模图案的上述第2掩模，对对应于包含分割上述孤立图案的上述第2边的上述第2分割图案和间隔上述周期性图案的第2间隔图案的区域进行曝光。
6.根据权利要求4所述的半导体器件的制造方法，其特征在于上述工序(a)及(b)中包括将上述第1、第2掩模图案转印到硬掩模上的工序。
7.根据权利要求4所述的半导体器件的制造方法，其特征在于上述第1掩模和第2掩模通过在同一掩模基板上划分上述第1、第2掩模图案的区域而形成。
8.一种半导体器件的制造方法，其特征在于上述半导体器件在同一层中包括邻接间隔为第一间隔的孤立图案，和邻接间隔比上述第一间隔狭小的周期性图案；上述孤立图案包含形成小于180度的外角的拐角部并邻接的第1、第2边；该半导体器件的制造方法包括下述工序(a)通过使用具有第1掩模图案的第1掩模，对对应于包含分割上述孤立图案的上述第 1边的第1分割图案和间隔上述周期性图案的第1间隔图案的区域进行曝光；(b)通过使用具有第2掩模图案的第2掩模，对对应于包含分割上述孤立图案的上述第 2边的第2分割图案和间隔上述周期性图案的第2间隔图案的区域进行曝光，上述第1掩模图案和上述第2掩模图案在分割区域附近具有重叠的规定区域，上述孤立图案是有源区域图案，上述有源区域图案的一部分是利用上述第1掩模来形成，上述有源区域图案的另一部分是利用上述第2掩模来形成，在上述分割区域附近重叠的上述规定区域是在利用上述第1掩模和第2掩模共同地进行曝光时被掩模。
全文摘要
本发明提供一种半导体器件的制造方法。由于在有源区域图案的角处生成圆形，配置在有源图案上的栅极图案面积发生变化，由此产生晶体管特性变化的问题。本发明中的、在同一层中包含形成外角的拐角部并邻接的2边图案和密集配置的周期性图案的半导体器件的制造方法，包括下述工序(a)用具有第1掩模图案的第1掩模，对对应于包含分割上述2边图案的第1边的第1分割图案和间隔上述周期性图案的第1间隔图案的区域进行曝光；(b)用具有第2掩模图案的第2掩模，对对应于包含分割上述2边图案的第2边的第2分割图案和间隔上述周期性图案的第2间隔图案的区域进行曝光。
文档编号H01L21/00GK102157350SQ20111005065
公开日2011年8月17日 申请日期2008年1月11日 优先权日2007年1月11日
发明者今井彰, 筱原正昭 申请人:瑞萨电子株式会社