专利名称：半导体器件及其制造方法
技术领域：
本实施方式涉及半导体器件及其制造方法。
背景技术：
功率用半导体器件要求高耐压和低的导通电阻。过去，作为功率用半导体器件，已知的是具有形成在N+型半导体层上的N型半导体层、双重形成在N型半导体层内的低浓度的P型基极层及高浓度的N型源极层、形成在N型半导体层内的埋入层的称为平面栅极型 DMOS (Double-DiffusedMOSFET 双重扩散型金属氧化物半导体场效应晶体管)晶体管的纵型半导体器件。在该过去的DMOS晶体管中，在N型半导体层上形成P_型外延层，在该P_型外延层以预定的间隔形成有P型基极层，在以该预定的间隔形成的P型基极层之间形成有到达N 型半导体层的N型埋入层，在该N型埋入层上即在P型外延层形成有N型杂质层。通过该N型埋入层，在P—型外延层侧延伸出耗尽层，降低漏源间的电容及漏栅间的电容。但是，在该结构的DMOS晶体管中，N型埋入层对导通电阻不造成影响，S卩，耐压及导通电阻与不具有埋入层的通常的平面栅极型DMOS晶体管大致相同。因此，具有不能得到维持耐压且导通电阻低的平面栅极型DMOS晶体管的问题。
发明内容
本发明的实施方式提供一种导通电阻低的半导体器件及其制造方法。本发明的一方式的半导体器件，其特征在于，具备第1导电型的第1半导体层； 形成在上述第1半导体层上，杂质浓度低于上述第1半导体层的第1导电型的第2半导体层；选择性地形成在上述第2半导体层中，在距离上述第2半导体层的表面为第1深度处， 具有比上述第2半导体层的表面正下方的杂质浓度高的第1峰值杂质浓度的第1导电型的第1埋入层；选择性地形成在上述第2半导体层中，与上述第1埋入层相邻，在距离上述第 2半导体层的表面为与上述第1深度大致相等的第2深度处，具有第2峰值杂质浓度的第2 导电型的第2埋入层；选择性地形成在上述第2半导体层，重叠在上述第2埋入层的上部的第2导电型的基极层；选择性地形成在上述基极层的第2导电型的第3半导体层；选择性地形成在上述基极层，与上述基极层的上述第1埋入层侧的侧面分离，另一侧重叠在上述第3 半导体层的上部，下表面位于距离上述第2半导体层的表面为比上述第1深度浅的第3深度处的第1导电型的源极层；以及在上述基极层上及上述第1埋入层的上方的上述第2半导体层上，隔着栅极绝缘膜形成的栅电极。本发明的一方式的半导体器件的制造方法，其特征在于，具备在第1导电型的第1半导体层上外延生长杂质浓度低于上述第1半导体层的第1导电型的第2半导体层的工序；在上述第2半导体层的内部离子注入第1导电型的第1杂质而形成第1离子注入层及离子注入第2导电型的第2杂质而形成第2离子注入层，通过热使上述第1杂质、第2杂质扩散，从而在上述第2半导体层中，形成在距离上述第2半导体层的表面为第1深度处具有比上述第2半导体层的表面正下方的杂质浓度高的第1峰值杂质浓度的第1导电型的第1 埋入层，与上述第1埋入层相邻，形成在距离上述第2半导体层的表面为与上述第1深度大致相等的第2深度处具有第2峰值杂质浓度的第2导电型的第2埋入层的工序；在上述第 1埋入层的上方的上述第2半导体层上，隔着栅极绝缘膜形成栅电极的工序；在上述第2半导体层利用上述栅电极绝缘膜选择性地离子注入上述第2杂质，形成重叠在上述第2埋入层的上部的第2导电型的基极层的工序；在上述基极层利用上述栅电极绝缘膜选择性地离子注入上述第1杂质，形成与上述基极层的上述第1埋入层侧的侧面分离、且下表面位于距离上述第2半导体层的表面为比上述第1深度浅的第3深度处的第1导电型的源极层。根据本发明的实施方式，可得到导通电阻低的半导体器件及其制造方法。
图1是表示本发明的实施例1涉及的半导体器件的图，图IA是其剖面图，图IB是表示沿着图IA的A-A线的杂质浓度分布的图，图IC是表示沿着图IA的B-B线的杂质浓度分布的图。图2是表示本发明的实施例1涉及的第1比较例的半导体器件的图，图2A是其剖面图，图2B是表示沿着图2A的C-C线的杂质浓度分布的图。图3是表示本发明的实施例1涉及的第2比较例的半导体器件的图，图3A是其剖面图，图3B是表示沿着图3A的D-D线的杂质浓度分布的图。图4是依次表示本发明的实施例1涉及的半导体器件的制造工序的剖面图。图5是依次表示本发明的实施例1涉及的半导体器件的制造工序的剖面图。图6是依次表示本发明的实施例1涉及的半导体器件的制造工序的剖面图。图7是依次表示本发明的实施例1涉及的半导体器件的制造工序的剖面图。图8是依次表示本发明的实施例1涉及的半导体器件的制造工序的剖面图。图9是依次表示本发明的实施例1涉及的半导体器件的制造工序的剖面图。图10是依次表示本发明的实施例1涉及的半导体器件的制造工序的剖面图。图11是表示本发明的实施例2涉及的半导体器件的图，图IlA是其剖面图，图IlB 是表示沿着图IlA的E-E线的杂质浓度分布的图，图IlC是表示沿着图IlA的F-F线的杂质浓度分布的图。图12是表示本发明的实施例3涉及的半导体器件的图，图12A是其剖面图，图12B 是表示沿着图12A的G-G线的杂质浓度分布的图，图12C是表示沿着图12A的H-H线的杂质浓度分布的图。图13是表示本发明的实施例4涉及的半导体器件的图，图13A是其剖面图，图1 是表示沿着图13A的I-I线的杂质浓度分布的图，图13C是表示沿着图13A的J-J线的杂质浓度分布的图。图14是依次表示本发明的实施例4涉及的半导体器件的制造工序的主要部分的剖面图。图15是依次表示本发明的实施例4涉及的半导体器件的制造工序的主要部分的剖面图。图16是依次表示本发明的实施例4涉及的半导体器件的制造工序的主要部分的剖面图。图17是表示本发明的实施例5涉及的半导体器件的图，图17A是其剖面图，图17B 是表示沿着图17A的K-K线的杂质浓度分布的图，图17C是表示沿着图17A的L-L线的杂质浓度分布的图。图18是依次表示本发明的实施例5涉及的半导体器件的制造工序的主要部分的剖面图。图19是依次表示本发明的实施例5涉及的半导体器件的制造工序的主要部分的剖面图。图20是依次表示本发明的实施例5涉及的半导体器件的制造工序的主要部分的剖面图。图21是表示本发明的实施例6涉及的半导体器件的剖面图。图22是依次表示本发明的实施例6涉及的半导体器件的制造工序的主要部分的剖面图。图23是依次表示本发明的实施例6涉及的半导体器件的制造工序的主要部分的剖面图。图M是依次表示本发明的实施例6涉及的半导体器件的制造工序的主要部分的剖面图。
具体实施例方式以下，一边参照附图一边说明本发明的实施例。利用图1说明本发明的实施例1涉及的半导体器件。图1是表示半导体器件的图， 图IA是其剖面图，图IB是表示沿着图IA的A-A线的杂质浓度分布的图，图IC是表示沿着图IA的B-B线的杂质浓度分布的图。本实施例的半导体器件是在N+型半导体层上形成的N型半导体层内双重形成低浓度的P型基极层及高浓度的N型基极层的平面栅极型DMOS晶体管。该DMOS晶体管的进深方向是条纹状，在横方向以预定的间隔排列有多个该DMOS晶体管。如图IA所示，在半导体器件10中，在N+型(第1导电型)的第1半导体层11上形成有杂质浓度低于第1半导体层11的型的第2半导体层12。在此，第1半导体层11是漏极层。漏极层的杂质浓度及厚度例如是1E18 lE19cm_3、100ym左右。第2半导体层12是漂移层。漂移层的杂质浓度及厚度依存于元件的耐压，例如在得到200V的元件耐压的情况下为lE15cnT3、IOym左右。 在第2半导体层12，在距离第2半导体层12的表面为第1深度Xl (以下简称为深度XI)处，选择性地形成有具有比第2半导体层12的表面正下方的杂质浓度Nsl高的第1 峰值杂质浓度Npl (以下简称为杂质浓度Npl)的N型的第1埋入层13。
在第2半导体层12，与第1埋入层13相邻，在距离第2半导体层12的表面为与深度Xl相等的第2深度X2 (以下简称为深度处，选择性地形成有具有第2峰值杂质浓度 Np2(以下简称为峰值杂质浓度Np2)的P型(第2导电型)的第2埋入层14。第1埋入层13的上表面及第2埋入层14的上表面到达第2半导体层12的表面， 第1埋入层13和第2埋入层14邻接。如图IB所示，沿着A-A线的第1埋入层13的杂质浓度分布13a，是以深度Xl表示峰值杂质浓度Npl，并朝向第2半导体层12的上侧及下侧减少的凸状。第2半导体层12 的表面的杂质浓度Nsl小于第1埋入层13的峰值杂质浓度Npl。在第2半导体层12选择性地形成有重叠在第2埋入层14的上部的P型的基极层 15。基极层15的下表面位于距离第2半导体层12的表面为与深度Xl大致相等的第4深度X4(以下简称为深度X4)处。基极层15还重叠形成在第1埋入层13的第2埋入层14侧的上部。在基极层15，在中央部选择性地形成有P+型的第3半导体层16。第3半导体层 16为了降低基极层15和源电极(未图示)的接触电阻而设置。如图IC所示，沿着B-B线的第2埋入层14的杂质浓度分布14a，是以深度Xl表示峰值杂质浓度Np2，并朝向第2半导体层12的上侧及下侧减少的凸状。峰值杂质浓度Np2 设定为与峰值杂质浓度Npl大致相等。沿着B-B线的基极层15的杂质浓度分布15a，从第2半导体层12的表面朝向内部减少。同样，沿着B-B线的第3半导体层16的杂质浓度分布16a从第2半导体层12的表面朝向内部减少。其结果，沿着B-B线的总的杂质浓度分布以杂质浓度分布14a、杂质浓度分布15a、 杂质浓度分布16a之和表示。因此，第2半导体层12的表面正下方的杂质浓度Ns2高于峰值杂质浓度Np2。在基极层15，选择性地形成有一侧与基极层15的第1埋入层13侧的侧面分离、另一侧重叠在第3半导体层16的上部的η+型的源极层17。源极层17的下表面位于距离第 2半导体层12的表面为比深度Xl浅的第3深度Χ3(以后简称为深度Χ3)处。在基极层15上及第1埋入层13的上方的第2半导体层12上隔着栅极绝缘膜18 形成有栅电极19。在第1半导体层11的下表面(与第2半导体层12侧相反侧的面)形成有漏电极 (未图示)。栅电极19的周围由绝缘膜(未图示)覆盖。源极层17及第3半导体层16连接在源电极(未图示)。在上述的结构的半导体器件10中，构成为仍然维持源漏间的耐压而导通电阻下降。接着，关于半导体器件10的动作，与第1比较例的半导体器件及第2比较例的半导体器件对比进行说明。图2是表示第1比较例的半导体器件的图，图2Α是其剖面图，图2Β是表示沿着图 2Α的C-C线的杂质浓度分布的图。图3是表示第2比较例的半导体器件的图，图3Α是其剖面图，图3Β是表示沿着图3Α的D-D线的杂质浓度分布的图。在此，第1比较例的半导体器件是指不具有第1埋入层13及第2埋入层14的平面栅极型DMOS晶体管。第2比较例的半导体器件是指具有第1埋入层13、不具有第2埋入层14的平面栅极型DMOS晶体管。在平面栅极型DMOS晶体管中，导通电阻由载流子从源极层17移动到第1半导体层11的路径的电阻的总和决定。作为其主要的因素有MOS晶体管的沟道电阻R1、在栅电极 19下的半导体层积累载流子的状态时的积累电阻R2、表示从栅电极19下的基极层15到第 2半导体层12的电流的扩散容易度的JFETCJunction field Effect Transistor 面结型场效应晶体管)电阻R3、第2半导体层12的体电阻即漂移电阻R4等。DMOS晶体管的源漏间的耐压，根据由基极层15和第2半导体层12形成的PN结二极管的雪崩电压决定。如图2B所示，在第1比较例的半导体器件30中，栅电极19下的半导体层的杂质浓度分布31a从表面朝向内部减少，在基极层15的下表面附近一定。由此，栅电极19的正下方的半导体层的杂质浓度升高，基极层15的下表面附近的杂质浓度降低。JFET电阻R3依存于构成JFET结构的基极层15的两下端部所围绕的区域的杂质浓度。其结果，栅电极19的正下方的杂质浓度高，基极层15的下表面附近的杂质浓度低时， JFET电阻R3增大。因此，在第1比较例的半导体器件30中，得不到低的导通电阻。如图3所示，在第2比较例的半导体器件40中，栅电极19的正下方的半导体层的杂质浓度分布41a通过与第1埋入层13相同的埋入层41，栅电极19的正下方的半导体层的杂质浓度降低，基极层15的下表面附近的杂质浓度升高。其结果，构成JFET结构的基极层15的两下端部所围绕的区域的杂质浓度增大，所以JFET电阻R3减少。但是，作为其副作用，在基极层15的底面端部雪崩击穿，源漏间耐压下降。因此，在第2比较例的半导体器件40中，不能仍维持源漏间耐压而得到低的导通电阻。另一方面，在本实施例的半导体器件10中，通过第1埋入层13，栅电极19的正下方的半导体层的杂质浓度降低，基极层15的下表面附近的杂质浓度升高，所以JFET电阻R3 减少。而且，第2埋入层14补偿第1埋入层13的电荷，耗尽层容易扩大，所以抑制基极层15的底面端部的雪崩击穿，维持源漏间的耐压。这是因为第1埋入层13的杂质量和第 2埋入层14的杂质量被设定为相等。因此，在本实施例的半导体器件10中，可以仍维持源漏间耐压而得到低的导通电阻。而且，栅电极19的正下方的杂质浓度减少，所以开关时的栅极电荷量降低，可以使半导体器件10高速地动作。接着，对半导体器件10的制造方法进行说明。图4至图8是依次表示半导体器件 10的制造工序的剖面图。首先，如图4所示，作为第1半导体层11，例如在添加lE19cm_3左右的砷(As)的 N+型硅基板，例如通过气相外延法形成添加lE15cm_3左右的磷(P)的型硅层作为第2半导体层12。接着，如图5所示，在第2半导体层12上，形成具有与形成第1埋入层13的预定的区域对应的开口 51a的抗蚀剂膜51。将抗蚀剂膜51作为掩膜，在第2半导体层12的内部以掺杂量2E12cm_2左右深注入P离子(第1杂质离子)，形成离子注入层52 (第1离子注入层)。离子注入层52的注入深度设为距离表面的深度为深度Xl。接着，去除抗蚀剂膜51之后，如图6所示，形成具有与形成第2埋入层14的预定的区域对应的开口 53a的抗蚀剂膜53。将抗蚀剂膜53作为掩膜，在第2半导体层12的内部以掺杂量2E12cm_2左右深注入硼(B)离子(第2杂质离子)，形成离子注入层54(第2离子注入层)。离子注入层M的注入深度设为距离表面的深度为深度X2。接着，去除抗蚀剂膜53之后，如图7所示，实施活性化退火，从离子注入层52使P 热扩散而形成第1埋入层13，从离子注入层M使B热扩散而形成第2埋入层14。P、B在第2半导体层12内各向同性地扩散。通过控制掺杂量、离子注入深度、退火时间，得到上表面到达第2半导体层12的表面、交替邻接的第1埋入层13及第2埋入层 14。接着，如图8所示，隔着栅极绝缘膜18先形成栅电极19之后，选择性地形成P型的基极层15，该基极层15重叠在第2埋入层14的上部，进而重叠在第1埋入层13的第2 埋入层14侧的上部，下表面位于距离第2半导体层12的表面为与深度Xl大致相同的深度 X4处。具体地，将第2半导体层12的表面热氧化而形成栅极绝缘膜18。接着，在栅极绝缘膜18上，通过CVD(Chemical Vapor D印osition 化学气相沉积)法形成添加P的多晶硅膜，通过光刻法构图而形成栅电极19。接着，通过将栅电极19作为掩膜的自对准法，通过栅极绝缘膜18浅注入B离子，在第2半导体层12的表面形成离子注入层。接着，实施活性地退火。被离子注入的B向第1半导体层12的下方及横方向扩散，重叠在第1埋入层13、第2埋入层14的同时向栅电极19之下延伸。这时，调节活性化退火条件，使基极层15的下表面的深度X4与深度Xl大致相等。接着，如图9所示，在基极层15的中央部选择性地形成P+型的第3半导体层16。具体地，作为具有与形成第3半导体层16的区域对应的开口的掩膜件形成抗蚀剂膜(未图示)。接着，将该抗蚀剂膜作为掩膜，通过栅极绝缘膜18浅注入B离子，在基极层 15的中央部的表面形成离子注入层。接着，去除该抗蚀剂膜之后，实施活性化退火。接着，如图10所示，在基极层15，选择性地形成N+型的源极层17，该源极层17的一侧与基极层15的第1埋入层13侧的侧面分离，另一侧重叠在第3半导体层16的上部， 下表面位于距离第2半导体层12的表面比深度Xl浅的深度X3的位置。具体地，作为具有与形成源极层17的区域对应的开口的掩膜件形成抗蚀剂膜(未图示)。接着，通过另一侧以该抗蚀剂膜为掩膜，一侧以栅电极19为掩膜的自对准法，通过栅极绝缘膜18浅注入P离子，在基极层15的表面形成离子注入层。接着，实施活性化退火。 被离子注入的P向第1半导体层12的下方及横方向扩散，一侧与基极层15的第1埋入层 13侧的侧面分离，另一侧重叠在第3半导体层16的上部的同时朝栅电极19之下延伸。这时，将活性化退火条件等调节为源极层17的下表面的深度X3比深度Xl浅。接着，去除多余的栅极绝缘膜18，使第3半导体层16、及源极层17的一部分露出。 由此，得到图1所示的半导体器件10。如以上说明，在本实施例中，在第2半导体层12，选择性地形成在距离表面为深度 Xl处具有峰值杂质浓度Npl的N型的第1埋入层13、与第1埋入层13相邻且在距离表面为深度X2处具有峰值杂质浓度Np2的P型的第2埋入层14。
其结果，通过第1埋入层13，基极层15的下表面附近的杂质浓度高于栅电极19的正下方的半导体层的杂质浓度，所以JFET电阻R3减少。通过第2埋入层14，补偿第1埋入层13的电荷，耗尽层容易扩展，所以抑制基极层15的底面端部的雪崩击穿，维持源漏间耐压。因此，得到导通电阻低的半导体器件及其制造方法。而且，栅电极19的正下方的杂质浓度减少，开关时的栅极电荷量降低，可以使元件高速动作。在此，关于第1导电型为N型，第2导电型为P型的情况进行了说明，但是第1导电型为P型，第2导电型为N型也无妨。这时，得到在栅极负偏置时形成沟道的P沟道DMOS
晶体管。关于峰值杂质浓度Npl的深度Xl和基极层的下表面的深度X4大致相等的情况进行了说明，但是不同也无妨。这时，根据使元件高速动作的观点，优选深度Xl比深度X4深。此外，在本说明书中，“邻接是指”不仅包括第1埋入层13的边界和第2埋入层14 的边界通过扩散在几何学上接触的情况，还包括第1埋入层13和第2埋入层14的一部分重叠的情况。[实施例2]利用图11对本发明的实施例2涉及的半导体器件进行说明。图11是表示半导体器件的图，图IlA是其剖面图，图IlB是表示沿着图IlA的E-E线的杂质浓度分布的图，图 IlC是表示沿着图IlA的F-F线的杂质浓度分布的图。在本实施例中，对与上述实施例1相同的构成部分赋予相同符号，该部分的说明省略，对不同的部分进行说明。本实施例与实施例1的不同点在于，缩小了第1埋入层及第 2埋入层的尺寸。S卩，如图IlA所示，在本实施例的半导体器件60中，形成有尺寸(厚度、宽度)小于图1所示的第1埋入层13及第2埋入层14的第1埋入层61及第2埋入层62。由此，第1埋入层61的上表面及第2埋入层62的上表面不到达第2半导体层12 的表面，从表面分离。第1埋入层61及第2埋入层62相邻，但是不邻接而分离。基极层15 重叠在第2埋入层62的上部，但是与第1埋入层61不重叠而分离。如图IlB所示，沿着E-E线的第1埋入层61的杂质浓度分布61a，是以深度Xl表示峰值杂质浓度Npl，并朝向第2半导体层12的上侧及下侧减少的凸状。如图IlC所示，沿着F-F线的第2埋入层62的杂质浓度分布62a，是以深度X2表示峰值杂质浓度Np2，并朝向第2半导体层12的上侧及下侧减少的凸状。峰值杂质浓度Npl及峰值杂质浓度Np2设定为大致相等，第1埋入层61的杂质量及第2埋入层62的杂质量设定为大致相等的方式与实施例1相同。由此，即使缩小第1埋入层61及第2埋入层62的尺寸，也维持构成JFET结构的区域的高杂质浓度、第1埋入层61和第2埋入层62的电荷平衡。其结果，可以得到仍维持耐压而降低导通电阻的、与图1所示的半导体器件10相同的效果。此外，半导体器件60的制造方法基本上与图4至图10相同。不同点在于，例如通过调节活性化退火条件(温度、时间)来控制第1埋入层61及第2埋入层62的尺寸。通过降低活性化退火温度，缩短时间等，可以提高生产性。
如以上说明，在本实施例中缩小第1埋入层61及第2埋入层62的尺寸。具有可以维持耐压而降低导通电阻，而且提高生产性的优点。[实施例3]利用图12对本发明的实施例3涉及的半导体器件进行说明。图12是表示半导体器件的图，图12A是其剖面图，图12B是表示沿着图12A的G-G线的杂质浓度分布的图，图 12C是表示沿着图12A的H-H线的杂质浓度分布的图。在本实施例中，对与上述实施例1相同的构成部分赋予相同符号，该部分的说明省略，对不同的部分进行说明。本实施例与实施例1的不同点在于，使第1埋入层的宽度和第2埋入层的宽度不同。S卩，如图12A所示，在本实施例的半导体器件70中，形成有第1埋入层71及宽度比第1埋入层71宽的第2埋入层72。第2埋入层72的宽度W2大于第1埋入层71的宽度 W1，例如是3倍，第1埋入层71及第2埋入层72的厚度被设定为相等。第1埋入层71的上表面及第2埋入层72的上表面不到达第2半导体层12的表面而分离。第1埋入层71及第2埋入层72相邻，但是不邻接而分离。基极层15重叠在第 2埋入层72的上部，但是与第1埋入层71不重叠而分离。如图12B所示，沿着G-G线的第1埋入层71的杂质浓度分布71a，是以深度Xl表示峰值杂质浓度Npl，并朝向第2半导体层12的上侧及下侧减少的凸状。如图12C所示，沿着H-H线的第2埋入层72的杂质浓度分布72a，是以深度X2表示峰值杂质浓度Np2，并朝向第2半导体层12的上侧及下侧减少的凸状。第1埋入层71的宽度Wl小于第2埋入层72的宽度W2，所以峰值杂质浓度Npl大于峰值杂质浓度Np2，例如设为3倍，从而第1埋入层71的杂质量及第2埋入层72的杂质量被设定为大致相等。由此，即使第1埋入层71的宽度Wl和第2埋入层72的宽度W2不同，也维持构成 JFET结构的区域的高杂质浓度、第1埋入层71和第2埋入层72的电荷平衡。其结果，可以得到仍维持耐压而降低导通电阻的、与图1所示的半导体器件10相同的效果。此外，半导体器件70的制造方法基本上与图4至图10相同。不同点在于，使图6 所示的开口 53a的宽度大于图5所示的开口 51a的宽度。如以上说明，在本实施例中，使第2埋入层72的宽度W2大于第1埋入层71的宽度W1，对应于此使峰值杂质浓度Npl大于峰值杂质浓度Np2。尺寸。可以维持耐压而降低导通电阻，而且是适合在横方向以预定的间隔形成有多个的DMOS晶体管的排列间距大的情况的结构。[实施例4]利用图13对本发明的实施例4涉及的半导体器件进行说明。图I3是表示半导体器件的图，图13A是其剖面图，图1 是表示沿着图13A的I-I线的杂质浓度分布的图，图 13C是表示沿着图13A的J-J线的杂质浓度分布的图。在本实施例中，对与上述实施例1相同的构成部分赋予相同符号，该部分的说明省略，对不同的部分进行说明。本实施例与实施例1的不同点在于，使第1埋入层及第2埋入层的剖面成为矩形。
S卩，如图13A所示，在本实施例的半导体器件80中，形成有剖面为矩形的第1埋入层81及第2埋入层82。第1埋入层81的上表面及第2埋入层82的上表面不到达第2半导体层12的表面而分离。第1埋入层81及第2埋入层82的侧面在整个面邻接。基极层15重叠在第2 埋入层82的上部及第1埋入层81的第2埋入层82侧的上部。如图1 所示，沿着I-I线的第1埋入层81的杂质浓度分布81a表示以深度Xl 为中央朝向第2半导体层12的上侧及下侧具有一定的杂质浓度Npl的矩形的杂质浓度。如图13C所示，沿着J-J线的第2埋入层82的杂质浓度分布8 也同样，表示以深度X2为中央朝向第2半导体层12的上侧及下侧具有一定的杂质浓度Np2的矩形的杂质浓度。杂质浓度Npl及杂质浓度Np2大致相等，第1埋入层81的杂质量及第2埋入层82 的杂质量设定为大致相等，这些与实施例1相同。由此，即使第1埋入层81及第2埋入层82的剖面形状为矩形，也维持构成JFET 结构的区域的高杂质浓度、第1埋入层81和第2埋入层82的电荷平衡。其结果，可以仍维持耐压而降低导通电阻，得到与实施例1的半导体器件10相同的效果。接着，对半导体器件80的制造方法进行说明。图14至图16是依次表示半导体器件80的制造工序的主要部分的剖面图。如图14所示，在第2半导体层12的整个面注入P离子，在第2半导体层12的内部形成离子注入层85。离子注入层85的形成例如通过一边连续地改变加速能量，一边到成为预定的掺杂量为止注入P离子来进行。接着，如图15所示，作为覆盖形成第1埋入层81的预定的区域的掩膜件86形成抗蚀剂膜。将该抗蚀剂膜作为掩膜，注入B离子，在第2半导体层12的内部形成邻接于离子注入层85的离子注入层87。离子注入层87的形成与离子注入层85相同，省略其说明。 离子注入层87双重注入P离子和B离子，所以B离子的掺杂量设为P离子的掺杂量的大致 2倍。但是，离子注入层85和离子注入层87的宽度不相同时，增大宽度窄的一方的离子注入层的实质的掺杂量，使得杂质量相同。接着，如图16所示，实施活性化退火，使离子注入层85内的P及离子注入层87内的P、B活性化。在离子注入层87中，B浓度和P浓度之差成为实质的杂质浓度。在此，活性化退火需要在如下条件下进行被离子注入的杂质活性化，但热扩散可以忽视。由此，形成杂质浓度Npl、Np2大致相等，杂质量大致相等，而且侧面在整个面邻接的第1埋入层81及第2埋入层82。如以上说明，在本实施例中将第1埋入层8及第2埋入层82的剖面做成矩形。可以维持耐压而降低导通电阻，而且不需要深度热扩散P及B，所以具有可以简化制造工序的优点。在此，对通过离子注入法形成第1埋入层81及第2埋入层82的情况进行了说明， 但是也可以通过外延法形成。
具体地，在N_型硅层上，外延生长掺杂P的硅层。接着，在成为第1埋入层81的区域上例如通过热氧化法形成氧化硅膜作为掩膜件。接着，将氧化硅膜作为掩膜，选择性地去除掺杂P的硅层，形成第1埋入层81。接着，通过选择生长法，在型硅层上外延生长掺杂B的硅层，形成第2埋入层82。 接着，去除掩膜件之后，在掺杂P的硅层及掺杂B的硅层上外延生长N_型硅层。第1埋入层81及第2埋入层82的两侧的N_型硅层成为第2半导体层12。[实施例5]利用图17对本发明的实施例5涉及的半导体器件进行说明。图17是表示半导体器件的图，图17A是其剖面图，图17B是表示沿着图17A的K-K线的杂质浓度分布的图，图 17C是表示沿着图17A的L-L线的杂质浓度分布的图。在本实施例中，对与上述实施例1相同的构成部分赋予相同符号，该部分的说明省略，对不同的部分进行说明。本实施例与实施例1的不同点在于，使第1埋入层及第2埋入层的重复间距小于DMOS晶体管的重复间距。S卩，如图17A所示，在本实施例的半导体器件90中，剖面为圆形的第1埋入层91 及第2埋入层92交替邻接。第1埋入层91及第2埋入层92的重复间距P2设定为MOS晶体管的重复间距Pl 的整数分之1，在此设定为1/3。第1埋入层91的上表面及第2埋入层92的上表面不到达第2半导体层12的表面而分离。基极层15重叠在第2埋入层92的上部及形成于栅电极19之下的除了第1埋入层91以外的第1埋入层91的上部。如图17B所示，沿着K-K线的第1埋入层91的杂质浓度分布91a，是以深度Xl表示峰值杂质浓度Npl，并朝向第2半导体层12的上侧及下侧减少的凸状。如图17C所示，沿着L-L线的第2埋入层92的杂质浓度分布9 在深度X2表示峰值杂质浓度Np2，是朝向第2半导体层12的上侧及下侧减少的凸状。峰值杂质浓度Npl及峰值杂质浓度Np2大致相等，第1埋入层91的杂质量及第2 埋入层92的杂质量设定为大致相等的方式与实施例1相同。由此，即使第1埋入层91及第2埋入层92的重复间距P2小于MOS晶体管的重复间距P1，也维持构成JFET结构的区域的高杂质浓度、第1埋入层91和第2埋入层92的电荷平衡。其结果，可以得到仍维持耐压而降低导通电阻的与实施例1的半导体器件10相同的效果。接着，对半导体器件90的制造方法进行说明。图18至图20是表示半导体器件90 的制造工序的主要部分的剖面图。如图18所示，在第2半导体层12上，以间距P2形成具有与形成第1埋入层91的预定的区域对应的多个开口的抗蚀剂膜95。以抗蚀剂膜95为掩膜，在第2半导体层 12上例如深注入掺杂量2E12cnT2左右的P离子，在第2半导体层12的内部形成离子注入层96。接着，去除抗蚀剂膜95之后，如图19所示，以间距P2形成具有与形成第2埋入层 92的预定的区域对应的多个开口 97a的抗蚀剂膜97。将抗蚀剂膜97作为掩膜，在第2半导体层12上例如深注入掺杂量2E12cnT2左右的B离子，在第2半导体层12的内部形成离子注入层98。接着，去除抗蚀剂膜97之后，如图20所示，实施活性化退火，从离子注入层96使 P热扩散而形成第1埋入层91，从离子注入层98使B热扩散而形成第2埋入层92。如以上说明，在本实施例中，使第1埋入层91及第2埋入层92的重复间距P2小于DMOS晶体管的重复间距P1，但是确保第1埋入层91和第2埋入层92的电荷平衡。是适合在同一晶片内形成不同间距的DMOS晶体的情况等的结构。[实施例6]利用图21对本发明的实施例6涉及的半导体器件进行说明。图21是表示半导体器件的剖面图。在本实施例中，对与上述实施例1相同的构成部分赋予相同符号，该部分的说明省略，对不同的部分进行说明。本实施例与实施例1的不同点在于，在第1埋入层及第 2埋入层的下部形成有分别与其相同的导电型的多个埋入层。S卩，如图21所示，在本实施例的半导体器件100中，邻接于第1埋入层13的下表面形成有N型的第3埋入层101a。邻接于第3埋入层IOla的下表面形成有N型的第5埋入层IOlb0同样，邻接于第2埋入层14的下表面形成有P型的第4埋入层10加。邻接于第4 埋入层10 的下表面形成有P型的第6埋入层102b。而且，第3埋入层IOla的侧面和第4埋入层10 的侧面邻接，第5埋入层IOlb 的侧面和第6埋入层102b的侧面邻接。由在深度方向邻接的第1埋入层13、第3埋入层101a、第5埋入层IOlb构成N型支柱层103，由在深度方向邻接的第2埋入层14、第4埋入层10 及第6埋入层102b构成 P型支柱层104。半导体器件100是所谓超极结结构的DMOS晶体管。由此，除了仍维持耐压而降低JFET电阻R3以外，可以通过N型支柱层103降低漂移电阻R4。接着，对半导体器件100的制造方法进行说明。图22至图M是表示半导体器件 100的制造工序的主要部分的剖面图。接着，如图22所示，与图4同样，通过外延法，在第1半导体层11上生长成为第2 半导体层12的一部分的外延层12a。接着，与图5及图6同样，在外延层1 的内部形成离子注入层5 及离子注入层Ma。接着，如图23所示，通过重复2次图22所示的工序，层叠多个外延层12a、12b、 12c，形成在厚度方向排列多个离子注入层52a、52b、52c及多个离子注入层Ma、Mb、5k的第2半导体层12。具体地，在外延层1 上生长成为第2半导体层12的一部分的外延层12b。在外延层12b的内部形成离子注入层52b及离子注入层Mb。在外延层12b上生长成为第2半导体层12的一部分的外延层12c。在外延层12c的内部形成离子注入层52c及离子注入层 54c ο接着，如图M所示，实施活性化退火，从离子注入层52a、52b、52c使P热扩散，从离子注入层Ma、Mb、5k使B热扩散。由此，在第2半导体层12内，从第1埋入层13的下表面沿深度方向邻接地形成N型的第3埋入层IOla及第5埋入层101b，在第2半导体层12内，从第2埋入层14的下表面沿深度方向邻接地形成P型的第4埋入层10 及第6埋入层102b。其结果，由第1埋入层13、第3埋入层101a、第5埋入层IOlb形成N型支柱层103。 由第2埋入层14、第4埋入层102a、第6埋入层102b形成P型支柱层104。如以上说明，在本实施例中，形成了以第1埋入层13、第3埋入层101a、第5埋入层IOlb为N型支柱层103，以第2埋入层14、第4埋入层102a、第6埋入层102b为P型支柱层104的超级结结构的DMOS晶体管。其结果，除了仍维持耐压而降低JFET电阻R3以外，可以通过N型支柱层103降低漂移电阻R4。在此，对在第1埋入层13和第2埋入层14下分别形成2个埋入层的情况进行了说明，对于形成的数量没有特别限制。在上述的实施例中，对包含在N型的第1埋入层及P型的第2埋入层的剖面内的杂质量相等、取得第1埋入层及第2埋入层的电荷平衡的情况进行了说明，但是本发明不限于此。即使包含在第1埋入层及第2埋入层的剖面内的杂质量不相等，若与包含在平面内的杂质量保持平衡且每单位体积的杂质量相等，则得到同样的效果。重要的是，第1埋入层及第2埋入层的每单位体积的杂质量相等，只要是仍保持耐压而降低JFET电阻R3的结构即可。因此，栅电极下部的N型的第1埋入层的平面形状不仅是条纹状，也可以是其它的形状，例如六角形或其它的多角形。此外，具备本发明的因素，本领域普通技术人员可适当设计变更的所有半导体器件及其制造方法包含在本发明的范围内。本发明的范围根据权利要求书的范围及其等同物的范围来定义。
1权利要求
1.一种半导体器件，其特征在于，具备第1导电型的第1半导体层；第1导电型的第2半导体层，形成在上述第1半导体层上，杂质浓度低于上述第1半导体层；第1导电型的第1埋入层，选择性地形成在上述第2半导体层，在距离上述第2半导体层的表面为第1深度处，具有比上述第2半导体层的表面正下方的杂质浓度高的第1峰值杂质浓度；第2导电型的第2埋入层，选择性地形成在上述第2半导体层，与上述第1埋入层相邻， 在距离上述第2半导体层的表面为与上述第1深度大致相等的第2深度处，具有第2峰值杂质浓度；第2导电型的基极层，选择性地形成在上述第2半导体层，重叠在上述第2埋入层的上部；第1导电型的源极层，选择性地形成在上述基极层，与上述基极层的上述第1埋入层侧的侧面分离，下表面位于距离上述第2半导体层的表面为比上述第1深度浅的第3深度处； 及栅电极，在上述基极层上及上述第1埋入层的上方的上述第2半导体层上，隔着栅极绝缘膜形成。
2.如权利要求1所述的半导体器件，其特征在于，从上述第2半导体层的表面到上述基极层的下表面为止的第4深度与上述第1深度大致相等。
3.如权利要求1所述的半导体器件，其特征在于，具备多个第1导电型的第3埋入层，在上述第2半导体层内形成为从上述第1埋入层的下表面沿深度方向邻接；及多个第2导电型的第4埋入层，在上述第2半导体层内形成为从上述第2埋入层的下表面沿深度方向邻接。
4.如权利要求1所述的半导体器件，其特征在于，上述第1埋入层的上表面及上述第2埋入层的上表面到达上述第2半导体层的表面， 上述第1埋入层与上述第2埋入层邻接，上述基极层重叠在上述第1埋入层的上述第2埋入层侧的上部。
5.如权利要求1所述的半导体器件，其特征在于，上述第1埋入层的上表面及上述第2埋入层的上表面与上述第2半导体层的表面分离，上述第1埋入层与上述第2埋入层分离。
6.如权利要求1所述的半导体器件，其特征在于，上述第2埋入层的宽度大于上述第1埋入层的宽度，上述第1峰值杂质浓度大于上述第2峰值杂质浓度。
7.如权利要求1所述的半导体器件，其特征在于，上述第1埋入层的上表面及上述第2埋入层的上表面与上述第2半导体层的表面分离，上述第1埋入层与上述第2埋入层在整个侧面邻接，上述基极层重叠在上述第1埋入层的上述第2埋入层侧的上部。
8.如权利要求1所述的半导体器件，其特征在于，上述第1埋入层的上表面及上述第2埋入层的上表面与上述第2半导体层的表面分离，上述第1埋入层与上述第2埋入层交替邻接。
9.如权利要求3所述的半导体器件，其特征在于，上述第3埋入层的侧面和上述第4埋入层的侧面邻接。
10.如权利要求1所述的半导体器件，其特征在于，上述第1埋入层的杂质量和上述第2埋入层的杂质量大致相等。
11.一种半导体器件的制造方法，其特征在于，具备在第1导电型的第1半导体层上外延生长杂质浓度低于上述第1半导体层的第1导电型的第2半导体层的工序；在上述第2半导体层的内部离子注入第1导电型的第1杂质而形成第1离子注入层及离子注入第2导电型的第2杂质而形成第2离子注入层，通过热使上述第1杂质、第2杂质扩散，从而在上述第2半导体层，形成在距离上述第2半导体层的表面为第1深度处具有比上述第2半导体层的表面正下方的杂质浓度高的第1峰值杂质浓度的第1导电型的第1埋入层，与上述第1埋入层相邻，形成在距离上述第2半导体层的表面为与上述第1深度大致相等的第2深度处具有第2峰值杂质浓度的第2导电型的第2埋入层的工序；在上述第1埋入层的上方的上述第2半导体层上，隔着栅极绝缘膜形成栅电极的工序；在上述第2半导体层利用上述栅电极作为掩膜选择性地离子注入上述第2杂质，形成重叠在上述第2埋入层的上部的第2导电型的基极层的工序；及在上述基极层利用上述栅电极作为掩膜选择性地离子注入上述第1杂质，形成与上述基极层的上述第1埋入层侧的侧面分离、且下表面位于距离上述第2半导体层的表面为比上述第1深度浅的第3深度处的第1导电型的源极层的工序。
12.如权利要求11所述的半导体器件的制造方法，其特征在于，从上述第2半导体层的表面到上述基极层的下表面为止的第4深度与上述第1深度大致相等。
13.如权利要求11所述的半导体器件的制造方法，其特征在于，上述第1埋入层的上表面及上述第2埋入层的上表面到达上述第2半导体层的表面， 上述第1埋入层与上述第2埋入层邻接，上述基极层重叠在上述第1埋入层的上述第2埋入层侧的上部。
14.如权利要求11所述的半导体器件的制造方法，其特征在于，上述第1埋入层的上表面及上述第2埋入层的上表面与上述第2半导体层的表面分离，上述第1埋入层与上述第2埋入层分离。
15.如权利要求11所述的半导体器件的制造方法，其特征在于，上述第2埋入层的宽度大于上述第1埋入层的宽度，上述第1峰值杂质浓度大于上述第2峰值杂质浓度。
16.如权利要求11所述的半导体器件的制造方法，其特征在于，上述第1埋入层的上表面及上述第2埋入层的上表面与上述第2半导体层的表面分离，上述第1埋入层与上述第2埋入层在整个侧面邻接，上述基极层重叠在上述第1埋入层的上述第2埋入层侧的上部。
17.如权利要求11所述的半导体器件的制造方法，其特征在于，上述第1埋入层的上表面及上述第2埋入层的上表面与上述第2半导体层的表面分离，上述第1埋入层与上述第2埋入层交替邻接。
18.如权利要求11所述的半导体器件的制造方法，其特征在于， 上述第1埋入层的杂质量和上述第2埋入层的杂质量大致相等。
19.一种半导体器件的制造方法，其特征在于，具备在第1导电型的第1半导体层上生长第1外延层的工序，该第1外延层的杂质浓度低于上述第1半导体层的杂质浓度，且成为第1导电型的第2半导体层的一部分；在上述第1外延层的内部离子注入第1导电型的第3杂质而形成第3离子注入层及离子注入第2导电型的第4杂质而形成第4离子注入层的工序；在第1外延层上生长第2外延层的工序，该第2外延层的杂质浓度低于上述第1半导体层的杂质浓度，且成为第1导电型的第2半导体层的一部分；在上述第2外延层的内部离子注入第1导电型的第1杂质而形成第1离子注入层及离子注入第2导电型的第2杂质而形成第2离子注入层的工序；通过热使上述第1杂质至第4杂质扩散，从而在上述第2半导体层，形成在距离上述第 2半导体层的表面为第1深度处具有比上述第2半导体层的表面正下方的杂质浓度高的第 1峰值杂质浓度的第1导电型的第1埋入层，与上述第1埋入层相邻，形成在距离上述第2 半导体层的表面为与上述第1深度大致相等的第2深度处具有第2峰值杂质浓度的第2导电型的第2埋入层，在上述第1埋入层的正下方形成第1导电型的第3埋入层，在上述第2 埋入层的正下方形成第2导电型的第4埋入层的工序；在上述第1埋入层的上方的上述第2半导体层上，隔着栅极绝缘膜形成栅电极的工序；在上述第2半导体层利用上述栅电极作为掩膜选择性地离子注入上述第2杂质，形成重叠在上述第2埋入层的上部的第2导电型的基极层的工序；及在上述基极层利用上述栅电极作为掩膜选择性地离子注入上述第1杂质，形成与上述基极层的上述第1埋入层侧的侧面分离、且下表面位于距离上述第2半导体层的表面为比上述第1深度浅的第3深度处的第1导电型的源极层的工序。
20.如权利要求19所述的半导体器件的制造方法，其特征在于， 上述第3埋入层的侧面与上述第4埋入层的侧面邻接。
全文摘要
本发明提供导通电阻低的半导体器件及其制造方法。该半导体器件具备N型的第1半导体层(11)；杂质浓度低于第1半导体层的N型的第2半导体层(12)；在距离第2半导体层的表面为第1深度(X1)处具有比第2半导体层的表面正下方的杂质浓度高的第1峰值杂质浓度Np1的N型的第1埋入层(13)；与第1埋入层相邻，在距离第2半导体层的表面为与第1深度(X1)大致相等的第2深度(X2)处具有第2峰值杂质浓度(Np2)的P型第2埋入层(14)；重叠在第2埋入层(14)的上部的P型的基极层(15)；下表面位于距离第2半导体层的表面为比第1深度(X1)浅的第3深度(X3)处的N型的源极层(17)；隔着栅极绝缘膜(19)形成的栅电极(19)。
文档编号H01L29/06GK102194883SQ201110071968
公开日2011年9月21日 申请日期2011年3月18日 优先权日2010年3月19日
发明者小野升太郎, 斋藤涉, 渡边美穗, 薮崎宗久, 谷内俊治 申请人:株式会社东芝