专利名称：一种侧墙硬掩模接触孔/通孔刻蚀技术的制作方法
技术领域：
本发明涉及半导体加工中的光刻技术，尤其涉及一种侧墙硬掩模接触孔/通孔刻蚀技术。
背景技术：
随着纳米加工技术的迅速发展，晶体管的特征尺寸已进入纳米级。通过等比例缩小的方法提高当前主流硅CMOS器件的性能受到越来越多物理、工艺的限制。为了使集成电路技术能延续摩尔定律所揭示的发展速度，必须开发与硅工艺兼容的新材料、新结构和新性质。光刻技术伴随集成电路制造工艺的不断进步，线宽的不断缩小，半导体器件的面积正变得越来越小，半导体的布局已经从普通的单一功能分离器件，演变成整合高密度多功能的集成电路；由最初的IC (集成电路)随后到LSI (大规模集成电路)，VLSI (超大规模集成电路)，直至今天的ULSI (特大规模集成电路)，器件的面积进一步缩小，功能更为全面强大。考虑到工艺研发的复杂性，长期性和高昂的成本等等不利因素的制约，如何在现有技术水平的基础上进一步提高器件的集成密度，缩小芯片的面积，在同一枚硅片上尽可能多的得到有效的芯片数，从而提高整体利益，将越来越受到芯片设计者，制造商的重视。其中光刻工艺就担负着关键的作用，对于光刻技术而言分辨率和对准精度即是其中的重中之重。R = κι* λ/NA(公式 1)
NA (Numerical Aperture)是光刻机镜头能力的重要表征，数值越高其带来的分辨率R 越高，Kl是系数因子，与工艺的能力，设备的波长，数值孔径等的基本参数相关(物理极限为0. 25)。通常浸没式光刻技术的介质是水(折射率为1. 44)，数值孔径的最大值为1. 35。由此带入公式1得到193nm的极限物理分辨率为36nm等间距线宽即72nm空间周期(Pitch)。 但是作为二维图形的接触孔/通孔，由于同时受到Χ/Υ两方向影响，所以分辨率显著降低， 目前业界的单次曝光的极限为IOOnm空间周期(Pitch)左右。而且，提高分辨率需要进一步降低光刻胶的膜厚，这又导致薄膜抗刻蚀能力降低，进而引发一系列产品合格率、可靠性问题。
发明内容
本发明的目的是解决非刻蚀区域的抗刻蚀能力较低的问题，以确保工艺形貌，避免出现一系列产品合格率低、可靠性差等缺陷。
本发明提供一种侧墙硬掩模接触孔/通孔刻蚀技术，其中，包括如下步骤 在半导体器件上依次完成接触孔刻蚀阻挡层、接触孔绝缘氧化层薄膜和硬掩模的淀
积；
进行光刻工艺并刻蚀所述硬掩模形成硬掩模的开口，以形成多个接触孔顶部开口，所述接触孔顶部开口的尺寸为第一尺寸；
沉积一层侧墙薄膜覆盖所述接触孔顶部开口及硬掩模；
刻蚀覆盖所述接触孔顶部开口处的侧墙薄膜，形成所述接触孔顶部开口的内壁侧墙保护层，此时内壁附着有侧墙薄膜的接触孔顶部开口的尺寸为第二尺寸，任一接触孔顶部开口的第二尺寸不大于该接触孔顶部开口的第一尺寸；
通过所述顶部开口刻蚀接触孔绝缘氧化层薄膜形成接触孔；
在所述接触孔底部刻蚀接触孔刻蚀阻挡层，所述接触孔的位置下方为半导体的栅极或有源区，刻蚀掉位于接触孔下方的接触孔刻蚀阻挡层，使所述栅极或有源区暴露。上述的刻蚀技术，其中，在完成上述步骤后，还包括步骤去除所述侧墙薄膜位于所述硬掩模上方的部分。上述的刻蚀技术，其中，刻蚀所述侧墙薄膜的步骤，采用的是标准侧墙刻蚀方式。上述的刻蚀技术，其中，所述第二尺寸/所述第一尺寸的比值的取值范围为1至 1/4。上述的刻蚀技术，其中，所述接触孔绝缘氧化层薄膜上刻蚀的接触孔的尺寸大小小于所述第二尺寸。上述的刻蚀技术，其中，选择不同的材料用于淀积所述侧墙薄膜与所述硬掩模，以形成刻蚀选择比。上述的刻蚀技术，其中，所述硬掩模的材料在碳化硅、氮化硅、氮氧化硅、钛、钽、氮化钛、氮化钽、氧化钛、或氧化钽中任选其一。上述的刻蚀技术，其中，淀积所述硬掩模厚度的取值范围为1纳米至1000纳米。上述的刻蚀技术，其中，所述侧墙薄膜的材料在氧化硅、碳化硅、氮化硅、氮氧化硅、钛、钽、氮化钛、氮化钽、氧化钛、或氧化钽中任选与所述硬掩模材料不同的一种。上述的刻蚀技术，其中，淀积所述侧墙薄膜厚度的取值范围为1纳米至1000纳米。本发明通过侧墙技术缩小接触孔尺寸，结合硬掩模提高芯片绝缘介质表面非刻蚀区域内在接触孔/通孔(Contact/VIA)刻蚀过程中的耐刻蚀能力。本发明的有益处是
1)，在现有技术情况下进一步缩小接触孔/通孔的尺寸，以满足32nm以下更为先进的技术节点的需求；
2)，依靠硬掩模技术，提高接触孔/通孔刻蚀过程中非刻蚀区域的抗刻蚀能力。
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更明显，图1至图6为本根据发明的，一种侧墙硬掩模接触孔/通孔刻蚀技术，在加工一种半导体器件时各步骤的示意图，其中
图1示出了一种半导体器件完成本发明的第一个步骤接触孔刻蚀阻挡层、接触孔绝缘氧化层薄膜和硬掩模的淀积的剖面图2示出了所述半导体器件完成本发明的第二个步骤硬掩模的光刻、刻蚀后的剖面
图3示出了所述半导体器件完成本发明的第三个步骤侧墙薄膜淀积后的剖面图；图4示出了所述半导体器件完成本发明的第四个步骤侧墙薄膜刻蚀后的剖面图； 图5示出了所述半导体器件完成本发明的第五个步骤刻蚀接触孔后的剖面图；以及图6示出了所述半导体器件完成本发明的最后一个步骤刻蚀接触孔底部的接触孔刻蚀阻挡层、并去除所述侧墙薄膜位于所述硬掩模上方的部分后的剖面图。标号注释1为器件绝缘区域；2为晶体管栅极；3为器件离子注入区域；4为硅片衬底；5为器件侧墙；6为接触孔刻蚀阻挡层；7为接触孔绝缘氧化层薄膜；8为硬掩模；9为侧墙薄膜；10为接触孔。
具体实施例方式以下结合说明书附图和具体实施方式
来对本发明的一种侧墙硬掩模接触孔/通孔刻蚀技术作进一步详细地说明。由于图1至图6为本根据发明的，一种侧墙硬掩模接触孔/通孔刻蚀技术，在加工一种半导体器件时各步骤的示意图，以下分别通过对各图进行描述以说明本发明的刻蚀技术方法。首先执行步骤在半导体器件依次完成接触孔刻蚀阻挡层、接触孔绝缘氧化层薄膜和硬掩模的淀积。如图1示出了一种半导体器件完成接触孔刻蚀阻挡层、接触孔绝缘氧化层薄膜和硬掩模的淀积的剖面图。具体地，以下先对图1中的各器件进行说明硅片衬底 4上方为器件离子注入区域3，器件绝缘区域1如图1所示设置在硅片衬底4和器件离子注入区域3内，起隔绝作用。若干晶体管栅极2在器件离子注入区域3上，每个晶体管栅极2 的两侧由器件侧墙5包夹。在执行本发明的第一步步骤时，先淀积接触孔刻蚀阻挡层6，使触孔刻蚀阻挡层6 铺在晶体管栅极2和器件侧墙5上；然后淀积接触孔绝缘氧化层薄膜7，使接触孔绝缘氧化层薄膜7位于接触孔刻蚀阻挡层6上，再淀积硬掩模8，使硬掩模8位于接触孔绝缘氧化层薄膜7上。进一步地，硬掩模8的厚度为lOOnm，接触孔绝缘氧化层薄膜7的材料采用氧化硅。在图1的基础上，接着执行步骤进行光刻工艺并刻蚀所述硬掩模形成硬掩模的开口，以形成多个接触孔顶部开口，所述接触孔顶部开口的尺寸为第一尺寸。所述第一尺寸的接触孔顶部开口标记为第一尺寸接触孔顶部开口 101。图2示出的所述半导体器件完成硬掩模的光刻、刻蚀后的剖面图。经过刻蚀硬掩模8，接触孔绝缘氧化层薄膜7的上表面对应接触孔顶部开口的区域露出，此时，接触孔绝缘氧化层薄膜7完整，未经刻蚀。然后执行步骤沉积一层侧墙薄膜覆盖所述接触孔顶部开口及硬掩模。参考图3 示出的所述半导体器件完成侧墙薄膜淀积后的剖面图。完成侧墙薄膜9淀积后，接触孔绝缘氧化层薄膜7上露出部分就由侧墙薄膜9所覆盖。在一个具体实施例中，侧墙薄膜9的厚度为50nm，其中，硬掩模8和侧墙薄膜9的淀积厚度的取值范围均为1纳米至1000纳米，硬掩模8和侧墙薄膜9可以根据需要淀积任意厚度，所述变化并不影响本发明的实施，在此不予赘述。再执行步骤刻蚀覆盖所述接触孔顶部开口处的侧墙薄膜，形成所述接触孔顶部开口的内壁侧墙保护层，此时内壁附着有侧墙薄膜的接触孔顶部开口的尺寸为第二尺寸， 任一接触孔顶部开口的第二尺寸不大于该接触孔顶部开口的第一尺寸。所述第二尺寸的接触孔顶部开口标记为第二尺寸接触孔顶部开口 102。图4示出了所述半导体器件完成侧墙薄膜刻蚀后的剖面图。具体地，图3中的接触孔绝缘氧化层薄膜7在图4中不再由侧墙薄膜9所覆盖，此时接触孔顶部开口形成了由侧墙薄膜9组成的内壁侧墙保护层，相比图3所示的第一尺寸接触孔顶部开口 101，图4中第二尺寸接触孔顶部开口 102因为其侧面的侧墙薄膜9而比第一尺寸接触孔顶部开口 101拥有更小的尺寸，其中，刻蚀侧墙薄膜9位于接触孔顶部开口 102侧面部分的厚度可以根据需要进行，使得接触孔顶部开口 102侧面部分的厚度大于或等于Onm，以保证所述第二尺寸/所述第一尺寸的比值的取值范围为1至1/4， 即所述第二尺寸最大时等于所述第一尺寸，此时，接触孔顶部开口 102的侧面的侧墙薄膜9 被全部除去。由于第二尺寸的大小受到侧墙薄膜淀积厚度、硬掩模厚度、硬掩模刻蚀、侧墙薄膜刻蚀、清洗工艺的影响，本领域技术人员可以根据需要结合现有技术可实现第二尺寸的刻蚀，在此不予赘述。在执行所述刻蚀侧墙薄膜9的步骤中，优选地采用标准侧墙刻蚀方式。接着上一步骤，通过所述顶部开口刻蚀接触孔绝缘氧化层薄膜形成接触孔。具体地，可以参考图5示出的所述半导体器件完成刻蚀接触孔后的剖面图。两个接触孔10分别贯穿接触孔绝缘氧化层薄膜7，在此步骤中，刻蚀深度至接触孔刻蚀阻挡层6的上表面，使得接触孔10顶端与第二尺寸接触孔顶部开口 102联通，接触孔10底端接触接触孔刻蚀阻挡层6。进一步地，在刻蚀如图5所示的接触孔10时，依靠侧墙薄膜9和硬掩模8刻蚀，使得接触孔10的尺寸由第二尺寸接触孔顶部开口 102控制，保证接触孔绝缘氧化层薄膜7上刻蚀的接触孔的尺寸大小小于所述第二尺寸。最后，在所述接触孔底部刻蚀接触孔刻蚀阻挡层，所述接触孔的位置下方为半导体的栅极或有源区，刻蚀掉位于接触孔下方的接触孔刻蚀阻挡层，使所述栅极或有源区暴露。还执行步骤去除所述侧墙薄膜位于所述硬掩模上方的部分。参考如图6示出了所述半导体器件去除顶部侧墙薄膜和底部刻蚀阻挡层后的剖面图。通过这一步骤，硬掩模8不再由侧墙薄膜9覆盖，通过侧墙薄膜9可以在第二尺寸的接触孔顶部开口 102侧壁上形成内壁侧墙保护层，通过接触孔10的底端得以穿透接触孔刻蚀阻挡层6。以上，便完成了本发明的侧墙硬掩模接触孔/通孔刻蚀技术，其中，硬掩模8可以从如下材料中任选一种进行淀积碳化硅，氮化硅，氮氧化硅，钛，钽，氮化钛，氮化钽，氧化钛以及氧化钽；侧墙薄膜9可以从如下材料中任选一种进行淀积氧化硅，碳化硅，氮化硅， 氮氧化硅，钛，钽，氮化钛，氮化钽，氧化钛以及氧化钽。需要注意的是，硬掩模8和侧墙薄膜 9需采用不同的材料以形成刻蚀选择比。本领域技术人员应该理解，本领域技术人员结合现有技术以及上述实施例可以实现所述变化例，在此不予赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；本领域技术人员可以在权利要求的范围内做出各种变形或修改，这并不影响本发明的实质内容。
权利要求
1.一种侧墙硬掩模接触孔/通孔刻蚀技术，其特征在于，包括如下步骤在半导体器件上依次完成接触孔刻蚀阻挡层、接触孔绝缘氧化层薄膜和硬掩模的淀积；进行光刻工艺并刻蚀所述硬掩模形成硬掩模的开口，以形成多个接触孔顶部开口，所述接触孔顶部开口的尺寸为第一尺寸；沉积一层侧墙薄膜覆盖所述接触孔顶部开口及硬掩模；刻蚀覆盖所述接触孔顶部开口处的侧墙薄膜，形成所述接触孔顶部开口的内壁侧墙保护层，此时内壁附着有侧墙薄膜的接触孔顶部开口的尺寸为第二尺寸，任一接触孔顶部开口的第二尺寸不大于该接触孔顶部开口的第一尺寸；通过所述顶部开口刻蚀接触孔绝缘氧化层薄膜形成接触孔；在所述接触孔底部刻蚀接触孔刻蚀阻挡层，所述接触孔的位置下方为半导体的栅极或有源区，刻蚀掉位于接触孔下方的接触孔刻蚀阻挡层，使所述栅极或有源区暴露。
2.根据权利要求1所述的刻蚀技术，其特征在于，在完成上述步骤后，还包括步骤去除所述侧墙薄膜位于所述硬掩模上方的部分。
3.根据权利要求1所述的刻蚀技术，其特征在于，刻蚀所述侧墙薄膜的步骤，采用的是标准侧墙刻蚀方式。
4.根据权利要求1所述的刻蚀技术，其特征在于，所述第二尺寸/所述第一尺寸的比值的取值范围为1至1/4。
5.根据权利要求1所述的刻蚀技术，其特征在于，所述接触孔绝缘氧化层薄膜上刻蚀的接触孔的尺寸大小小于所述第二尺寸。
6.根据权利要求1所述的刻蚀技术，其特征在于，选择不同的材料用于淀积所述侧墙薄膜与所述硬掩模，以形成刻蚀选择比。
7.根据权利要求6所述的刻蚀技术，其特征在于，所述硬掩模的材料碳化硅、氮化硅、 氮氧化硅、钛、钽、氮化钛、氮化钽、氧化钛、或氧化钽中任选其一。
8.根据权利要求1所述的刻蚀技术，其特征在于，淀积所述硬掩模厚度的取值范围为1 纳米至1000纳米。
9.根据权利要求7所述的刻蚀技术，其特征在于，所述侧墙薄膜的材料在氧化硅、碳化硅、氮化硅、氮氧化硅、钛、钽、氮化钛、氮化钽、氧化钛、或氧化钽中任选与所述硬掩模材料不同的一种。
10.根据权利要求1所述的刻蚀技术，其特征在于，淀积所述侧墙薄膜厚度的取值范围为1纳米至1000纳米。
全文摘要
本发明提供一种侧墙硬掩模接触孔/通孔刻蚀技术，其中，包括如下步骤在半导体器件上依次完成接触孔刻蚀阻挡层、接触孔绝缘氧化层薄膜和硬掩模的淀积；进行光刻工艺并刻蚀所述硬掩模形成硬掩模的开口，以形成多个接触孔顶部开口，所述接触孔顶部开口的尺寸为第一尺寸；沉积一层侧墙薄膜覆盖所述接触孔顶部开口及硬掩模；刻蚀覆盖所述接触孔顶部开口处的侧墙薄膜，形成所述接触孔顶部开口的内壁侧墙保护层，此时内壁附着有侧墙薄膜的接触孔顶部开口的尺寸为第二尺寸，任一接触孔顶部开口的第二尺寸不大于该接触孔顶部开口的第一尺寸；通过所述顶部开口刻蚀接触孔绝缘氧化层薄膜形成接触孔；在所述接触孔底部刻蚀接触孔刻蚀阻挡层。
文档编号H01L21/768GK102412187SQ201110110219
公开日2012年4月11日 申请日期2011年4月29日 优先权日2011年4月29日
发明者张旭昇, 朱骏 申请人:上海华力微电子有限公司