专利名称：嵌入式源/漏mos晶体管及其形成方法
技术领域：
本发明涉及半导体技术领域，特别涉及一种嵌入式源/漏MOS晶体管及其形成方法。
背景技术：
随着半导体制造工艺的发展，半导体器件的特征尺寸(⑶，CriticalDimension)不断的减小，为了应对小尺寸器件的功耗、相应速度等问题，后栅(gate-last)工艺、嵌入式源/漏器件(embedded source/drain device)等技术得到了广泛的应用。图I示出了现有技术中一种嵌入式源/漏MOS晶体管的剖面结构示意图,包括半 导体衬底10 ;形成于所述半导体衬底10中的浅沟槽隔离结构(STI)Il ;形成于所述半导体衬底10上的栅极结构12，所述栅极结构12包括位于半导体衬底10上的栅介质层12a、位于所述栅介质层12a上的栅电极12b以及包围所述栅介质层12a和栅电极12b侧壁的侧墙12c ;位于所述栅极结构12两侧的半导体衬底10中的源区13和漏区14，所述源区13和漏区14的晶格常数(latticeconstant)大于或小于所述半导体衬底10的晶格常数。所述源区13和漏区14的形成方法主要包括在形成所述栅极结构12之后，对所述栅极结构12两侧的半导体衬底10进行刻蚀形成开口，之后通过外延生长等方法在所述开口中填充源区13和漏区14。所述半导体衬底10的材料一般为单晶硅，对于PMOS晶体管而言，填充的源区13和漏区14的材料可以是硅锗(SiGe)，其晶格常数大于单晶硅的晶格常数，对源区13和漏区14之间的沟道产生压应力(compressive stress),能够提高空穴的迁移率；对于NMOS晶体管而言，填充的源区13和漏区14的材料可以是碳化硅(SiC)，其晶格常数小于单晶硅的晶格常数，对源区13和漏区14之间的沟道产生张应力(tensilestress)，提高电子的迁移率。此外，为了进一步减小源/漏接触电容，提升器件性能，所述源区13和漏区14在形成时，往往使其表面高于所述半导体衬底10的表面，形成提高源/漏极结构(raisedsource/drain structure)。但是,随着器件尺寸的不断减小，不论采用哪一种结构，源区13和漏区14至半导体衬底10的漏电流Il6ak都越来越明显，严重影响了器件的性能。
发明内容
本发明解决的问题是提供一种嵌入式源/漏MOS晶体管及其形成方法，减小源区和漏区至半导体衬底的漏电流。为解决上述问题，本发明提供了一种嵌入式源/漏MOS晶体管，包括半导体衬底；栅极结构，位于所述半导体衬底上；堆叠源/漏，嵌于所述栅极结构两侧的半导体衬底内且暴露所述堆叠源/漏的上表面，所述堆叠源/漏包括介质层和位于所述介质层之上的半导体层。可选地，所述介质层和/或半导体层的材料为晶体材料。
可选地，所述半导体层为P型掺杂的，所述介质层和/或半导体层的晶格常数大于所述半导体衬底的晶格常数。可选地，所述半导体层为N型掺杂的，所述介质层和/或半导体层的晶格常数小于所述半导体衬底的晶格常数。可选地，所述介质层的材料为氧化钆(Gd2O3)晶体或氧化钕(Nd2O3)晶体。可选地，所述半导体层的上表面与所述半导体衬底的上表面齐平或高于所述半导体衬底的上表面。可选地，所述半导体层延伸至所述栅极结构下方。
可选地，所述半导体层的侧壁包括相接的上侧壁和下侧壁，所述上侧壁和下侧壁的相接处向所述半导体层的外侧突出。可选地，所述半导体衬底为绝缘体上硅衬底，所述绝缘体上硅衬底包括基底、位于所述基底上的绝缘埋层以及位于所述绝缘埋层上的表面半导体材料层，所述栅极结构位于所述表面半导体材料层上，所述堆叠源/漏嵌于所述绝缘埋层之上的表面半导体材料层中，或贯穿所述表面半导体材料层和绝缘埋层。本发明还提供了一种嵌入式源/漏MOS晶体管的形成方法，包括提供半导体衬底； 在所述半导体衬底上形成栅极结构；在所述栅极结构两侧的半导体衬底中分别形成开口 ；在所述开口中填充堆叠源/漏，所述堆叠源/漏包括介质层和位于所述介质层之上的半导体层。可选地，所述介质层和/或半导体层的材料为晶体材料。可选地，在形成所述半导体层时在其中引入P型掺杂离子，所述介质层和/或半导体层的晶格常数大于所述半导体衬底的晶格常数。可选地，在形成所述半导体层时在其中引入N型掺杂离子，所述介质层和/或半导体成的晶格常数小于所述半导体衬底的晶格常数。可选地，所述介质层的材料为氧化钆晶体或氧化钕晶体。可选地，所述在所述开口中填充堆叠源/漏包括在所述开口中填充介质层；对所述介质层的表面部分进行刻蚀，剩余的介质层的上表面低于所述半导体衬底的上表面；在所述剩余的介质层上形成所述半导体层。可选地，使用外延生长形成所述介质层和半导体层。可选地，所述半导体层的上表面与所述半导体衬底的上表面齐平或高于所述半导体衬底的上表面。可选地，对所述介质层的表面部分进行刻蚀的同时，还对所述开口两侧的半导体衬底进行刻蚀，以使所述剩余的介质层上方的开口延伸至所述栅极结构下方。可选地，所述剩余的介质层上方的开口的侧壁包括相接的上侧壁和下侧壁，所述上侧壁和下侧壁的相接处在所述半导体衬底内向所述开口的外侧突出。可选地，所述半导体衬底为绝缘体上硅衬底，所述绝缘体上硅衬底包括基底、位于所述基底上的绝缘埋层以及位于所述绝缘埋层上的表面半导体材料层，所述栅极结构形成于所述表面半导体材料层上，所述开口形成于所述绝缘埋层之上的表面半导体材料层中，或贯穿所述表面半导体材料层和绝缘埋层。与现有技术相比，本发明的实施例有如下优点本发明实施例的嵌入式源/漏MOS晶体管及其形成方法中，位于栅极结构两侧的堆叠源/漏分别包括介质层和位于介质层之上的半导体层，其中所述半导体层作为源区和漏区，所述介质层将位于其上的半导体层和下方的半导体衬底隔离，从而有利于减小源区和漏区至半导体衬底的漏电流。进一步的，所述介质层和/或半导体层的材料为晶体材料，对于PMOS晶体管，所述介质层和/或半导体层的晶格常数大于半导体衬底的晶格常数，产生压应力；对于NMOS晶体管，所述介质层和/或半导体层的晶格常数小于半导体衬底的晶格常数，产生张应力，从而有利于提高载流子的迁移率，改善器件性能。此外，所述半导体层还延伸至栅极结构下方，其侧壁包括相接的上侧壁和下侧壁，上侧壁和下侧壁的相接处向外侧突出，有利于促进对沟道区域的半导体衬底产生的应力，进一步提闻载流子迁移率。
图I是现有技术的一种嵌入式源/漏MOS晶体管剖面结构示意图；图2是本发明嵌入式源/漏MOS晶体管的形成方法的实施例的流程示意图；图3至图8是本发明嵌入式源/漏MOS晶体管的形成方法的实施例中各中间结构的剖面结构示意图；图9是本发明嵌入式源/漏MOS晶体管的形成方法的另一实施例形成的器件的剖面结构示意图。
具体实施方式
随着器件尺寸的不断减小，MOS晶体管的源区和漏区至半导体衬底的漏电流对器件性能的影响越来越大，嵌入式源/漏MOS晶体管以及提高源/漏极结构也存在同样的问题。本发明实施例的嵌入式源/漏MOS晶体管及其形成方法中，位于栅极结构两侧的堆叠源/漏分别包括介质层和位于介质层之上的半导体层，其中所述半导体层作为源区和漏区，所述介质层将位于其上的半导体层和下方的半导体衬底隔离，从而有利于减小源区和漏区至半导体衬底的漏电流。进一步的，所述介质层和/或半导体层的材料为晶体材料，对于PMOS晶体管，所述介质层和/或半导体层的晶格常数大于半导体衬底的晶格常数，产生压应力；对于NMOS晶体管，所述介质层和/或半导体层的晶格常数小于半导体衬底的晶格常数，产生张应力，从而有利于提高载流子的迁移率，改善器件性能。此外，所述半导体层还延伸至栅极结构下方，其侧壁包括相接的上侧壁和下侧壁，上侧壁和下侧壁的相接处向外侧突出，有利于促进对沟道区域的半导体衬底产生的应力，进一步提闻载流子迁移率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式
的限制。图2示出了本发明嵌入式源/漏MOS晶体管的形成方法的实施例的流程示意图，包括步骤S21，提供半导体衬底；步骤S22，在所述半导体衬底上形成栅极结构；
步骤S23，在所述栅极结构两侧的半导体衬底中分别形成开口 ；步骤S24，在所述开口中填充堆叠源/漏，所述堆叠源/漏包括介质层和位于所述介质层之上的半导体层。图3至图8示出了本发明嵌入式源/漏MOS晶体管的形成方法的实施例中各中间结构的剖面结构示意图，下面结合图2和图3至图8对该实施例进行详细说明。结合图2和图3，执行步骤S21，提供半导体衬底20。所述半导体衬底20可以是硅衬底、硅锗衬底、III-V族元素化合物衬底、碳化硅衬底或其叠层结构。所述半导体衬底20中还形成有浅沟槽隔离结构21，其形成方法包括在相邻的嵌入式源/漏MOS晶体管之间的半导体衬底20中形成沟槽；在所述沟槽中填充介质材料，填充的介质材料优选为晶体材料。若后续形成在浅沟槽隔离结构21之间的半导体衬底20上的晶体管为PMOS晶体管，则所述浅沟槽隔离结构21中填充的介质材料的晶格常数大于半导体衬底20的晶格常数，以产生压应力，提高空穴的迁移率；若后续形成在浅沟槽隔离结构21之间的半导体衬底20上的晶体管为NMOS晶体管，所述浅沟槽隔离结构21中填充的介质材料的晶格常数小于半导体衬底20的晶格常数，以产生张应力，提高电子的迁移率，从而改善整个器件的性能。本实施例中，所述浅沟槽隔离结构21是在形成器件之前形成的，在其他具体实施例中，也可以在形成器件之后，再在相邻器件之间形成所述浅沟槽隔离结构21。结合图2和图4，执行步骤S22，在所述半导体衬底20上形成栅极结构22。本实施例为前栅(gate-first)工艺，所述栅极结构22包括位于半导体衬底20上的栅介质层22a、位于栅介质层22a上的栅电极22b以及包围所述栅介质层22a和栅电极22b的侧壁的侧墙22c，所述栅介质层22a的材料可以是氧化硅，所述栅电极22b的材料可以是多晶硅或掺杂的多晶硅，所述侧墙22c的材料可以是氧化硅、氮化硅或是二者的叠层结构。当然，本实施例的方案也适用于后栅(gate-last)工艺，在后栅工艺中，所述栅极结构22为伪栅结构(dummy gate)，包括伪栅电极、栅介质层和位于其侧壁的侧墙。所述栅极结构22的形成方法可以是本领域技术人员常见的形成方法，这里不再赘述。结合图2和图5，执行步骤S23，在所述栅极结构22两侧的半导体衬底20中分别形成开口 23。具体的，所述开口 23的形成过程可以包括光刻、刻蚀等本领域技术人员公知的步骤。刻蚀形成开口 23的方法可以是干法刻蚀或湿法刻蚀，在一优选的实施例中，可以通过在干法刻蚀中对刻蚀气体的选择，或是通过先干法刻蚀再湿法刻蚀的方法，使得刻蚀形成的开口 23的侧壁向外侧凸出，延伸至所述侧墙22c下方。
结合图2和图8，执行步骤S24，在所述开口中填充堆叠源/漏，所述堆叠源/漏包括介质层24和位于所述介质层24之上的半导体层25。具体的，首先参考图6，在所述开口中填充介质层24，其形成方法可以是外延生长，具体可以是气相外延生长或固相外延生长。作为一个优选的实施例，所述介质层24的材料为晶体材料，可以是氧化钆或氧化钕，在形成介质层24的过程中，可以通过在其中引入掺杂离子的方法，使形成的介质层24的晶格常数大于或小于半导体衬底20的晶格常数。具体的，若要形成PMOS晶体管，则介质层24的晶格常数大于半导体衬底20的晶格常数；若要形成NMOS晶体管，则介质层24的晶格常数小于半导体衬底20的晶格常数，从而对栅极结构22下方的沟道区域形成压应力或张应力，提高载流子迁移率。当然，在其他具体实施例中，所述介质层24也可以是非晶体材料。之后参考图7，对所述介质层24的表面部分进行刻蚀，使得剩余的介质层24的上表面低于半导体衬底20的上表面。在刻蚀过程中，通过控制刻蚀速率和刻蚀时间，可以控制剩余的介质层24上方的开口 23的深度，使其深度与预计形成的漏区和漏区的深度相适应。此外，在对介质层24的刻蚀过程中，还一并清除附着在剩余的介质层24上方的开口 23侧壁的介质层，避免在后续形成源区和漏区之后，附着的介质层对沟道区域的电流的影响。作为一个优选的实施例，本实施例中，在刻蚀介质层24的同时，通过调整干法刻蚀中的刻蚀气体，或是先采用干法刻蚀后采用湿法刻蚀的方法，同时刻蚀开口 23侧壁的半导体衬底20，使得形成的开口 23延伸至栅极结构22下方，如可以是延伸至侧墙22c下方。具体的，所述开口 23的侧壁包括相接的上侧壁23a和下侧壁23b，所述上侧壁23a和下侧壁23b的相接处向外侧突出，使得开口 23的侧壁呈“钻石型”。之后参考图8，在剩余的介质层24上形成半导体层25，所述半导体层25填充剩余的介质层24上方的开口。所述半导体层25的形成方法可以是外延生长，如气相外延生长或固相外延生长等。所述半导体层25的材料为半导体材料，优选为晶体材料，可以是单晶硅、单晶硅锗、单晶碳化硅等。所述半导体层25分别作为形成的嵌入式源/漏MOS晶体管的源区和漏区，其上表面可以与半导体衬底20的上表面齐平，也可以高于半导体衬底20的上表面以形成提高源/漏结构，降低接触电阻。在形成半导体层25的过程中，可以在其中原位(in-situ)的引入掺杂离子，对于PMOS晶体管，引入P型掺杂离子，如硼离子、铟离子等；对于NMOS晶体管，引入N型掺杂离子，如磷离子、砷离子等。作为一个优选的实施例，所述半导体层25的材料为晶体材料，且对于PMOS晶体管，其晶格常数大于半导体衬底20的晶格常数，以对沟道区域产生压应力，提高空穴迁移率；对于NMOS晶体管，其晶格常数小于半导体衬底20的晶格常数，以对沟道区与产生张应力，提高电子迁移率。具体的，本实施例中半导体衬底20的材料为单晶硅，则对于PMOS晶体管，半导体层25的材料可以是硅锗，对于NMOS晶体管，半导体层25的材料可以是碳化硅。当然，在其他具体实施例中，所述半导体层25的材料也可以与半导体衬底20的材料相同。所述半导体层25延伸至栅极结构22下方，具体延伸至侧墙22c的下方。半导体层25的侧壁形貌与前述的介质层24上方开口的侧壁形貌相适应，包括相接的上侧壁25a和下侧壁25b，其相接点向外侧突出，即向沟道区域突出，从而有利于促进对MOS晶体管的沟道区域产生应力，提高载流子迁移率。、
所述半导体层25作为形成的嵌入式源/漏MOS晶体管的源区和漏区，由于其下方形成有介质层24，使得源区和漏区与半导体衬底20之间的漏电流的通路被隔断，有利于减小源区和漏区至半导体衬底20的漏电流，降低器件的功耗。至此，本实施例形成的嵌入式源/漏MOS晶体管的结构如图8所示，包括半导体衬底20 ;栅极结构22，位于所述半导体衬底20上；堆叠源/漏，嵌于所述栅极结构22两侧的半导体衬底20内且暴露所述堆叠源/漏的上表面，所述堆叠源/漏包括介质层24和位于所述介质层24之上的半导体层25，也即暴露出的是半导体层25的上表面。此外，所述半导体衬底20中还形成有浅沟槽隔离结构21，位于相邻的嵌入式源/漏MOS晶体管之间的半导体衬底20中，所述浅沟槽隔离结构21中填充的介质材料为晶体材料。本实施例中，所述栅极结构22包括位于半导体衬底20上的栅介质层22a、位于栅介质层22a上的栅电极22b以及包围栅电极22b和栅介质层22a的侧壁的侧墙22c。所述介质层24和半导体层25的材料为晶体材料，根据晶体管的类型，其晶格常数大于或小于半导体衬底20的晶格常数，具体请参见上文所述内容。此外，所述半导体层25还延伸至栅极结构22下方，其侧壁包括相接的上侧壁25a和下侧壁25b，相接处向外侧突出，有利于促进 对沟道区域的应力。图9示出了另一实施例形成的嵌入式源/漏MOS晶体管的剖面结构示意图，该实施例中采用的半导体衬底为绝缘体上硅衬底，所述绝缘体上硅衬底包括基底30a、位于基底30a上的绝缘埋层(buried insulator) 30b和位于绝缘埋层30b上的表面半导体材料层30c。所述表面半导体材料层30c中可以形成有浅沟槽隔离结构31。所述嵌入式源/漏MOS晶体管还包括栅极结构32，栅极结构32包括位于表面半导体材料层30c上的栅介质层32a、位于栅介质层32a上的栅电极32b以及位于栅介质层32a和栅电极32b的侧壁的侧墙32c ;嵌于栅极结构32两侧的半导体衬底的堆叠源/漏，所述堆叠源/漏包括介质层34和位于介质层34上的半导体材料层35。本实施例中，所述堆叠源/漏贯穿所述表面半导体材料层30c和绝缘埋层30b，在其他具体实施例中，所述堆叠源/漏还可以仅嵌于所述绝缘埋层30b之上的表面半导体材料层30c中，而不贯穿所述表面半导体材料层30c和绝缘埋层30b。所述堆叠源/漏是否贯穿所述表面半导体材料层30c和绝缘埋层30b，可以通过在刻蚀栅极结构32两侧的半导体衬底形成开口的过程中，控制开口是否贯穿所述表面半导体材料层30c和绝缘埋层30b来实现。图9中所示结构的各膜层的材料及形成方法请参见前一实施例，这里不再赘述。本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
权利要求
1.一种嵌入式源/漏MOS晶体管，其特征在于，包括 半导体衬底； 栅极结构，位于所述半导体衬底上； 堆叠源/漏，嵌于所述栅极结构两侧的半导体衬底内且暴露所述堆叠源/漏的上表面，所述堆叠源/漏包括介质层和位于所述介质层之上的半导体层。
2.根据权利要求I所述的嵌入式源/漏MOS晶体管，其特征在于，所述介质层和/或半导体层的材料为晶体材料。
3.根据权利要求2所述的嵌入式源/漏MOS晶体管，其特征在于，所述半导体层为P型掺杂的，所述介质层和/或半导体层的晶格常数大于所述半导体衬底的晶格常数。
4.根据权利要求2所述的嵌入式源/漏MOS晶体管，其特征在于，所述半导体层为N型掺杂的，所述介质层和/或半导体层的晶格常数小于所述半导体衬底的晶格常数。
5.根据权利要求2所述的嵌入式源/漏MOS晶体管，其特征在于，所述介质层的材料为氧化钆晶体或氧化钕晶体。
6.根据权利要求I至5中任一项所述的嵌入式源/漏MOS晶体管，其特征在于，所述半导体层的上表面与所述半导体衬底的上表面齐平或高于所述半导体衬底的上表面。
7.根据权利要求I至5中任一项所述的嵌入式源/漏MOS晶体管，其特征在于，所述半导体层延伸至所述栅极结构下方。
8.根据权利要求7所述的嵌入式源/漏MOS晶体管，其特征在于，所述半导体层的侧壁包括相接的上侧壁和下侧壁，所述上侧壁和下侧壁的相接处向所述半导体层的外侧突出。
9.根据权利要求I至5中任一项所述的嵌入式源/漏MOS晶体管，其特征在于，所述半导体衬底为绝缘体上硅衬底，所述绝缘体上硅衬底包括基底、位于所述基底上的绝缘埋层以及位于所述绝缘埋层上的表面半导体材料层，所述栅极结构位于所述表面半导体材料层上，所述堆叠源/漏嵌于所述绝缘埋层之上的表面半导体材料层中，或贯穿所述表面半导体材料层和绝缘埋层。
10.一种嵌入式源/漏MOS晶体管的形成方法，其特征在于，包括 提供半导体衬底； 在所述半导体衬底上形成栅极结构； 在所述栅极结构两侧的半导体衬底中分别形成开口； 在所述开口中填充堆叠源/漏，所述堆叠源/漏包括介质层和位于所述介质层之上的半导体层。
11.根据权利要求10所述的嵌入式源/漏MOS晶体管的形成方法，其特征在于，所述介质层和/或半导体层的材料为晶体材料。
12.根据权利要求11所述的嵌入式源/漏MOS晶体管的形成方法，其特征在于，在形成所述半导体层时在其中引入P型掺杂离子，所述介质层和/或半导体层的晶格常数大于所述半导体衬底的晶格常数。
13.根据权利要求11所述的嵌入式源/漏MOS晶体管的形成方法，其特征在于，在形成所述半导体层时在其中引入N型掺杂离子，所述介质层和/或半导体成的晶格常数小于所述半导体衬底的晶格常数。
14.根据权利要求11所述的嵌入式源/漏MOS晶体管的形成方法，其特征在于，所述介质层的材料为氧化钆晶体或氧化钕晶体。
15.根据权利要求10所述的嵌入式源/漏MOS晶体管的形成方法，其特征在于，所述在所述开口中填充堆叠源/漏包括 在所述开口中填充介质层； 对所述介质层的表面部分进行刻蚀，剩余的介质层的上表面低于所述半导体衬底的上表面； 在所述剩余的介质层上形成所述半导体层。
16.根据权利要求15所述的嵌入式源/漏MOS晶体管的形成方法，其特征在于，使用外延生长形成所述介质层和半导体层。
17.根据权利要求10至16中任一项所述的嵌入式源/漏MOS晶体管的形成方法，其特征在于，所述半导体层的上表面与所述半导体衬底的上表面齐平或高于所述半导体衬底的上表面。
18.根据权利要求14所述的嵌入式源/漏MOS晶体管的形成方法，其特征在于，对所述介质层的表面部分进行刻蚀的同时，还对所述开口两侧的半导体衬底进行刻蚀，以使所述剩余的介质层上方的开口延伸至所述栅极结构下方。
19.根据权利要求18所述的嵌入式源/漏MOS晶体管的形成方法，其特征在于，所述剩余的介质层上方的开口的侧壁包括相接的上侧壁和下侧壁，所述上侧壁和下侧壁的相接处在所述半导体衬底内向所述开口的外侧突出。
20.根据权利要求10至16中任一项所述的嵌入式源/漏MOS晶体管的形成方法，其特征在于，所述半导体衬底为绝缘体上娃衬底，所述绝缘体上娃衬底包括基底、位于所述基底上的绝缘埋层以及位于所述绝缘埋层上的表面半导体材料层，所述栅极结构形成于所述表面半导体材料层上，所述开口形成于所述绝缘埋层之上的表面半导体材料层中，或贯穿所述表面半导体材料层和绝缘埋层。
全文摘要
一种嵌入式源/漏MOS晶体管及其形成方法，所述嵌入式源/漏MOS晶体管包括半导体衬底；栅极结构，位于所述半导体衬底上；堆叠源/漏，嵌于所述栅极结构两侧的半导体衬底内且暴露所述堆叠源/漏的上表面，所述堆叠源/漏包括介质层和位于所述介质层之上的半导体层。本发明能够隔断源区和漏区至半导体衬底的漏电流通路，有利于减小源区和漏区至半导体衬底的漏电流。
文档编号H01L29/78GK102760765SQ201110112309
公开日2012年10月31日 申请日期2011年4月29日 优先权日2011年4月29日
发明者梁擎擎, 赵超, 钟汇才 申请人:中国科学院微电子研究所