半导体装置及其制造方法

专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置，特别是涉及高耐压的MOS型半导体装置的结构和其制造方法。
背景技术：
高耐压MOS型半导体装置，特别是LDMOS (Lateral Double Diffused M0S，横向双扩散金属氧化物半导体)型半导体装置用于无线基站用电路、信息家电、车载用半导体集成电路、LED驱动器IC或者电动机驱动器IC这样的大部分的产品领域。其动作电压范围也大，为从十数V到数十V的程度。在半导体产品例如各种驱动器IC中，特别是随着低电力消耗、芯片尺寸的缩小的发展，对高耐压且低导通电阻提出了更高的要求。含LDMOS型的DMOS(双扩散金属氧化物半导体)型半导体装置，在形成源极区域和主体区域时，利用在相互不同的导电型杂质中存在的扩散范围差来形成沟道(channel)。 因此能够容易地得到短的沟道长度，由此具有能实现低导通电阻化的特征。为实现对该 DMOS型半导体装置的进一步高耐压化、低导通电阻化的技术开发正在继续进行。可是，与其他一般性的高耐压设备相同，DMOS型半导体装置中也避免不了存在高耐压化和低导通电阻化相互间折衷的关系。漏极偏移(offset)区域是对该折衷关系施加影响的主要构成要素之一。原因是为了实现高耐压化，例如将该漏极偏移区域作为低杂质浓度，如何扩大耗尽层成为要点，另一方面为了进一步低导通电阻化，使漏极偏移区域为高杂质浓度，如何降低电阻成分成为要点。日本公开专利公报No. 2000-164860 (现有技术文献1)中的LDMOS晶体管中，提出了谋求如上述那样的高耐压化和导通电阻的降低化的技术。图11是专利文献1中记载的 N沟道型LDMOS晶体管的截面图。根据图11，在P型的半导体基板1上形成P型阱(well) 区域21，在该区域21内设置N-层22和P型主体区域3。此外，在主体(body)区域3内形成成为源极区域的N型扩散区域4，在N-层22内形成成为漏极区域的N型扩散区域5。在该结构中，特别使N-层22在栅极电极7的下方形成得较浅(第一 N-层22A)、在漏极区域 5附近形成得较深(第二 N-层22B)。而且上述N-层22通过砷和磷的双重离子注入而形成，设定基板表层部的第一 N-层22A的杂质浓度高、第二 N-层22B的杂质浓度低。这样在栅极7的下方第一 N-层22A 的杂质浓度高、导通电阻小、电流易流动。此外漏极区域5附近的第二 N-层22B的杂质浓度低、耗尽层容易扩散，由此实现高耐压化。在提高DMOS型半导体装置的耐压的同时降低导通电阻、改良两者的折衷 (trade-off)的技术，也记载在日本公开专利公报No. 9-260651 (现有技术文献2)中。

发明内容
如现有技术文献1公开的那样现有的高耐压MOS型半导体装置的结构虽然可以实现高耐压化和低导通电阻化，但是存在以下这样的问题。即，如上述那样，图11所示的LDMOS晶体管的N-层22若基于该形成方法，则N型的杂质浓度的分布是在第一 N-层22A 和第二 N-层22B的表面层侧特别高，在第二 N-层22B的下层部分较低。能够考虑到由此 N-层22的杂质浓度在LOCOS氧化膜9的界面附近也变高。在该晶体管的源极区域(N型扩散区域4)和漏极区域(N型扩散区域5)之间施加高电压时，因在N-层22与P型主体区域 3之间和N-层22与P型阱区域21之间形成的PN结成为逆偏压(bias)状态，所以耗尽层在N-层22内部扩散。但是因为在与LOCOS氧化膜9的界面附近为高杂质浓度，所以在该部分上不能促进耗尽化，等势线从垂直方向向LOCOS氧化膜9的界面方向较大地倾斜，向朝着LOCOS氧化膜9的方向产生高电场。特别是在LOCOS氧化膜9的栅极7下方的鸟嘴(bird's beak)周边有电场变强的倾向。在该N-层22的高电场部分产生被电场加速而得到高能量的电子， 被注入LOCOS氧化膜9和N-层22的界面附近，易变成固定电荷。固定电荷使LOCOS氧化膜9的界面附近的N-层22内的电场分布逐渐变化。这样，随着晶体管在高电压下动作的时间的积累，耐压等各特性随时间的经过而变化，或者导致结泄露增加的可能性变高。而且根据晶体管的实际使用状态维持稳定的特性是困难的，导致可靠性降低。 考虑到以上问题，本发明的目的是提供一种半导体装置和其制造方法，该半导体装置能抑制动作中随时间经过各电特性的变动、防止可靠性下降，还能够使高耐压和低导通电阻共存。而且本发明至少解决上述问题中的一个。为解决上述问题的本发明的半导体装置，包括具有第一导电型的半导体层；第一杂质区域，其形成于上述半导体层的表面部，具有第二导电型；主体区域，其以与上述第一杂质区域接触的方式相邻地形成，具有第一导电型；第二杂质区域，其与上述主体区域分离(分开)而形成于上述第一杂质区域并具有第二导电型，其深度比上述第一杂质区域小； 源极区域，其形成于上述主体区域的表面部，具有第二导电型；漏极区域，其形成于上述第二杂质区域的表面部，具有第二导电型；和栅极电极，其在从上述源极区域的靠近上述漏极区域一侧的端部之上起至上述第一杂质区域之上的区域隔着栅极绝缘膜形成。在该半导体装置中，上述主体区域的深度比上述第一杂质区域大，上述主体区域的边界的具有极大曲率的部分能够位于上述第一杂质区域的底部的下方的位置。此外，该半导体装置特别优选的方式是具有上述第一杂质区域的深度形成为小于1 μ m的结构，抑制半导体装置动作中随时间经过的电特性的变动。进而优选上述第二杂质区域的杂质浓度比上述第一杂质区域大，能够得到半导体装置的低导通电阻。此外为了使半导体装置的电特性的变动抑制更可靠，上述第二杂质区域，在其(第一杂质区域)表面上从上述漏极区域的靠近上述源极区域一侧的端部向上述源极区域在1 μ m以下的范围内形成。进而本发明的半导体装置中，在上述半导体层之下也可以形成有具有第一导电型并且杂质浓度比上述半导体层大的埋入层。此外，也可以在上述第二杂质区域的边界的具有极大曲率的部分中，靠近上述源极区域一侧的部分包含在上述第一杂质区域的内部，并且上述第二杂质区域的一部分在水平方向上向上述第一杂质区域的外部露出。为解决上述问题的本发明的另外的半导体装置包括第一半导体装置和第二半导体装置，其中上述第一半导体装置具备具有第一导电型的半导体层；第一杂质区域，其形成于上述半导体层的表面部，具有第二导电型；第一主体区域，其以与上述第一杂质区域接触的方式相邻地形成，具有第一导电型；第二杂质区域，其与上述第一主体区域分离而形成于上述第一杂质区域并具有第二导电型，其深度比上述第一杂质区域小；第一源极区域，其形成于上述第一主体区域的表面部，具有第二导电型；第一漏极区域，其形成于上述第二杂质区域的表面部，具有第二导电型；和栅极电极，其在从上述第一源极区域的靠近上述第一漏极区域一侧的端部之上起至上述第一杂质区域之上的区域隔着栅极绝缘膜形成，上述第二半导体装置具备上述半导体层；第二主体区域，其形成于上述半导体层的表面部，具有与上述第二杂质区域相同的深度和杂质浓度，具有第二导电型；第三杂质区域，其与上述第二主体区域分离而形成于上述半导体层的表面部，并且具有第一导电型；第二源极区域，其形成于上述第二主体区域的表面部，具有第一导电型；第二漏极区域，其形成于上述第三杂质区域的表面部，具有第一导电型；和栅极电极，其在从上述第二源极区域的靠近上述第二漏极区域一侧的端部之上起至上述半导体层之上的区域隔着栅极绝缘膜形成。上述半导体装置能够通过将上述第二杂质区域和上述第二主体区域以同一工序同时形成来制造。为解决上述问题的本发明的半导体装置的制造方法包括在具有第一导电型的半导体层的表面部形成具有第二导电型的第一杂质区域的工序；在上述第一杂质区域的表面上形成栅极绝缘膜的工序；在上述栅极绝缘膜上形成栅极电极的工序；以上述栅极电极为掩膜在上述第一杂质区域导入具有第一导电型的杂质，形成主体区域的工序；在从上述主体区域的形成位置分离(分开)的上述第一杂质区域的规定位置导入具有第二导电型的杂质，形成其深度比上述第一杂质区域小的第二杂质区域的工序；以上述栅极电极为掩膜在上述主体区域导入具有第二导电型的杂质，形成源极区域的工序；和在上述第二杂质区域导入具有第二导电型的杂质，形成漏极区域的工序。在该制造方法中，还可以进一步包括在半导体基板导入具有第一导电型的杂质， 形成杂质浓度比上述半导体层大的埋入层的工序；和在上述埋入层上形成上述半导体层的工序。此外，本发明的半导体装置优选将上述第一杂质区域的深度制造成小于1 μ m。本发明的半导体装置包括上述这样的第一杂质区域和形成于该区域、深度比第一杂质区域小的第二杂质区域。特别是在将第一杂质区域的深度形成为小于1 μ m时，能够防止在其表面部发生局部的极端大的电场、缓和电场强度、提高耐压。而且由此能够抑制半导体装置动作中随时间经过的电特性的变动。此外，在形成为第二杂质区域的深度比第一杂质区域的深度小，并且第二杂质区域的杂质浓度比第一杂质区域大的时候，能够使电场强度最大的区域发生在从第一杂质区域的表面部离开的内部。这样也能够抑制半导体装置动作中随时间经过的电特性的变动。 并且第二杂质区域的大的杂质浓度有助于半导体装置的低导通电阻的实现。本发明的上述以外的结构也从后面说明的各实施方式中得以明确，实现多种有益的效果。


图1是本发明的第一实施方式的半导体装置的截面图。
图2是本发明的第一实施方式的半导体装置的平面布局图。图3是本发明的半导体装置的折衷区域的杂质浓度曲线。图4是表示作为本发明的第二实施方式的、本发明第一实施方式的半导体装置的制造方法的工艺截面图。图5是表示作为本发明的第二实施方式的、本发明第一实施方式的半导体装置的制造方法的工艺截面图。图6是表示作为本发明的第二实施方式的、本发明第一实施方式的半导体装置的制造方法的工艺截面图。图7是本发明的第三实施方式的半导体装置的截面图。图8是本发明的第四实施方式的半导体装置的截面图。图9是本发明的第四实施方式的半导体装置的平面布局图。图10是本发明的第五实施方式的半导体装置的截面图。图11是表示现有的LDMOS晶体管的截面图。
具体实施例方式针对本发明的各实施方式参照附图进行详细说明。而且，作为用来说明各实施方式的具体例子，基本采用P沟道型的高耐压半导体装置。而且，各实施方式中使用的材料和数值等是举例表示，本发明不受这些限定。并且在不脱离本发明的技术思想范围的范围内， 能够将各实施方式进行适当的变更，进而也能够将实施方式之间进行组合等。(实施方式1)图1是本发明的第一实施方式的半导体装置，是由高电压驱动的P沟道LDMOS型晶体管的截面图，图2是表示其平面模式(图案)的平面布局图。而且图1表示沿着图2 的A-B线的截面。图1和图2既可以表示单体的晶体管，也可以表示具有低电压驱动的MOS 型晶体管等其他半导体元件的半导体集成电路的一部分。参照图1说明截面结构。在P型的硅基板(半导体基板)101上形成厚4μπι 6 μ m、平均杂质浓度为LOXlO15Cnr3 5 X IO15CnT3的N型半导体层102。该半导体层102 能够在硅基板101上使N型杂质热扩散，或者在硅基板101上通过外延法形成。如以上方式半导体层102虽然能够为N型半导体基板的一部分，但是在本发明中定义半导体层102 与由半导体基板自身形成或由外延层形成无关。在该半导体层102的表面部设置第一漏极偏移区域103作为P型的第一杂质区域。第一漏极偏移区域103，例如距其表面的深度是0. 9 μ m，此外P型杂质的峰值浓度是 IX IO16CnT3 5X 1017cm_3。距第一漏极偏移区域103的表面的深度是1 μ m以下，如后面说明的那样特别优选小于1 μ m。在第一漏极偏移区域103的规定部分，贯穿第一漏极偏移区域103形成N型主体(body)区域106，距其表面的深度例如为1.2 Um0在图1中，主体区域106是贯穿第一漏极偏移区域103而形成的。但是可以认为这两区域以PN结为边界以接触的方式相邻。因此代替图1所示的结构，也可以在半导体 102的应该形成主体区域106的区域上不形成第一漏极偏移区域103的状态下将该两者以相接触的方式形成。并且在主体区域106的内部形成源极区域107作为浓度更高的P型杂质层。
在水平方向上从主体区域106和源极区域107的位置离开，在第一漏极偏移区域 103的表面部设置第二漏极偏移区域105作为P型的第二杂质区域。第二漏极偏移区域105 的深度比第一漏极偏移区域103浅，该P型杂质的峰值浓度比第一漏极偏移区域103大。构成第二漏极偏移区域105的P型杂质的峰值浓度例如可以是5 X IO17CnT3 1 X IO1W30图3是表示在图1所示的完成后的半导体装置中形成有第一漏极偏移区域103和第二漏极偏移区域105两者的漏极区域104的中央部正下方的杂质浓度曲线的一个例子的附图。但是没有表示漏极区域104的杂质浓度曲线。图3的曲线a是第一漏极偏移区域 103的P型杂质浓度曲线，曲线b是第二漏极偏移区域105的P型杂质浓度曲线。此外大体上为直线的c是半导体层102的N型杂质浓度曲线。图3所示的例中半导体层102的杂质浓度约为2X1015cm_3。若采用这些则第一漏极偏移区域103的深度是0. 9 μ m，第二漏极偏移区域105的深度是0. 65 μ m。如上述那样第二漏极偏移区域105形成于第一漏极偏移区域103的表面部，而且其深度形成得比第一漏极偏移区域103小。其结果是，第一漏极偏移区域103的底部至少在形成LDMOS型晶体管的半导体层102的区域内大致是平坦的，距表面的深度是一样的。漏极区域104作为高浓度的P型杂质层形成于第二漏极偏移区域105的内部。位于主体区域106与漏极区域104之间，从第一漏极偏移区域103上通过第二漏极偏移区域105上，直至靠近源极区域107或者主体区域106 —侧的漏极区域104的端部， 形成由LOCOS氧化膜构成的厚绝缘膜110。该绝缘膜110也从漏极区域104的与上述端部相反一侧的端部向外部形成。在从源极区域107的端部和主体区域106上经过第一漏极偏移区域103上至绝缘膜110的端部的区域内形成由硅氧化膜等形成的栅极绝缘膜108。栅极电极109从栅极绝缘膜108上延伸到厚绝缘膜110上。在俯视时图1所示的半导体装置具有图2这样的布局模式。图2表示半导体装置的整体结构。将硅基板101 (参照图1)上的N型半导体层102的规定的区域划分为矩形带状的元件分离区域114，在由元件分离区域114划分出的半导体层102的区域内形成半导体装置。该元件分离区域114通常由PN结的分离区域形成，但也可以采用在设置于半导体层102的深沟槽(trench)内埋入绝缘材料的沟槽分离结构。第一漏极偏移区域103以大致占有该区域内大部分的方式设计成矩形。在第一漏极偏移区域103的中央部配置长尺寸的长方形的源极区域107，以包围该区域的周围的方式配置主体区域106。以源极区域107或者主体区域106为线对称轴时在其左右两侧方向上间隔规定距离设置长尺寸的漏极区域104和包围其周围的第二漏极偏移区域105。在图2的情况中，以漏极区域104的长度方向与源极区域107的长度方向平行、而且长度方向的长度为前者比后者大的方式形成。但是也能够为后者大。图2所示的虚线表示由LOCOS氧化膜形成的绝缘膜110的端部边界线，绝缘膜110的开口的边界与漏极区域104的边界大体一致。栅极电极109以从源极区域107的端部开始覆盖主体区域106、第一漏极偏移区域103和绝缘膜 110的一部分上、包围源极区域107和主体区域106的方式形成。图1虽然没有表示，在漏极区域104上设置有使整个面地形成的层间绝缘膜开口的多个矩形接触孔111，通过设置在接触孔111上的未图示的金属配线与外部电连接。另一方面在由源极区域107包围的规定部形成N型的体触(body-contact)区域112。在形成体触区域112的区域不导入构成源极区域107的P型杂质，N型的主体区域106直接暴露在
8表面。在该区域内追加导入高浓度的N型杂质形成体触区域112。因此体触区域112与主体区域106相连接。此外在源极区域107上和体触区域112上也设置使上述层间绝缘膜开口的多个矩形接触孔113，通过形成在矩形接触孔113上的未图示的一个金属配线与外部电连接。因此源极区域107与体触区域112或者主体区域106短路。以上是第一实施方式的半导体装置的结构。该半导体装置中特别是第一漏极偏移区域103的距表面的深度比现有的LDMOS晶体管等高耐压半导体装置小，具体而言小于 Ium0在本发明的半导体装置中，例如在硅基板101、半导体层102、源极区域107和栅极电极109上施加接地电位，对漏极区域104施加负的高电压时，耗尽层从第一 PN结和第二 PN 结向第一漏极偏移区域103内扩散，该第一 PN结由第一漏极偏移区域103与主体区域106 形成，该第二 PN结由第一漏极偏移区域103与半导体层102形成。本实施方式之后说明的全部实施方式中在对耐压进行说明时，半导体装置也以上述方式偏压。通过减小第一漏极偏移区域103的深度，从第二 PN结向上方的耗尽层扩散的效果有效的出现，能够使第一漏极偏移区域103全体耗尽化。若将第一漏极偏移区域103的深度(比Iym小的范围内)和杂质浓度调整为最适合，则在该状态下至少能够使从第二漏极偏移区域105的靠近源极区域107的端部起至主体区域106的靠近漏极区域104的端部的第一漏极偏移区域103的表面部的电场强度分布接近均勻状态。其结果是，特别是能够缓和第一 PN结附近的电场强度。以这种方式能够提高半导体装置的耐压。进而，以上述的方式，因为能够使第一漏极偏移区域103内的电场强度平滑化，所以其内部的等势线变得大致垂直，能够形成在横方向大致一定的电势梯度。除此之外在第一漏极偏移区域103的表面部特别是不会发生突出的大的电场强度峰值。根据这两个效果，电子这样的电荷注入绝缘膜110，大幅度抑制在绝缘膜110中固定电荷的生成。这样能够提高半导体装置动作中的特性随时间经过而变化相关的可靠性。本发明的半导体装置在漏极区域104周边的第一漏极偏移区域103内设置有深度比其小的第二漏极偏移区域105。通过使第二漏极偏移区域105的杂质浓度比第一漏极偏移区域103的杂质浓度高，由于第一和第二漏极偏移区域整体低电阻化，所以也能够降低半导体装置的导通电阻。另一方面，第二漏极偏移区域105的深度比第一漏极偏移区域103小，在第一漏极偏移区域103内包含第二漏极偏移区域105。并且第二漏极偏移区域105有比较高的杂质浓度。根据这两个结构，在第二漏极偏移区域105的边界附近杂质浓度梯度变得陡峭，在漏极区域104施加高电压时，抑制在第二漏极偏移区域105边界的特别是曲率为极大的部分上的耗尽层的扩散而产生高电场。第一漏极偏移区域103表面部的水平方向的电场强度分布如上说明的那样整体平滑化、平均的电场强度值降低。因此根据本发明，能够在半导体装置中使最大电场强度发生在第二漏极偏移区域105边界的曲率极大部附近，来代替现有技术中的发生在第一漏极偏移区域103的表面部的情况。这样使最大电场强度的发生位置移动到第一漏极偏移区域 103的内部，也有助于降低向绝缘膜110的电荷注入、提高半导体装置的可靠性。根据本发明，半导体装置的耐压在成为最大电场强度的第一漏极偏移区域103内部容易确定。根据这个理由，耐压不会劣化，能够维持规定的耐压。第二漏极偏移区域105如图1所示包括与绝缘膜110的下表面重叠的部分，有比较高的杂质浓度。因此，能够考虑到在重叠部分电场强度变大向绝缘膜110的电荷注入的可能性和耐压劣化的可能性。但是本发明中使沿着上述重叠部分的绝缘膜110的下表面的长度变小，能够控制该部分的电场强度不达到第二漏极偏移区域105边界的曲率极大部附近的电场强度以上。具体而言，使第二漏极偏移区域105的重叠部分在水平方向上测定的值为IymW 下，或者优选第二漏极偏移区域105的形成范围在距漏极区域104的靠近源极区域107 — 侧的端部起ι μ m以下的区域内。这样做对于例如60V耐压等级的高耐压LDMOS晶体管和含有其的半导体集成电路是有效的。本发明的半导体装置还具备其他优点。例如由于第二漏极偏移区域105形成得比第一漏极偏移区域103浅，所以几乎没有从第一漏极偏移区域103的底面实质性地突出到下方，该底面大致是平坦的。由此维持高耐压。此外，主体区域106的边界的曲率极大部分以从第一漏极偏移区域103的底面突出到下方的方式形成，即由于主体区域106形成得比第一漏极偏移区域103更深，所以上述的第一 PN结的曲率变小，能回避在该部分的电场集中而提高耐压。(实施方式2)本发明的第二实施方式提供一种第一实施方式的半导体装置的制造方法。图4 图6是表示该第二实施方式的半导体装置的制造方法的工艺截面图，与图1相同表示P沟道LDMOS型晶体管部分。首先，如图4 (a)所示，在P型硅基板101上用外延法形成厚4 μ m 6 μ m的N型半导体层102。半导体层102也能够在硅基板101上将磷等N型杂质进行离子注入后，通过高温长时间的热扩散而形成。其次如图4(b)所示在半导体层102的规定区域将硼进行离子注入后，通过使硼热扩散形成距半导体层102的表面的深度小于1 μ m的第一漏极偏移区域103。接着如图4 (c) 所示在半导体层102的表面上的规定的区域采用公知的选择氧化法使由LOCOS氧化膜形成的绝缘膜110生长。并且如图5(a)所示整个面实施热氧化，在没有形成绝缘膜110的、表面露出的第一漏极偏移区域103的表面上使栅极绝缘膜108成长。接着使用CVD法使在整个面上含有高浓度N型杂质的硅膜成长后，用光刻法在硅膜的必要部分上形成未图示的抗蚀剂膜的掩膜图案。然后对硅膜进行选择性的干蚀刻形成栅极电极109。这时继续在硅膜上也将绝缘膜110选择性地蚀刻除去。之后，除去干蚀刻中使用的的抗蚀剂膜，在栅极电极109上形成具有端部同时覆盖无用区域的未图示的抗蚀剂图案。接着如图5(b)所示以上述抗蚀剂图案和栅极电极109作为掩膜，将磷离子115选择性的注入第一漏极偏移区域103，形成N型注入层116。这样，除了上述抗蚀剂图案，栅极电极109也作为离子注入用掩膜的一部分有效地利用，所以能对栅极电极109进行自调整的注入。因此能够除去N型注入层116相对栅极电极109的相对位置偏移的这种制造工艺变动的主要原因。接着如图5(c)所示，除去上述抗蚀剂图案之后，在从绝缘膜110之间露出的规定位置的第一漏极偏移区域103上形成具有开口的未图示的新的抗蚀剂图案。以新的抗蚀剂图案作为掩膜将硼离子117进行离子注入形成P型注入层118。接着，虽然图6(a)中未图示，为了充分确保栅极电极109和其他部分的耐压，使构成栅极电极109的硅膜热氧化，在栅极电极109的表面上形成薄的硅氧化膜。通过伴随该热氧化的热处理工序，使N型注入层116和P型注入层118的杂质活性化并扩散，分别形成主体区域106、第二漏极偏移区域 105。在上述热氧化的热处理条件中，温度和时间设定为使与第一漏极偏移区域103的深度比较，主体区域106的深度为大、同时第二漏极偏移区域105的深度为小。接着如图6(b)所示，栅极电极109和绝缘膜110作为掩膜，将硼离子或者氟化硼离子119、121高浓度地离子注入到主体区域106和第二漏极偏移区域105，形成P型高浓度注入层120和122。在该离子注入中，以抗蚀剂图案覆盖图6(b)所示以外的规定区域和图 2所示体触区域112的部分。然后除去该抗蚀剂图案，在该应形成体触区域112的部分形成具有开口的新的抗蚀剂图案，将其作为掩膜将磷离子或者砷离子进行高浓度离子注入。接着在高温下进行热处理，使已注入的杂质离子活性化并扩散，形成源极区域 107、漏极区域104和体触区域112。在该热处理中，在图6(c)虽未表示，但也可以在包括栅极电极109、绝缘膜110上的整个面形成层间绝缘膜后，利用用于提高该层间绝缘膜密度的热处理。层间绝缘膜形成后，在漏极区域104、源极区域107上的部分分别形成接触孔111 和113，然后施加以铝为主要成分的合金等的电极、配线，半导体装置完成。(实施方式3)图7是表示本发明的第三实施方式的半导体装置的结构的截面图。本实施方式的半导体装置的平面布局图与第一实施方式的半导体装置的平面布局图(参照图幻相同，图 7表示沿着图2中的A-B线的截面。由于图7表示的半导体装置具有与第一实施方式的半导体装置大致相同的结构，所以对同一部分赋予相同符号省略说明，以不同点为中心进行说明。与第一实施方式的半导体装置相同的部分，其形状、尺寸、相对位置、杂质浓度等形成为第一实施方式相同。在本实施方式的半导体装置中，在P型硅基板101与N型半导体层102之间，设置具有与N型半导体层102相比极高的高杂质浓度(例如IX IO19CnT3以上)的N型埋入扩散层130。这样的结构通过以下的方式能够得到。在硅基板101的至少应形成该半导体装置的区域的表面部，将砷、锑等N型杂质进行离子注入，实施规定的热处理形成埋入扩散层 130。接着用外延法等形成N型半导体层102。除了 N型埋入扩散层130的形成工序前后的工序，本实施方式的半导体装置能够用第二实施方式的制造方法来制造。通过设置具有高杂质浓度的埋入扩散层130，能够部分地降低N型半导体层102 的电阻。因此由P型硅基板101、N型半导体层102、P型漏极区域104构成的寄生双极晶体管的电流增幅率变小，能够防止在该半导体装置的动作中大电流的流动。例如在控制电动机驱动的IC的情况下，在使电动机急减速时等，基于从电动机至IC侧逆流的再生电流的漏电流成为原因，能够抑制产生的电力损失。因此优选埋入扩散层130的峰值杂质浓度为 IXlO19Cm-3 以上。此外在将埋入扩散层130设置在半导体层102之下的结构中，对漏极区域104施加高电压时，在半导体层102内产生的耗尽层向埋入扩散层130方向的扩散变难，但是向第一漏极偏移区域103内部方向的扩散变容易。根据该效果，位于绝缘膜110和栅极电极109 正下方的第一漏极偏移区域103更容易耗尽化，在其表面部横方向的电场强度分布被平滑化并被缓和。因此能够再提高主体区域106与第一漏极偏移区域103的PN结的耐压，同时与第一实施方式同样提高半导体装置的特性的随时间经过而变化相关的可靠性。另一方面，在第一漏极偏移区域103的存在第二漏极偏移区域105的部分中，从半导体层102向上方耗尽层容易延伸。但是因为上述第二漏极偏移区域105的杂质浓度高， 所以在此处耗尽层的扩散被抑制，在其边界附近的电场强度变大，特别是在边界的曲率极大的地方决定半导体装置的耐压的概率提高。如上所述以埋入扩散层130的设置为原因， 与半导体层102内产生的耗尽层向埋入扩散层130方向的扩散变得困难相反，为了对此进行补偿以向第一漏极偏移区域103内部方向推入的方式扩散变得容易。但是本实施方式的半导体装置以第一漏极偏移区域103的深度形成得比Iym小为基础。因此半导体层102的厚度，即从第一漏极偏移区域103的底面到埋入扩散层130 的上表面的距离增加了第一漏极偏移区域103变浅的量。因此与现有的结构比较，由于在垂直方向上更大的范围内能确保在半导体层102内部耗尽层能够扩大的空间，所以在第二漏极偏移区域105的边界附近的电场强度也得以缓和。由于在半导体层102与埋入扩散层 130的边界处埋入扩散层130的杂质浓度高，所以耗尽层向下方的扩散被抑制、电场强度增大。但是由于半导体层102的厚度较厚，在半导体层102 —侧更大的范围内耗尽层扩散、电场强度被缓和，能够抑制耐压降低。而且，形成埋入扩散层130时，通过在最初将N型半导体层102的深度(厚度)设定得足够大，也能够避免耐压降低。但是在现实的半导体集成电路中半导体层102的深度， 由于除了图7所示的半导体装置还要考虑在同一硅基板上集成的其他MOS型晶体管元件等的特性而决定，所以自由的设计变更是困难的。(实施方式4)图8是表示本发明的第四实施方式的半导体装置的结构的截面图，图9是表示其平面布局的俯视图(平面图)。而且图8表示沿着图9的C-D线的截面。由于图8和图9 表示的半导体装置具有与第一实施方式的半导体装置大致相同的结构，所以对相同部分赋予相同的符号省略说明，以不同点为中心进行说明。与第一实施方式的半导体装置具有相同符号的部分，其形状、尺寸、相对位置、杂质浓度等形成为与第一实施方式相同。本实施方式的半导体装置具有以下的配置如图8和图9所示在第二漏极偏移区域105与第一漏极偏移区域140形成的边界的曲率为极大的部分中，至少靠近源极区域107 的部分包含在第一漏极偏移区域140内部，第二漏极偏移区域105的一部分在水平方向上向第一漏极偏移区域140的外部露出。这样的结构，即，如图9所示第一漏极偏移区域140 向源极区域107缩小。由此第一漏极偏移区域140的占有面积降低，同时元件分离区域114 也缩小，能够使半导体装置的面积缩小。如图9所示，具体而言俯视观察的第一漏极偏移区域140与半导体层102的边界中，使得在与从源极区域107朝向漏极区域104的方向相垂直的方向上延伸的边界(第一漏极偏移区域140的端部中，在与从源极区域107向漏极区域104的方向垂直的方向上延伸的端部)，与第二漏极偏移区域105的底部接触。这样优选以使第一漏极偏移区域140的上述边界或者端部与第二漏极偏移区域105重叠的方式配置。如图8所示第二漏极偏移区域105的边界的具有极大曲率的部分有两处。对漏极区域104施加高电压时由于电场集中而产生高电场，决定耐压的是靠近源极区域107 —侧的极大曲率处。该高电压产生的原因之一是耗尽层主要从第一实施方式中说明的第一 PN 结向漏极区域104延伸。对应于此在另一个曲率极大处与第一偏移区域140相比具有高杂质浓度的第二漏极偏移区域105和半导体层102直接形成PN结。但是由于半导体层102的杂质浓度比第一漏极偏移区域140、主体区域106小很多，所以在该部分的电场强度比较低。由于是这样的状态，即使配置为第二漏极偏移区域105的一部分在水平方向上向第一漏极偏移区域140外部露出，耐压也几乎不会劣化，与第一和第三实施方式的半导体装置有相同的效果。而且，由于本实施方式的半导体装置只在第一漏极偏移区域140的图案形状上与第一实施方式的半导体装置不同，所以能够用第二实施方式的制造方法来制造。(实施方式5)图10是表示本发明的第五实施方式的半导体装置的截面图。该半导体装置在同一个硅基板上包括半导体装置A (第一实施方式的半导体装置，具体而言是P沟道LDMOS型晶体管)和半导体装置B (具体而言是N沟道LDMOS型晶体管)。对于半导体装置A已经作为第一实施方式进行了详细的说明，所以对相同部分赋予相同符号省略说明，主要对半导体装置B进行说明。在半导体装置B中，在P型硅基板101上形成低杂质浓度的N型半导体层102。在半导体层102的表面部形成P型主体区域153，与其分开在半导体层102的规定的位置上形成N型漏极偏移区域151。该N型漏极偏移区域151的杂质浓度设定为比半导体层102 高。在上述主体区域153内设置高杂质浓度的N型源极区域152，此外，虽然未图示，但在相同的主体区域153内也形成高杂质浓度的P型体触区域。该体触区域对应半导体装置A的 N型体触区域(图2的112)，通常与主体区域153电连接。使体触区域与源极区域152短路使用。另一方面，在N型漏极偏移区域151内设置高杂质浓度的N型漏极区域150。此外在半导体层102的表面上与半导体装置A相同地配置有由LOCOS氧化膜形成的绝缘膜 110 ；由硅氧化膜等形成的栅极绝缘膜108 ；和栅极电极109。根据以上结构，半导体层102 的从N型漏极偏移区域151的端部起经过绝缘膜110的正下方和栅极电极109的正下方至与主体区域153的PN结区域的部分，作为与半导体装置A的第一漏极偏移区域103对应的低杂质浓度的N型漏极偏移区域而动作。在半导体装置B的平面布局图中，除各部分的导电型有所不同，形成为与图2相同。在半导体装置A中，为了提高其耐压以及提高动作中的特性随时间经过而变化相关的可靠性，形成为以下的方式。以深度小于1 μ m的方式形成P型的第一漏极偏移区域 103，并且第二漏极偏移区域105比第一漏极偏移区域103浅，且为了降低导通电阻而以最合适的比较高的P型杂质浓度下形成。本实施方式的半导体装置特别是在十数V 数十V 水平的范围内动作时，上述第二漏极偏移区域105的形成条件与作为N沟道LDMOS型晶体管的半导体装置B中的主体区域153的形成条件一致，所以这些区域能够以同一个工序同时形成。这样图10所示的半导体装置具有与第一实施方式的半导体装置同样的效果。并且由于第二漏极偏移区域105和主体区域153不必在不同的工序中形成，所以工序数量减少，能够抑制制造成本的上升。下面说明图10所示的半导体装置的制造方法的一个例子的概要情况。首先在P 型硅基板101上形成N型半导体层102。其次在应形成半导体装置A的半导体层102的区域形成P型第一漏极偏移区域103。之后，在第一漏极偏移区域103和半导体装置B的形成区域中的半导体层102的表面上，使由LOCOS氧化膜形成的绝缘膜110选择性的生长。接着在未形成绝缘膜110的露出面使栅极绝缘膜108生长，在其上形成半导体装置A和B的栅极电极109。半导体装置A的N型主体区域106用的离子注入在第一漏极偏移区域103的规定部分进行，接着兼作半导体装置A的P型第二漏极偏移区域105用和半导体装置B的P型主体区域153用的离子注入同时同条件地进行。并且半导体装置B的N型漏极偏移区域151 用的离子注入在半导体层102的规定部分进行。然后实施使栅极电极109的表面氧化而形成薄的氧化膜的工序、独立设定的热处理，形成主体区域106、第二漏极偏移区域105、主体区域153和N型漏极偏移区域151。根据该工序第二漏极偏移区域105和主体区域153的距原半导体层102的表面的深度和杂质浓度(峰值浓度)实质上是相同的。并且同时将P型杂质高浓度地离子注入半导体装置A 的主体区域106、第二漏极偏移区域105和未图示的半导体装置B的体触区域。接着同时将N型杂质高浓度地离子注入半导体装置B的主体区域153、N型漏极偏移区域151和半导体装置A的未图示的体触区域。之后，实施高温热处理形成P型源极区域107、P型漏极区域104、N型源极区域152、N型漏极区域150、半导体装置A和B的体触区域。以上所述的第一 第五实施方式的半导体装置，举例说明了如图2、图9所示的以源极区域为对称轴在其左右配置两个漏极区域的结构。但是能够将该区域的布局的单侧半部分，即一个源极区域和一个漏极区域在其长度方向上相互平行地对置配置。此外，虽然本发明的各实施方式中半导体装置作为单体，但本发明也包括将具有同一结构的多个半导体装置阵列地排列的结构。此外在上述各实施方式中作为具体的说明对象的半导体装置是P沟道LDMOS型晶体管，至少也可以是其半导体层102和在半导体层102内形成的各半导体杂质区域替换N 型和P型的半导体装置。此外第三实施方式中埋入扩散层130也能够替换导电型。并且硅基板101的传导型也能够替换。本发明的半导体装置不只是作为各实施方式举例表示的LDMOS型晶体管，对于具有相当于漏极偏移区域的功能的杂质层的其他半导体装置，特别是对于高耐压半导体装置也是有用的。
1权利要求
1.一种半导体装置，其特征在于，包括 具有第一导电型的半导体层；第一杂质区域，其形成于所述半导体层的表面部，具有第二导电型； 主体区域，其以与所述第一杂质区域接触的方式相邻地形成，具有第一导电型； 第二杂质区域，其与所述主体区域分离而形成于所述第一杂质区域并具有第二导电型，其深度比所述第一杂质区域小；源极区域，其形成于所述主体区域的表面部，具有第二导电型； 漏极区域，其形成于所述第二杂质区域的表面部，具有第二导电型；和栅极电极，其在从所述源极区域的靠近所述漏极区域一侧的端部之上起至所述第一杂质区域之上的区域隔着栅极绝缘膜形成。
2.如权利要求1所述的半导体装置，其特征在于所述主体区域的深度比所述第一杂质区域大，所述主体区域的边界的具有极大曲率的部分位于所述第一杂质区域底部的下方。
3.如权利要求1所述的半导体装置，其特征在于 所述第二杂质区域的杂质浓度比所述第一杂质区域大。
4.如权利要求1所述的半导体装置，其特征在于在所述半导体层之下形成有具有第一导电型并且杂质浓度比所述半导体层大的埋入层。
5.如权利要求1所述的半导体装置，其特征在于在所述第二杂质区域的边界的具有极大曲率的部分中，靠近所述源极区域一侧的部分包含在所述第一杂质区域的内部，并且所述第二杂质区域的一部分在水平方向上向所述第一杂质区域的外部露出。
6.如权利要求1 5中任一项所述的半导体装置，其特征在于 所述第一杂质区域的深度小于ι μ m。
7.如权利要求3所述的半导体装置，其特征在于所述第二杂质区域，在其表面上从所述漏极区域的靠近所述源极区域一侧的端部向所述源极区域在1 μ m以下的范围内形成。
8.如权利要求2、4和5中任一项所述的半导体装置，其特征在于 所述第二杂质区域的杂质浓度比所述第一杂质区域大。
9.一种半导体装置，其特征在于，包括 第一半导体装置和第二半导体装置，其中所述第一半导体装置具备具有第一导电型的半导体层；第一杂质区域，其形成于所述半导体层的表面部，具有第二导电型； 第一主体区域，其以与所述第一杂质区域接触的方式相邻地形成，具有第一导电型； 第二杂质区域，其与所述第一主体区域分离而形成于所述第一杂质区域并具有第二导电型，其深度比所述第一杂质区域小；第一源极区域，其形成于所述第一主体区域的表面部，具有第二导电型； 第一漏极区域，其形成于所述第二杂质区域的表面部，具有第二导电型；和栅极电极，其在从所述第一源极区域的靠近所述第一漏极区域一侧的端部之上起至所述第一杂质区域之上的区域隔着栅极绝缘膜形成， 所述第二半导体装置具备 所述半导体层；第二主体区域，其形成于所述半导体层的表面部，具有与所述第二杂质区域相同的深度和杂质浓度，具有第二导电型；第三杂质区域，其与所述第二主体区域分离而形成于所述半导体层的表面部，并且具有第一导电型；第二源极区域，其形成于所述第二主体区域的表面部，具有第一导电型； 第二漏极区域，其形成于所述第三杂质区域的表面部，具有第一导电型；和栅极电极，其在从所述第二源极区域的靠近所述第二漏极区域一侧的端部之上起至所述半导体层之上的区域隔着栅极绝缘膜形成。
10.一种半导体装置的制造方法，其特征在于，包括在具有第一导电型的半导体层的表面部形成具有第二导电型的第一杂质区域的工序；在所述第一杂质区域的表面上形成栅极绝缘膜的工序； 在所述栅极绝缘膜上形成栅极电极的工序；以所述栅极电极为掩膜在所述第一杂质区域导入具有第一导电型的杂质，形成主体区域的工序；在从所述主体区域的形成位置分离的所述第一杂质区域的规定位置导入具有第二导电型的杂质，形成其深度比所述第一杂质区域小的第二杂质区域的工序；以所述栅极电极为掩膜在所述主体区域导入具有第二导电型的杂质，形成源极区域的工序；和在所述第二杂质区域导入具有第二导电型的杂质，形成漏极区域的工序。
11.如权利要求10所述的半导体装置的制造方法，其特征在于 所述第一杂质区域的深度小于ι μ m。
12.如权利要求10所述的半导体装置的制造方法，其特征在于，还包括在半导体基板导入具有第一导电型的杂质，形成杂质浓度比所述半导体层大的埋入层的工序；和在所述埋入层上形成所述半导体层的工序。
13.一种半导体装置的制造方法，其特征在于在权利要求9所述的半导体装置中，以同一工序同时形成所述第二杂质区域和所述第二主体区域。
14.如权利要求13所述的半导体装置的制造方法，其特征在于 所述第一杂质区域的深度小于ι μ m。
全文摘要
本发明提供一种半导体装置及其制造方法。半导体装置包括第一杂质区域，其形成于具有第一导电型的半导体层的表面部，具有第二导电型；主体区域，其以与第一杂质区域接触的方式相邻地形成，具有第一导电型；第二杂质区域，其与主体区域分离而形成于第一杂质区域并具有第二导电型，其深度比第一杂质区域小；源极区域，其形成于主体区域的表面部，具有第二导电型；漏极区域，其形成于第二杂质区域的表面部，具有第二导电型；和隔着栅极绝缘膜形成的栅极电极。在半导体装置的优选实施方式中，第二杂质区域具有比第一杂质区域高的杂质浓度，并且第一杂质区域的深度小于1μm。
文档编号H01L29/78GK102254947SQ201110135949
公开日2011年11月23日 申请日期2011年5月20日 优先权日2010年5月21日
发明者佐藤嘉展, 铃木聪史 申请人:松下电器产业株式会社