专利名称：电子器件阵列的制作方法
技术领域：
本发明涉及制造电子器件阵列的技术，特别涉及但不仅仅涉及电子器件阵列的生产中的半导体层的构图方法，所述电子器件例如半导体聚合物薄膜晶体管(TFT)。
背景技术：
半导体共轭聚合物薄膜晶体管(TFT)近来引起了集成于塑料衬底的廉价逻辑电路(C. Drury等，APL 73,108(1998))和光电子集成器件以及高分辨率有源矩阵显示中的晶体管开关(H. Sirringhaus 等，Science 280,1741 (1998)，A. Dodabalapur 等，Appl. Phys. Lett. 73，142(1998))等应用的关注。在具有聚合物半导体、无机金属电极和栅电介质层的测试器件构造中高性能TFT已经给出了示例。电荷载流子迁移率已经达到0. lcm2/Vs，开关 (ON-OFF)电流比达到IO6 108，已经可与无定形硅TFT具有可比性(H. Sirringhaus等， Advances In Solid State Physics 39,101(1999))。共轭聚合体半导体的满足器件质量要求的薄膜可以通过在衬底上涂布在有机溶剂中的聚合物溶液形成。该技术因此理想地适合廉价的、与柔性的塑料衬底兼容的大面积溶液处理。有机TFT应用容易在器件中的元件诸如充电了的像素和逻辑门元件之间发生漏电流。因此对于很多TFT应用而言，有源半导体层需要在器件之间进行隔离。为了减小电气串扰以及消除相邻器件之间的寄生漏电流，该措施是必需的。即使半导体材料未掺杂，贯通半导体层的漏电流也是显著的，尤其是具有高晶体管排列密度的电路例如高分辨率有源矩阵显示装置。在有源矩阵显示装置中，淀积用于像素寻址的金属互连以使其以贯穿显示装置的方式放置。如果半导体材料出现在这样的互连线下方，会在位于互连线下方的层中形成寄生TFT的沟道，从而会在像素之间产生不可忽视的漏电流。这种漏电流会导致器件性能的下降。因此，如果在整个面板上涂布未构图的半导体层，需要对该层进行构图。半导体可以以旋转涂布可溶液加工的半导体、例如F8T2的方式淀积；或者以蒸发淀积其他半导体、例如并五苯(pentacene)的方式。但是即使上述两种情况中的未掺杂半导体层，在器件中的元件与栅极互连下方的区域之间的半导体材料在栅极被激活时会电活跃。理想地，半导体的构图方法为数字的以允许在大面积面板上进行扭曲校正，例如， 在制造大型的柔性显示装置中。其结果，用于如并五苯(Pentacene)的半导体的应用的荫罩式工艺不适合大面积半导体的构图，这是由于对于给定的掩模不能进行扭曲校正。可溶液加工的半导体的一种构图方法是只在需要处、例如直接在晶体管沟道区域上方用喷墨法印制半导体。这是一个数字加工的例子并具有有效利用半导体材料的额外的优点。利用这种工艺可获得的最高分辨率受限于在衬底薄膜上淀积的半导体液滴的扩散。 该工艺的另一问题是液滴的扩散取决于所要在其上进行印刷的表面，因此不考虑对半导体构图工序的影响就不能轻易改变衬底材料。这减少了可选择的衬底。其他用于从溶液构图半导体层的直写(directirite)印刷工艺，例如胶版印刷或者网屏印刷也有同样的问题。也可以使用光刻进行有源半导体层的构图(Gerwin. H. Gelinck等，Nature Materials 3,106-110(2004)).但光刻需要多道工序，会因半导体和抗蚀剂的化学药剂/ 溶剂的化学反应导致有机半导体材料的恶化，难以在尺寸不稳定的柔性衬底上工作，特别是当在大的衬底区域上需要具有与先前淀积图案的高配准精度时。例如US6803267说明了一种用于对有机半导体材料构图的包括多个工艺步骤的制造有机存储器件的方法。该多步骤工艺包括在有机半导体上淀积硅基抗蚀剂，照射硅基抗蚀剂的一部分，对硅基抗蚀剂构图以去除硅基抗蚀剂的被照射部分，对曝光了的有机半导体构图，并剥离未照射的硅基抗蚀剂。
发明内容
本发明的目的在于提供一种用于在制造电子器件阵列中对沟道材料构图的方法， 其至少部分解决了上述问题。根据本发明的第一方面，提供了一种制造电子器件阵列的方法，包括以下步骤在衬底上形成第一电子器件的一个或多个第一导电元件以及在上述衬底上形成第二电子器件的一个或多个第二导电元件；在衬底和第一及第二导电元件上形成沟道材料层以提供第一沟道，用于上述第一电子器件的导电元件之间的电荷载流子运动，以及提供第二沟道用于上述第二电子器件的导电元件之间的电荷载流子运动；其中该方法还包括利用照射技术以在单个步骤中减少在第一和第二导电元件之间的一个或多个区域中的沟道材料层的一个或多个选定部分的导电性的步骤(a)。在一实施方式中，步骤(a)包括使用照射技术以在单个步骤中去除沟道材料层的上述一个或多个选定部分，从而在不照射位于第一和第二导电元件之下的沟道材料层的任何部分的情况下减少上述一个或多个选定部分的导电性。在一实施方式中，沟道材料为半导体材料。在一实施方式中，步骤(a)包括使用上述照射技术以在位于第一和第二导电元件之间的沟道材料层一个或多个选定部分、和/或位于沟道材料层的上述一个或多个选定部分之下的衬底的各个部分局部地产生热，其中上述热引起沟道材料的光致发热和/或光化学变性处理，用于降低沟道材料层的上述一个或多个选定部分的导电性。在一实施方式中，上述步骤(a)包括利用紫外激光辐射烧蚀沟道材料的上述部分。在一实施方式中，上述步骤(a)中的一个或多个选定部分包括大致在垂直于上述第一和第二导电元件之间的方向上延伸的一条或多条线。在一实施方式中，本方法包括在衬底上形成一对第一导电元件和一对第二导电元件；其中沟道材料层在上述一对第一导电元件之间提供上述第一沟道和在上述一对第二导电元件之间提供上述第二沟道。
在一实施方式中，上述沟道材料层的上述选定部分与上述第一和第二沟道的间距大于10微米，更具体地大于50微米。在一实施方式中，上述沟道材料层的上述选定部分与上述第一和第二导电元件的间距大于10微米，更具体地大于50微米。在一实施方式中，上述一对第一导电元件形成第一场效应晶体管器件的源电极和漏电极；上述一对第二导电源极形成第二场效应晶体管器件的源电极和漏电极。在一实施方式中，上述步骤(a)中的一个或多个选定部分包括一系列在栅线下连续延伸的至少两条线。在一实施方式中，本方法还包括在衬底、第一和第二导电元件和沟道材料层上形成电介质层的步骤(b)以及形成在第一和第二沟道每个的上方延伸的栅极线的步骤(C)。在一实施方式中，场效应晶体管为常关(normally-off)的场效应晶体管器件，步骤(a)的上述一个或多个选定部分包括位于栅极线下方的部分。在一实施方式中，步骤(a)的上述一个或多个选定部分包括一系列在栅线下连续延伸的至少两条线。在一实施方式中，上述栅极线具有宽度，步骤(a)的一个或多个选定部分包括至少以上述栅极线宽度延伸的一条或多条线。在一实施方式中，第一和第二电子器件为常开(normally-on)的场效应晶体管器件，且步骤(a)的上述一个或多个选定部分包括位于上述栅极线下方的部分(i)和不位于上述栅极线下方的部分(ii)。在一实施方式中，一个或多个第一导电元件包括具有多个边的像素电极，其中步骤(a)的一个或多个选定部分包括沿像素电极的每一边延伸的一条或多条线。在一实施方式中，步骤(a)包括将一束或多束激光聚焦于位于沟道材料层的上述一个或多个选定部分的一个或多个点、或者位于上述一个或多个选定部分下方的衬底的各个部分的一个或多个点上。在一实施方式中，上述沟道材料层的选定部分不形成围绕第一和/或第二电子器件的闭合路径。在一实施方式中，上述烧蚀沟道材料的步骤还烧蚀衬底材料的一部分。根据本发明的另一方面，提供了一种在衬底上包含至少一个第一电子器件和一个第二电子器件的电子器件阵列，第一和第二电子器件的每个包括沟道材料的构图层，其中上述沟道材料的构图层还定义了在使用中位于第一和第二电子器件之间的一个或多个导电通路，但其中上述沟道材料层的图案被配置为使得上述第一和第二电子器件之间的最短导电通路比上述第一和第二电子器件之间的最短物理距离长至少50 %。根据本发明的另一方面，提供了一种电子器件阵列，至少包括衬底上的一个第一电子器件和一个第二电子器件，上述第一和第二电子器件的每一个包括沟道材料的构图层；第一电子器件包括覆盖在上述沟道材料的构图层的至少一部分上方并在第二电子器件的一部分上方延伸的栅电极；其中上述沟道材料的构图层定义了在使用中位于第一和第二电子器件之间的一个或多个导电通路，但其中上述一个或多个导电通路中的每一个的至少一部分经过上述沟道材料的构图层的区域，在该区域上没有上述栅电极。在一实施方式中，上述沟道材料的图案通过沟道材料的激光烧蚀限定，其中上述激光烧蚀步骤在不烧蚀在衬底上预定的位于上述第一和第二电子器件的导电元件上方的沟道材料层的任何部分的条件下进行。根据本发明的另一方面，提供了一种包括上述电子器件的阵列的显示或存储器件。电子器件阵列可包括少至两个器件，但另一方面可包括数百或数千器件的有序阵列。在一实施方式中，激光烧蚀用于在半导体层内甚至在其上形成有半导体层的衬底表面内形成沟槽。在许多情况下，已经淀积了半导体层的衬底包含了金属电极的图案，例如电极或者互连线的阵列。对与导电材料层直接接触的半导体材料的激光构图工艺颇具挑战，原因在于加工窗口是由导电材料和半导体材料的烧蚀阈值之差确定的。在给定的激光波长(UV) 下，导电材料的烧蚀阈值与半导体材料的烧蚀阈值相似。因此会出现加工窗口非常小或者不存在的情况。这对于柔性衬底而言是一个非常重要的问题，因为衬底也可能被烧蚀，将导电材料附着于衬底也可能不牢固。在此情况下，在烧蚀步骤中导电层与半导体层一起被从衬底去除从而导致导电线断开。在本发明的一实施方式中，半导体仅在与绝缘衬底材料直接接触的位置被烧蚀，这与半导体与导电层直接接触的区域正好相反。在位于下方的导电层的特征附近留下了未构图半导体的临界间隙。在电气上而言，部分隔离的处理方法并不必然引起任何隔离问题，因为这些半导体与导电层直接接触的区域沿导电材料线而被电短路。本发明的实施方式涉及一种技术和方案，据此，尽管仅对岛状半导体有源层进行了部分隔离却可以非常有效地抑制漏电流，而且流经导电电极附近的半导体未构图区域的漏电流也会降至最小。通过本发明的实施方式，可以避免由激光引起的、利用烧蚀后留在衬底上的半导体材料作为有源层的器件的电气特性的恶化。本发明的实施方式可以对器件内的元件之间的漏电流进行很好的抑制，产生高分辨率、高生产能力的数字工艺。此外，还可以利用扭曲校正技术，从而允许加工大面积区域。 这使得半导体层不需额外加工步骤而直写(directirite)构图。本发明的实施方式包括通过为了隔离器件、去除相邻器件间的电串扰和寄生漏电流的激光烧蚀工艺对半导体器件进行构图。本发明的一实施方式包括为了隔离相邻器件而利用激光烧蚀半导体层的材料。本发明的一实施方式包括视需要烧蚀半导体材料以及衬底材料，但对任何位于下方的导电层保持最小距离。本发明的另一实施方式包括视需要烧蚀半导体材料以及衬底材料，但对任何有源器件区域保持最小距离。本发明的又一实施方式包括仅在位于随后淀积的电极下方的衬底区域烧蚀半导体材料。本发明的一实施方式包括对有机半导体材料进行构图。半导体材料层可以通过选择吸收期望的激光波长以烧蚀半导体材料的衬底来进行构图。通过暴露在激光束下，暴露区域的衬底材料被烧蚀。这导致位于上层的正上方区域的被照射的衬底材料和半导体材料被去除。在此情况下，对可选择的半导体材料类型没有限制。
为帮助理解本发明，其具体实施方式
将通过举例并参考附图的方式进行说明，其中图1说明了通过利用根据本发明的实施方式的激光烧蚀方法对半导体材料构图从而隔离器件的方法。图2给出了在常关器件中，当栅极被激活时，栅极区域存在的不想要的漏电通路的位置。图3给出了根据本发明的当半导体器件为正阈值P型(或者负阈值η型)时围绕像素结构对半导体材料构图的方法的概要图。图4为根据本发明的另一实施方式进行半导体烧蚀加工后随即用原子力显微镜进行测量的器件表面轮廓的光学显微图。图5为沿穿过图4所示的器件的被烧蚀沟槽区域拍摄的轻敲模式(tapping mode) 的AFM(原子力显微镜)高度的图像。图6给出了根据本发明的一实施方式在对下方的半导体层进行烧蚀构图后淀积栅电极线之随后的器件的光学显微图。图7给出了根据本发明的实施方式构图的半导体器件的典型TFT特性与未构图半导体器件的特性比较。图8为给出了根据本发明的其它实施方式的对半导体层进行构图的例子；半导体沟槽和图8b所示的源电极或漏电极之间的最小横向间隔小于图8a所示的横向间隔的一半。图9给出了根据本发明利用两种不同方案(图9a和9b)构图的器件与无半导体构图样品(图9c)比较的3条转移曲线。
具体实施例方式参照附图，结合用于如有源矩阵显示装置的应用中的顶栅TFT阵列，在图1中给出了本发明的第一实施方式。为了利用用于TFT的有机半导体材料制造具有最优的屏前显示性能的电子器件，必须对半导体层材料进行构图并隔离相邻的器件。这通过激光构图工艺获得。该工艺用于仅在没有下方的导电源/漏层的位置烧蚀半导体材料，以及视需要烧蚀衬底材料。这样寄生TFT可在器件隔离时被去除。衬底1上覆盖有薄导电层2。衬底可以是如玻璃的刚性衬底或如塑料膜的柔性衬底，包括但不限于聚对苯二甲酸乙二醇酯(PET)。第一导电层2优选为无机金属层，例如淀积的金或银。或者使用有机导电聚合物例如掺杂了聚对苯乙烯磺酸的聚二氧乙基噻吩 (PED0T/PSS)。导电层利用溶液加工技术例如旋转涂布、浸渍涂布、刮刀涂布、刮棒涂布、槽模涂布、或者喷射涂布、以及喷墨印刷、凹版印刷、胶版或者网屏印刷、或者真空淀积例如蒸镀或者优选是溅射技术进行淀积。通过例如光刻或者激光烧蚀工艺，但不限于此，对优选的导电层进行构图以形成源和漏电极2。导电层还可以通过直写印制技术例如喷墨印刷进行构图。对于显示装置应用，金属层被构图以形成周期性的TFT源/漏电极阵列，以及在两个方向上具有由显示分辨率确定的间距的数据互连。一旦金属层被构图而形成源和漏电极，即可在衬底上淀积半导体材料层3。半导体材料可以是多芳胺、聚芴或者聚噻吩衍生物，例如聚二辛基芴-co-二噻吩(F8D)或者(聚 (9-9，- 二辛基芴-co-双-N，N’ - (4- 丁基苯基)二苯基胺)(TFB))。可以使用范围广泛的淀积技术淀积半导体材料，包括但不限于喷墨印刷、软平版印刷(J. A. Rogers等，Appl. Phys. Lett. 75，1010(1999) ；S. Brittain 等，Physics World May 1998，P. 31)、网屏印刷(Ζ. Bao, 等，Chem. Mat. 9，1^99(1997))、胶版印刷、刮刀涂布、或者浸渍涂布、帘涂布、弯月面涂布、 喷射涂布或者挤出涂布。优选将半导体旋转涂布在衬底上，在溶液蒸发后提供厚度约50nm 的涂层。此外，还可以使用蒸发工艺。本发明的另一优选技术为喷墨印刷。如果该层为喷墨印刷，即可以使用最小量的半导体材料，环保性和经济性均好。接下来对有源半导体层进行构图以使器件相互隔离开。这是为了减小电串扰和消除相邻器件间的寄生漏电流所必需的。利用脉冲激光束4，其具有被半导体材料层吸收且如果需要进一步烧蚀还可由衬底吸收的波长，对半导体层进行构图。半导体层仅在没有金属层的区域暴露在激光束下。这是由于任何包含下层金属材料的区域暴露在激光束下会导致金属材料的烧蚀。将M8nm KrF受激准分子激光(Lumonics PM800)通过提供所需半导体图案的掩模图案以步进-重复的工艺聚焦于衬底上。用故意过掺杂的方法，采用两次曝光工艺，每次曝光通量为650mJ/cm2。此外，还可以视半导体材料层的吸收特性采用308nm激光束或者其他适合波长的激光。对半导体材料3的烧蚀通过来自局部化了的光通量的应力和热约束效应而发生。如果需要，衬底1的区域也可以此工艺进行烧蚀。源和漏电极此时与相邻的源和漏电极被电气隔离。随该工艺的继续而产生有限量的碎屑。半导体并不需要围绕像素的整个周边进行构图，因为两个不同的原因。·围绕整个周边对半导体材料进行构图需要在将像素连接至其下的交叉梳状的 TFT区域的细金线上方对半导体构图。但是，由于在金材料上部的所有半导体材料会被金短路，这是不必要的。此外，试图在下方的金材料上方对半导体构图会去掉金，破坏连接性。·构图最小化会使碎屑最小化，这在交叉梳状的TFT区域附近非常关键。随后，淀积栅电介质层5以及栅电极和互连6。将单层或多层的电介质材料5淀积在构图了的半导体层上方的衬底上。可以采用如聚异丁烯或者聚乙烯基苯酚等材料作为电介质层，但优选使用聚甲基异丁烯酸酯(PMMA)和聚苯乙烯。电介质材料可以以连续层的形式淀积，例如采用但不限于喷射或者刮刀涂布技术。但是优选采用喷射涂布技术。在淀积电介质材料后接着淀积栅电极6和互连线。栅电极可以为银或金的可印刷无机纳米颗粒或者导电聚合物如PED0/PSS。栅电极可采用例如溅射或者蒸镀技术、或者溶液加工技术如旋转涂布、浸渍涂布、刮刀涂布、刮棒涂布、槽模涂布、凹版印刷、胶版印刷或者网屏印刷。优选采用喷墨印刷法淀积栅电极。如果半导体器件未掺杂，或者常关(P型TFT的情况下为负开启电压)，即在结构的任何无栅极控制的区域中不导电，主要需要在栅极和栅极互连下方去除半导体。这是因为当栅极被激活时，所有在栅极互连区域下方的半导体导通并会在被充电像素和与其他像素相连的其他源或漏区域之间产生不要的寄生漏电通路。图2给出了当栅极激活时在栅极区域下方会存在不想要的漏电通路的位置。一个 TFT的漏电极8和相邻像素的像素电极9之间的主要的漏电会出现在栅极互连10下方。对这些位置的半导体，沟槽构图(11)对防止像素间漏电最为有效。对半导体材料的其余部分的构图对于常关半导体的好处有限，原因在于它从不会被激活。对于常开(P型TFT情况下正开启电压)半导体器件，对周边构图越多越好，并不破坏像素和TFT之间的互连。小心不破坏像素和TFT间的互连会导致存在出现在从像素电极到其他相邻TFT的漏电通路，但漏电通路长度会大规模增加，从而降低通路的电导，从而降低像素串扰。图3给出了半导体器件为常开时围绕像素结构的可能的构图方法示意图，如此漏电流出现在像素的无栅极控制的区域。金属源/漏/像素电极12连同其他已去除半导体覆盖层的区域13见图所示。如果没有进行半导体构图，显然将出现大量像素间漏电。但是， 通过如图所示地构图半导体材料，仅剩下一条漏电通路14，该通路允许电荷从一个像素23 向另一像素电极或者源极线22转移。但是，漏电通路的纵横比使得通路的电导比未构图半导体材料的情形低1 2个数量级。一些电流仍会从像素电极向源极线流失(尽管比以前的小)，但这不会导致像素串扰。半导体材料限定电荷从像素23泄漏至相邻像素电极或者相邻源极线22的导电通路。通过以图3所示方式构图半导体材料，特定晶体管的沟道中的有源半导体材料并未与周围器件(如可以通过从围绕任何器件的闭合区域去除半导体材料而得到)完全隔离，即在相邻器件之间还存在导电通路。这是因为，为了在激光烧蚀步骤中避免下层金属图案恶化而需要维持从激光烧蚀区域至任何下方电极结构的最小距离。对于光刻构图半导体有源层的完全隔离是可能的，但是对激光烧蚀而言，会导致对金属层和下方层中预定的互连的损坏。但是，任何两个晶体管之间的这种导电通路的长度比晶体管之间的直接距离长得多。 优选地，半导体构图步骤使导电通路加长至少50%。优选地，半导体层的构图步骤使得任何这样的通路通过衬底中无栅电极或者栅极水平的互连的区域，即没有在导电通路的这些区域形成蓄积层导致该导电/漏电通路电阻的大幅度增加。在第一实施方式中，选择半导体层和激光波长，以使半导体材料强烈吸收激光辐射。优选地，激光为被有机半导体材料的单个功能组吸收的紫外激光，例如受激准分子激光。或者利用被η-η能隙越迁或者有机半导体的特定振动模式吸收的可见光或红外激光。或者，在第二实施方式中，半导体材料可以通过选择吸收用于烧蚀半导体的激光波长的衬底进行构图。通过暴露在激光束下，衬底材料在暴露的区域被烧蚀，这些区域上方的半导体层中的材料也被去除。这种情况下，对可选择的半导体材料类型没有限制。根据该第二实施方式，衬底1上涂布有薄导电层2。选择衬底以使得用来烧蚀半导体材料层的激光束被衬底吸收。特别是，可以使用吸收烧蚀所用波长的塑料衬底。衬底还可涂布绝缘的电介质覆盖层，该覆盖层被淀积以吸收激光辐射。这样的覆盖层可以包括选择用来提供对激光波长进行强烈吸收的染料。淀积第一导电层2，优选是无机金属层，例如金或银。或者可以用有机导电聚合物例如掺杂了聚苯乙烯磺酸的聚二氧乙基噻吩(PEDOT/ PSS)。采用溶液加工技术例如旋转涂布、浸渍涂布、刮刀涂布、刮棒涂布、槽模涂布或者溅射涂布、以及喷墨印刷、凹版印刷、胶版或者网屏印刷、或者真空淀积例如蒸镀或者优选是溅射技术来淀积导电层。例如通过但不限于光刻或者激光烧蚀工艺，对优选的导电层构图以形成源电极和漏电极2。导电层还可以通过直写印制技术例如喷墨印刷构图。对于显示装置应用而言，对金属层构图以形成周期性的TFT源/漏电极阵列以及在两个方向上具有由显示分辨率决定的间隔的数据互连。一旦金属层被构图而形成源和漏电极，半导体材料层3就像上述详细说明那样淀积在衬底上。但是，由于烧蚀方法取决于所使用的衬底而不是半导体材料，对于可淀积的半导体类型没有限制。如上所述，可以采用广泛的印制技术淀积所选的半导体材料，例如但不限于喷墨印刷、软平版印刷(J. A. Rogers 等，Appl. Phys. Lett. 75，1010 (1999) ；S. Brittain 等，Physics World May 1998，P. 31)、网屏印刷(Ζ· Bao，等，Chem. Mat. 9，1四99 (1997))、胶版印刷、刮刀涂布或者浸渍涂布、帘涂布、弯月面涂布、喷射涂布或者挤出涂布。优选在衬底上旋转涂布以在溶液蒸镀后提供厚度约50nm的涂层。此外还可以使用蒸镀工艺。本发明的另一优选技术为喷墨印刷技术。如果该层被喷墨印刷，可以使用最少量的半导体材料，环保性和经济性都好。然后利用脉冲激光束4，在被半导体材料层吸收的波长下，对半导体层构图。衬底材料仅在没有出现第一导电材料层的区域暴露在激光束下。这是由于任何包含下层导电材料的区域对激光束的曝光会导致金属层的烧蚀。以步进-重复的工艺将M8nm KrF受激准分子激光(Lumonics PM800)或者308nm )CeCl受激准分子激光通过提供所需半导体图案的掩模图案聚焦于衬底上。由于与半导体材料相比更广波长范围可以用于烧蚀衬底材料，可以使用的激光器的范围更广泛。用特意过掺杂的方法，采用两次曝光工艺，每次曝光通量为650mJ/cm2。激光束可以聚焦于衬底表面上。这种方法在同一步骤中烧蚀了衬底材料以及上层半导体材料。源和漏区域此时与相邻的源和漏电极隔离。该工艺的好处在于可轻易更换半导体材料，而不用调整烧蚀的工艺参数。随后，淀积栅电介质层5以及栅电极和互连6。将单层或多层的电介质材料5淀积在构图了的半导体层上方的衬底上。可以采用如聚异丁烯或者聚乙烯基苯酚等材料作为电介质层，但优选使用聚甲基异丁烯酸酯(PMMA)和聚苯乙烯。电介质材料可以以连续层的形式淀积，采用例如但不限于喷射或者刮刀涂布技术。但是优选采用喷射涂布技术。在淀积电介质材料后淀积栅电极6和互连线。栅电极可以为银或金的可印刷无机纳米颗粒或者导电聚合物如PED0/PSS。栅电极可采用例如溅射或者蒸镀技术、或者溶液加工技术如旋转涂布、浸渍涂布、刮刀涂布、刮棒涂布、槽模涂布、凹版印刷、胶版印刷或者网屏印刷。优选采用喷墨印刷法淀积栅电极。图4给出了进行了半导体烧蚀加工后随即用原子力显微镜进行测量的器件表面轮廓的光学显微图。光学显微图显示出激光切出的围绕器件像素制造的沟槽15。对栅极线经过的区域的半导体进行烧蚀尤其有效。而对栅极线不经过的衬底区域进行烧蚀的效果有限，因此不这样做可以减少碎屑的形成。图5给出了轻敲模式AFM高度图。这是在图4所示被烧蚀沟槽区域15上取得的。 图像表明该实验中20 μ m侧沟槽具有约300nm的深度。该值大于半导体层的厚度，该半导体层的厚度在此情况下约为50nm。这种过掺杂方式保证了半导体的隔离。然而，可以使用具有相当低的通量的工艺，以获得较浅的沟槽、较少的碎屑和较高加工生产量。这是因为激光束的面积可以得到相当扩展。试验表明，lOOmJ/cm2的通量足以单独地烧蚀半导体层。图6给出了淀积栅电极后随即用原子力显微镜进行测量的又一光学显微图。光学显微图给出了激光切出的围绕器件像素制造的沟道16，其中产生了略有不同的半导体图案。光学显微图显示了栅电极17和通过构图半导体的去除的两个寄生TFT 18的位置。测量了 TFT特性并表明未受到半导体构图工序的损坏。但是，即使在这些试验中使用高通量，“碎屑影响区”(DAZ)和热影响区(HAZ)的面积小于50 μ m，使得形成有限的碎屑。期待上述区域相当小，对于最优的工艺来说，如果使用较低通量大约在10 μ m区域内。图7给出了图4所示的半导体构图工序的TFT特性。与未构图半导体器件相比， 没有发现TFT性能的恶化。图8给出了如何将半导体构图的两个不同的例子。在图8a中，半导体以非常接近 TFT的方式构图。分离半导体沟槽和本图中的TFT源或漏的最小横向间距为20 μ m(如图点划线圆圈所示)。半导体构图的总面积约为37000(μπι)2。在构图方案的第二例中(图8b)， 分离半导体沟槽和源漏的最小横向间距为60μπι，被去除的材料的总面积为17000(μπι)2， 这小于图8a的一半。两种方案均被制造，半导体以如同从前的同样的过掺杂方式构图 (650mJ/cm2)。图8a所示方案的半导体开启电流与图8b的方案相比其以系数10恶化。图 8b的方案与未构图半导体样品相比没有恶化。图9给出了利用两种不同方案(图9a和9b)构图的器件与无半导体构图样品(图 9c)比较的3条转移曲线。具有最接近构图的TFT的开启电流以系数10降低，跨导也相应降低。这表明，对于特定(高的)通量，围绕构图了的半导体存在半径大于20μπι而小于60 μ m的恶化区域。恶化区域被认为是因围绕烧蚀特征出现的热损伤和碎屑所致。如果 TFT和半导体沟槽之间保持适当分隔，将没有器件恶化，即使对于650mJ/cm2的高通量也是如此。期待恶化区域尺寸在低通量时更小，而不危害器件隔离的程度。此处所述工艺和器件不仅限于采用溶液加工的聚合物制造的器件。例如，某些TFT 的导电电极和/或电路或者显示装置中的互连(见以下)可以用无机导体形成，例如，可以通过印刷胶状悬浮液或者通过电镀在预先构图了的衬底上进行淀积。在并非所有层都从溶液淀积的器件中，器件的一个或者更多PED0T/PSS部分可用不可溶导电材料如真空淀积导体代替。可用于半导体层的材料的例子，包括任何可溶液加工的共轭聚合物或低聚物材料，这些材料显示出超过10_3cm2/Vs的足够的场效应迁移率，且优选超过10_2cm7Vs。可能适合的材料此前已经回顾过，例如H. E. Katz, J. Mater. Chem. 7，369 (1997)，或者Z. Bao, Advanced Materials 12, 227 (2000) 其他可能性包括具有增溶侧链的小共轭分子 (J. G. Laquindanum 等，J. Am. Chem. Soc. 120，664 (1998))、从溶液自组装的半导体有机无机混合材料(C. R. Kagan等，Science 286，946 (1999))、或者溶液淀积的无机半导体例如CcKe 纳米颗粒(B. A.Ridley等，Science 286,746(1999))或者无机半导体纳米线。淀积可通过任何技术构图，包括但不仅限于光刻、激光烧蚀或者直写印刷。适合的技术包括软平版印刷(J. A. Rogers 等，Appl. Phys. Lett. 75，1010(1999) ；S. Brittain 等， Physics World May 1998，P. 31)、网屏印刷(Ζ· Bao 等，Chem. Mat. 9，1四99 (1997))、光刻构图(见WO 99/10939)、胶版印刷、苯胺印刷或者其他成像印刷技术、或凸纹或者压印技术。尽管优选地器件和电路的所有层和部件都通过溶液加工和印刷技术淀积和构图， 但一个或者更多部件也可以通过真空淀积技术淀积和/或者光刻工艺而被构图。
诸如按如上所述制造的TFT的器件，可以是更复杂电路或者器件的一部分，其中一个或多个这样的器件可以相互集成和/或与其他器件集成。应用例包括逻辑电路以及用于显示装置或存储器件的有源矩阵电路，或者用户定义的门阵列电路。构图工艺，如上所述，也可以用于构图其他电路部件，例如但不仅限于互连、电阻和电容。本发明不仅限于前述例子。本发明的方面包括此处所述的内容的所有新颖的和创造性的方面以及此处所述特征的所有新颖的和创造性组合。申请人:据此公开此处所述各个特征以及任何两个或者更多这些特征的组合，其程度为这样的特征和组合可以基于本说明、按照本领域技术人员的一般知识实现，无论该特征或特征组合是否解决了此处公开的任何问题，并且对权利要求范围没有限制。申请人指出本发明的范围可以由任何单个特征或者特征组合构成。鉴于前述说明，很显然，对本领域技术人员而言，在本发明的范围内可以进行各种不同的修正。
权利要求
1.一种制造电子器件阵列的方法，包括以下步骤在衬底上形成第一电子器件的一个或多个第一导电元件以及在所述衬底上形成第二电子器件的一个或多个第二导电元件；在衬底和第一及第二导电元件上形成沟道材料层以提供第一沟道，用于所述第一电子器件的导电元件之间的电荷载流子运动，以及提供第二沟道用于所述第二电子器件的导电元件之间的电荷载流子运动；其中该方法还包括利用照射技术以在单一步骤中减小在第一和第二导电元件之间的一个或多个区域中的沟道材料层的一个或多个选定部分的导电性的步骤 (a)。
2.权利要求1中记载的方法，其中，所述步骤(a)包括使用照射技术以在单一步骤中去除沟道材料层的所述一个或多个选定部分，从而减小所述一个或多个选定部分的导电性。
3.权利要求2中记载的方法，其中，所述步骤(a)以不照射第一和第二导电元件上方的沟道材料层的任何部分的方式进行。
4.权利要求1 3中任一项记载的方法，其中，沟道材料为半导体材料。
5.权利要求1中记载的方法，其中，所述步骤(a)包括使用所述照射技术以在位于第一和第二导电元件之间的沟道材料层的一个或多个选定部分、和/或位于沟道材料层的所述一个或多个选定部分之下的衬底的各个部分局部地产生热，其中所述热引起沟道材料的光致发热和/或光化学变性处理， 用于降低沟道材料层的所述一个或多个选定部分的导电性。
6.上述权利要求中任一项记载的方法，其中，所述步骤(a)包括烧蚀所述沟道材料的所述部分。
7.权利要求6中记载的方法，其中，利用紫外激光辐射烧蚀所述沟道材料的所述部分。
8.权利要求1中记载的方法，其中，所述步骤(a)中的一个或多个选定部分包括在垂直于所述第一和第二导电元件之间的方向上延伸的一条或多条线。
9.权利要求1中记载的方法，还包括在衬底上形成一对第一导电元件和一对第二导电元件；其中沟道材料层在所述一对第一导电元件之间提供所述第一沟道和在所述一对第二导电元件之间提供所述第二沟道。
10.权利要求9中记载的方法，其中，所述沟道材料层中的所述选定部分与所述第一和第二沟道的间距大于10微米。
全文摘要
本发明涉及电子器件阵列。一种制造该电子器件阵列的方法包括以下步骤在衬底上形成第一电子器件的一个或多个第一导电元件以及在上述衬底上形成第二电子器件的一个或多个第二导电元件；在衬底和第一及第二导电元件上形成沟道材料层以提供第一沟道，用于上述第一电子器件的导电元件之间的电荷载流子运动，以及提供第二沟道用于上述第二电子器件的导电元件之间的电荷载流子运动；其中该方法还包括利用照射技术以在单个步骤中减少在第一和第二导电元件之间的一个或多个区域中的沟道材料层的一个或多个选定部分的导电性的步骤a。
文档编号H01L51/05GK102299259SQ201110141828
公开日2011年12月28日 申请日期2005年12月16日 优先权日2004年12月16日
发明者保罗·A·凯恩 申请人:造型逻辑有限公司