专利名称：鳍式场效应晶体管的制造方法
技术领域：
本发明涉及半导体制造技术，更具体地说，涉及一种鳍式场效应晶体管的制造方法。
背景技术：
随着半导体器件的高度集成，MOSFET沟道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响器件性能的主导因素，这种现象统称为短沟道效应。短沟道效应会恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。 为了控制短沟道效应，对传统晶体管器件的某些方面采取了一些改进，但随着沟道尺寸的不断缩短，这些改进都不能解决愈发显著的短沟道效应。因此，为了解决短沟道效应的问题，提出了鳍式场效应晶体管(Fin-FET)的立体器件结构，Fin-FET是具有鳍型沟道结构的晶体管，它利用薄鳍的几个表面作为沟道，可以增大工作电流，从而可以防止传统晶体管中的短沟道效应。参考图1，图I为当前提出的Fin-FET的结构示意图，包括鳍100，鳍上表面及侧面的栅极102，以及鳍两端的源漏区104。Fin-FET具有增加驱动电流的优点，而且又不会占据较多的面积，是下一代超大规模集成电路技术的有力竞争者。由于Fin-FET器件是立体器件结构，和传统平面工艺相比，需要一些新的应力引入形式。因此，有必要提出一种鳍式场效应晶体管的制造方法，能够提高器件的应力作用，进一步改善器件的性能。
发明内容
本发明实施例提供了一种鳍式场效应晶体管的制造方法，优化了有源区的应力作用，提高器件的性能。为实现上述目的，本发明实施例提供了如下技术方案一种鳍式场效应晶体管的制造方法，包括提供衬底；在所述衬底上形成鳍，以及在所述鳍之外的衬底上形成第一介质层；在所述第一介质层和鳍上形成横跨所述鳍的伪栅条，以及在伪栅条之外的第一介质层和鳍上形成覆盖层，所述覆盖层上表面与所述伪栅条上表面在同一平面；去除伪栅条两侧的部分覆盖层和第一介质层，以形成源漏窗口，所述源漏窗口内包括伪栅条两侧的鳍；填充所述源漏窗口，以与伪栅条两侧的鳍一同形成源漏区；去除部分伪栅条及伪栅条下的第一介质层，以形成栅区开口，所述栅区开口包括伪栅条下的鳍；填充所述栅区开口形成覆盖所述鳍的栅极。
可选地，形成源漏区的步骤为通过外延生长的方法，填充所述源漏窗口，以与伪栅条两侧的鳍一同形成源漏区。可选地，形成伪栅条时，还包括步骤在伪栅条的侧壁形成侧墙。可选地，在沿鳍的方向上，所述栅极的边沿与所述源漏区的边沿不在一条直线上。可选地，所述覆盖层包括第二介质层和其上的第三介质层，第二介质层和第三介质层采用不同的介质材料。可选地，所述第三介质层、第二介质层及侧墙采用互不相同的介质材料。可选地，在形成鳍时，还包括步骤在鳍上形成帽层；之后的步骤为在所述第一介质层和帽层上形成横跨所述鳍的伪栅条，以及在伪栅条之外的第一介质层和帽层上形成覆盖层，所述覆盖层上表面与所述伪栅条上表面在同一平面； 去除伪栅条两侧的第一介质层、覆盖层及帽层，以形成源漏窗口。可选地，所述第一介质层的上表面与鳍的上表面齐平。与现有技术相比，上述技术方案具有以下优点本发明实施例的鳍式场效应晶体管及其制造方法，在形成鳍后，在鳍上形成横跨鳍的伪栅条，在伪栅条两侧的覆盖层和第一介质层内形成源漏窗口，该源漏窗口在被伪栅条覆盖的鳍的两侧并为由周围的覆盖层和第一介质层等包围的窗口区域，在该源漏窗口内形成源漏区时，通过源漏区形成的过程中晶格不匹配产生应力，并由于第一介质层的源漏窗口的限制作用使源漏区应力施加在沟道中，从而提高器件的迁移率，进而改善器件的性倉泛。
通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。图I为现有技术中轄式场效应晶体管的结构不意图；图2为本发明实施例的鳍式场效应晶体管制造方法的流程图；图3-图26为本发明实施例公开的鳍式场效应晶体管制造方法的剖面图，其中包括俯视图以及俯视图的AA’向视图、BB’向视图和CC’向视图。
具体实施例方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。为了解决鳍式场效应晶体管制造中接触塞对准不精确的问题，本发明提供了一种鳍式场效应晶体管的制造方法，参考图2，图2示出了本发明鳍式场效应晶体管制造方法的流程图，以下结合图3-图31对本发明的制造方法进行详细说明，实施例中例举的方法为优选方案，是为了更好的说明和理解本发明，而不是限制本发明。在步骤SOI，提供衬底200。如图3所示，在本实施例中，所述衬底为SOI衬底200，SOI衬底200包括背衬底200a、埋氧层200b和顶层娃200c。在其他实施例中，所述衬底还可以为包括半导体层和绝缘层的其他衬底结构。在步骤S02，在所述衬底200内形成鳍202，以及在所述鳍202之外的衬底上形成第一介质层206,参考图4(俯视图)和图5(图4的AA’向视图)。具体地，首先，可以在顶层硅200c上形成帽层204，而后图形化所述帽层204，并以 帽层204为硬掩膜，利用刻蚀技术，例如RIE (反应离子刻蚀)的方法，刻蚀顶层硅200c，从而在顶层硅200c内形成鳍202，可选地，可以进一步去除帽层204，或者保留帽层204，以保护鳍在后续工艺中不受其他工艺的影响。而后，淀积介质材料，例如SiO2，并进行平坦化，例如CMP (化学机械研磨)，从而在所述鳍202之外的衬底200b上形成第一介质层206，在此实施例中，所述第一介质层的上表面与鳍的上表面齐平。在其他实施例中，所述第一介质层的上表面与鳍的上表面可以不齐平。在步骤S03，在所述第一介质层206和鳍202上形成横跨所述鳍202的伪栅条208，以及在伪栅条208之外的第一介质层206和鳍202上形成覆盖层215，所述覆盖层215上表面与所述伪栅条208上表面在同一平面,参考图6 (俯视图)、图7 (图6的AA’向视图)、图8(图6的BB’向视图)。具体地，首先，在上述器件上淀积伪栅条，例如多晶硅或其他合适的材料，并进行图案化，形成横跨所述鳍202的伪栅条208，而后，优选地，可以在伪栅条侧壁形成侧墙，通过淀积侧墙，例如Si3N4或其他合适材料，通过刻蚀在伪栅条208的侧壁上形成侧墙210。所述伪栅条208和侧墙210可以作为后续工艺中的掩膜图案层，以及便于后续工艺，所述侧墙可以进一步提高后续工艺中源漏区及栅极的精确对准。而后，形成覆盖层215，所述覆盖层可以为一层或多层结构，在本实施例中，优选覆盖层215为包括第二介质层212和第三介质层214的两层结构，优选地，所述第三介质层214、第二介质层212采用互不相同的介质材料，或者所述第三介质层214、第二介质层212及侧墙210采用互不相同的介质材料，方便于后续工艺自对准形成源漏区及栅极，简化工艺。在本实施例中，可以通过淀积第二介质层212，例如SiO2,以及第三介质层214，例如高k介质材料(如HfO2)，而后，进行平坦化，例如CMP (化学机械研磨)的方法，以伪栅条208为停止层。从而，在去除帽层的实施例中，在伪栅条208之外的第一介质层206和鳍202上形成覆盖层215，或者，在未去除帽层的实施例中，在所述第一介质206层和帽层204上形成横跨所述鳍的伪栅条208，以及在伪栅条208之外的第一介质层206和帽层204上形成覆盖层215，所述覆盖层215上表面与所述伪栅条208上表面在同一平面。在步骤S04，去除伪栅条208两侧的部分覆盖层212、214及第一介质层206，以形成源漏窗口 216，所述源漏窗口 216内包括伪栅条208两侧的鳍202，参考图9(俯视图)、图10(图9的AA’向视图)、图11(图9的BB’向视图)和图12(图9的CC’向视图)。
可以利用刻蚀技术，例如RIE的方法，去除伪栅条208两侧的部分覆盖层212、214及第一介质层206，并停止在鳍202上，充分暴露伪栅条208两侧的鳍202，从而形成源漏窗P 216。在未去除帽层204的实施例中，可以进一步的去除伪栅条208两侧的鳍202上的帽层204，以充分暴露伪栅条208两侧的鳍202。
在本发明中，所述源漏窗口 216位于伪栅条208下的鳍202的两侧，该伪栅条208下的鳍202为将要形成栅极的基底，其两侧的源漏窗口 216为由周围的覆盖层212、214和第一介质层206等包围的窗口区域，在该源漏窗口内形成源漏区时，形成的过程中由于晶格不匹配产生应力，并由于第一介质层的源漏窗口的限制作用使源漏区应力施加在沟道中，从而提高器件的迁移率，进而改善器件的性能在步骤S05，填充所述源漏窗口 216与伪栅条208两侧的鳍202 —同形成源漏区218，参考图13(俯视图)、图14(图13的AA’向视图)、图15(图13的BB’向视图)和图16 (图13的CC’向视图)。本实施例中，可以通过外延生长(印i)的方法，在伪栅条208两侧的鳍202上外延生长外延层来填充所述源漏窗口 216，例如，对于NFET为SiC，对于PFET为SiGe,并进行CMP,以伪栅条208为停止层，该外延层同伪栅条208两侧的鳍202 —同形成源漏区218，在本实施例中，由于外延层会向伪栅条208两侧的鳍202扩散，使伪栅条208两侧的鳍202部分或全部转变为外延层的材料(图示为全部转变为外延层材料)。在其他实施例中，还可以采用其他合适的方法形成该源漏区218。该源漏窗口中形成的源漏区即为最终器件的源漏区，由于第一介质层的源漏窗口的限制作用使形成过程中的产生的应力施加在沟道中，从而改善器件的性能。在步骤S06，去除部分伪栅条208，以及去除伪栅条208下的第一介质层206，以形成栅区开口 220，所述栅区开口 220包括伪栅条208下的鳍202，参考图17(俯视图)、图18 (图17的AA’向视图)、图19 (图17的BB’向视图)和图20 (图17的CC’向视图)。可以通过湿法或干法刻蚀技术，去除伪栅条208，以及进一步去除伪栅条208下的第一介质层206，充分暴露伪栅条208下面的鳍202或帽层204，形成栅区开口 220，优选地，在沿鳍202的方向上，形成的栅极开口 220的边沿与所述源漏区218的边沿不在一条直线上，这样，使后续形成的栅极和源漏区的边沿不在一条直线上，便于后续接触塞工艺中的精确对准。在步骤S07，填满所述栅区开口 220形成覆盖所述鳍202的栅极，参考图21 (俯视图)、图22(图21的AA’向视图)和图23 (图21的BB’向视图)，其中栅极230包括栅介质层222和栅电极224。具体地，可以首先形成覆盖所述栅区开口 220中的鳍202的栅介质层222，所述栅介质层222可以为一层或多层结构，一层结构的一些实施例中，栅介质层222可以为高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)或其他栅介质材料，多层结构的一些实施例中，栅介质层222可以包括界面层和高k介质材料，所述界面层可以为氧化硅、氮化硅、氮氧化硅或其他材料，高k介质材料例如铪基氧化物，HF02、HfSiO, HfSiON, HfTaO,HfTiO等，此处仅为示例，本发明不限于此。而后在栅介质层222上形成栅电极224，所述栅电极224可以为一层或多层结构，栅电极可以包括金属栅电极或多晶硅，例如可以包括Ti、TiAlx、TiN、TaNx, HfN, TiCx, TaCx,HfCx、Ru、TaNx、TiAlN、WCN、MoAlN、RuOx、多晶硅或其他合适的材料，或他们的组合。在本实施例中，所述栅电极224为一层结构，为金属栅224，可以通过淀积金属栅，例如NFET为TiN，PFET为TiCx,填满所述栅区开口，而后进行CMP，从而在栅区开口 220中形成覆盖所述鳍202的栅极230，其中栅极230包括栅介质层222和金属栅224，在此实施例中，所述栅极230同源漏区218的上表面在同一平面，在进行后续工艺时，更容易进行接触塞的对准，使对准更精确。在其他实施例中，所述栅极同源漏区的上表面可以不在同一个平面上。此处，栅极的结构和材料仅为示例，本发明并不限于此。至此，形成了具有更优化应力作用的鳍式场效应晶体管器件，而后，根据需要，完成后续步骤，例如形成接触塞等后续加工工艺。在步骤S08，在所述栅极230及源漏区218上形成接触塞238，参考图24 (俯视图)、图25(图28的AA’向视图)和图26(图28的BB’向视图)。
具体地，在本实施例中，可以通过，首先，去除剩余部分的伪栅条，并淀积第四介质层236，并进行平坦化，该第四介质层236填满去除掉了剩余伪栅条的部分，并作为形成接触塞的层间介质层。而后，刻蚀所述第四介质层236在栅极230和源漏区218上形成接触孔，而后，填充金属材料，例如W等，从而形成接触塞238。在此实施例中，栅极230和源漏区218在一个平面上，相比较栅极和源漏区不等高鳍式器件，更容易对准，更易对准。以上对本发明的鳍式场效应晶体管的制造方法进行了详细的描述，以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
权利要求
1.一种鳍式场效应晶体管的制造方法，其特征在于，包括 提供衬底； 在所述衬底上形成鳍，以及在所述鳍之外的衬底上形成第一介质层； 在所述第一介质层和鳍上形成横跨所述鳍的伪栅条，以及在伪栅条之外的第一介质层和鳍上形成覆盖层，所述覆盖层上表面与所述伪栅条上表面在同一平面； 去除伪栅条两侧的部分覆盖层和第一介质层，以形成源漏窗口，所述源漏窗口内包括伪栅条两侧的鳍； 填充所述源漏窗口，以与伪栅条两侧的鳍一同形成源漏区； 去除部分伪栅条及伪栅条下的第一介质层，以形成栅区开口，所述栅区开口包括伪栅条下的鳍； 填充所述栅区开口形成覆盖所述鳍的栅极。
2.根据权利要求I所述的方法，其特征在于，形成源漏区的步骤为通过外延生长的方法，填充所述源漏窗口，以与伪栅条两侧的鳍一同形成源漏区。
3.根据权利要求I所述的方法，其特征在于，形成伪栅条时，还包括步骤在伪栅条的侧壁形成侧墙。
4.根据权利要求I所述的方法，其特征在于，在沿鳍的方向上，所述栅极的边沿与所述源漏区的边沿不在一条直线上。
5.根据权利要求1-4中任一项所述的方法，其特征在于，所述覆盖层包括第二介质层和其上的第三介质层，第二介质层和第三介质层采用不同的介质材料。
6.根据权利要求5所述的方法，其特征在于，所述第三介质层、第二介质层及侧墙采用互不相同的介质材料。
7.根据权利要求1-4中任一项所述的方法，其特征在于，在形成鳍时，还包括步骤在鳍上形成帽层；之后的步骤为 在所述第一介质层和帽层上形成横跨所述鳍的伪栅条，以及在伪栅条之外的第一介质层和帽层上形成覆盖层，所述覆盖层上表面与所述伪栅条上表面在同一平面； 去除伪栅条两侧的第一介质层、覆盖层及帽层，以形成源漏窗口。
8.根据权利要求1-4中任一项所述的方法，其特征在于，所述第一介质层的上表面与鳍的上表面齐平。
全文摘要
本发明实施例公开了一种鳍式晶体管的制造方法，在形成鳍后，在鳍上形成横跨鳍的伪栅条，在伪栅条两侧的覆盖层和第一介质层内形成源漏窗口，该源漏窗口在被伪栅条覆盖的鳍的两侧并为由周围的覆盖层和第一介质层等包围的窗口区域，在该源漏窗口内形成源漏区时，通过源漏区形成过程中晶格不匹配产生应力，并由于第一介质层的源漏窗口的限制作用使源漏区应力施加在沟道中，从而提高器件的迁移率，进而改善器件的性能。
文档编号H01L21/336GK102810476SQ20111014489
公开日2012年12月5日 申请日期2011年5月31日 优先权日2011年5月31日
发明者梁擎擎, 朱慧珑, 钟汇才 申请人:中国科学院微电子研究所