专利名称：一种用于双刻蚀阻挡层技术的应变硅工艺制作方法
技术领域：
本发明涉及一种微电子技术领域，尤其涉及一种用于双刻蚀阻挡层技术的应变硅工艺制作方法。
背景技术：
随着纳米加工技术的迅速发展，晶体管的特征尺寸已进入纳米级。通过等比例缩小的方法提高当前主流硅CMOS器件的性能受到越来越多物理、工艺的限制。为了使集成电路技术能延续摩尔定律所揭示的发展速度，必须开发与硅工艺兼容的新材料、新结构和新性质。近年来，应变硅技术由于在提高CMOS器件性能方面的卓越表现而备受关注。目前，业界存在3代应力硅集成技术，即第一代单刻蚀阻挡层技术的应变硅工艺集成技术、第二代双刻蚀阻挡层技术的应变硅工艺集成技术、第三代锗/硅源/漏嵌入式应变硅工艺集成技术。目前，第一代技术已普遍应用于65nm-45nm工艺生产中，但由于此项技术仅能增强单一一种器件无法整体提高CMOS的全面性能故可延展性不强。第二代技术，即双刻蚀阻挡层技术的应变硅工艺集成技术，通过在沟道中引入适当的压应力和张应力能分别提高PMOS 的空穴迁移率和NMOS的电子迁移率，由于能够分别对NMOS和PMOS进行单独优化，可以进一步提升器件的性能，所以此种方式能够延伸至40nm以下。但是，由于压应力和张应力薄膜无法一次性完成淀积，因此导致需要两次单独的薄膜淀积，进而产生了两种薄膜交叠区域的产生。交叠区域的刻蚀阻挡层比单一区域的刻蚀阻挡层厚，非常不利于后续的接触孔刻蚀，极易导致接触孔刻蚀不通的情况产生，将直接影响产品合格率。
发明内容
本发明提供一种用于双刻蚀阻挡层技术的应变硅工艺制作方法，通过刻蚀工艺降低双刻蚀阻挡层在两层薄膜交界重叠区域的薄膜厚度，使之保持与单一层刻蚀阻挡层薄膜区域的厚度相当。避免了不同区域(双层薄膜叠加区域和单层薄膜区域)的刻蚀差异问题， 防止了双刻蚀阻挡层两层薄膜在交界区域重叠极易导致后续接触孔刻蚀不通的问题。为了实现上述目的，本发明采取的技术方案为
一种用于双刻蚀阻挡层技术的应变硅工艺制作方法，其中，在一半导体器件所包含的 NMOS晶体管栅电极外、侧墙隔离层之上及其器件离子注入区域上覆盖一层第一应力膜，在半导体器件所包含的PMOS晶体管栅电极外、侧墙隔离层之上及其器件离子注入区域上覆盖一层第二应力膜，其中所述第一应力膜和所述第二应力膜有交界的重叠区域，通过刻蚀将所述重叠区域的厚度变薄，使其厚度保持与单一第一应力膜或第二应力膜的厚度相当； 之后，刻蚀PMOS器件、NMOS器件有源区之上的绝缘氧化层薄膜及第一应力膜、第二应力膜， 及覆盖第一应力膜和第二应力膜交界之上的绝缘氧化层薄膜及第一应力膜和第二应力膜的交界处，并同时刻蚀覆盖NMOS晶体管栅电极的第一应力膜和覆盖PMOS晶体管栅电极的第二应力膜及绝缘氧化层薄膜，形成分别接触贯穿绝缘氧化层薄膜及第一应力膜和第二应力膜的交界处、NMOS晶体管栅电极、PMOS晶体管栅电极、PMOS器件有源区、NMOS器件有源区的接触孔。本发明的进一步实施例中，所述第一应力膜为覆盖NMOS晶体管栅电极外、侧墙隔离层及其器件离子注入区域上的张应力膜。本发明的进一步实施例中，所述第二应力膜为覆盖PMOS晶体管栅电极外、侧墙隔离层及其器件离子注入区域上的压应力膜。本发明的进一步实施例中，在覆盖所述第一应力膜和所述第二应力膜的交界处进行淀积。本发明的进一步实施例中，在覆盖所述第一应力膜和所述第二应力膜的交界处进行光刻。本发明的进一步实施例中，之后，在覆盖所述第一应力膜和所述第二应力膜的交界处进行刻蚀。本发明的进一步实施例中，最后，在覆盖所述第一应力膜和所述第二应力膜的交界处进行清洗，使得通过刻蚀将第一应力膜和第二应力膜交界处的厚度变薄。本发明的进一步实施例中，在覆盖所述第一应力膜和所述第二应力膜的交界处及绝缘氧化层薄膜，以及覆盖NMOS晶体管栅电极的第一应力膜和覆盖PMOS晶体管栅电极的第二应力膜及绝缘氧化层薄膜上进行光刻。本发明的进一步实施例中，之后，在覆盖所述第一应力膜和所述第二应力膜的交界处及绝缘氧化层薄膜，以及覆盖NMOS晶体管栅电极的第一应力膜和覆盖PMOS晶体管栅电极的第二应力膜及绝缘氧化层薄膜上进行刻蚀。本发明的进一步实施例中，最后，将刻蚀形成的刻蚀接触孔进行清洗。本发明由于采用了上述技术，使之具有的积极效果是
(1)通过刻蚀工艺降低第一应力膜和第二应力膜有交界重叠区域的薄膜厚度，使其厚度保持与单一第一应力膜或第二应力膜的厚度相当，有效地避免不同区域的刻蚀差异问题，。(2)同时，防止第一应力膜和第二应力膜有交界重叠区域处极易导致后续接触孔刻蚀不通的问题。
图1是双刻蚀阻挡层淀积后的应变硅器件剖面图； 图2是光刻双刻蚀阻挡层叠加区域的剖面图3是刻蚀双刻蚀阻挡层叠加区域的剖面图； 图4是完成双刻蚀阻挡层的接触孔刻蚀后的剖面图。
具体实施例方式以下结合附图给出本发明一种用于双刻蚀阻挡层技术的应变硅工艺制作方法的具体实施方式
。图1为双刻蚀阻挡层淀积后的应变硅器件剖面图，图2为光刻双刻蚀阻挡层叠加区域的剖面图，图3为刻蚀双刻蚀阻挡层叠加区域的剖面图，图4为完成双刻蚀阻挡层的接触孔刻蚀后的剖面图，请参见图1至图4所示。本发明的一种用于双刻蚀阻挡层技术的应变硅工艺制作方法，包括有一具有NMOS的晶体管栅电极2，在每个晶体管栅电极2两侧由侧墙隔离层5包夹，同时在半导体器件包含的NMOS晶体管栅电极2外、侧墙隔离层5之上以及器件离子注入区域3上覆盖一层第一应力膜7 ；包括有一具有PMOS的晶体管栅电极2，同样，在半导体器件包含PMOS晶体管栅电极2外、侧墙隔离层5之上以及器件离子注入区域 3上覆盖一层第二应力膜6。其中，第一应力膜7和第二应力膜6有交界的重叠区域。还包括有器件绝缘区域1，器件绝缘区域1设置在半导体和器件离子注入区域3内，起隔绝作用。 首先，对覆盖第一应力膜7和第二应力膜6的重叠区域进行刻蚀，降低第一应力膜7和第二应力膜6有交界重叠区域的薄膜厚度，使得重叠区域厚度变薄，并且使其厚度保持与单一第一应力膜7或第二应力膜6的厚度相当。之后，对覆盖有PMOS器件、NMOS器件有源区之上的第一应力膜7、第二应力膜6及其绝缘氧化层薄膜8，以及覆盖第一应力膜7和第二应力膜6交界之上的绝缘氧化层薄膜8及第一应力膜7和第二应力膜8的交界处进行刻蚀， 并同时对覆盖NMOS晶体管栅电极2的第一应力膜7和覆盖PMOS晶体管栅电极2的第二应力膜6及绝缘氧化层薄膜8进行刻蚀，形成分别接触贯穿绝缘氧化层薄膜8及第一应力膜 7和第二应力膜8的交界处、NMOS晶体管栅电极2、PM0S晶体管栅电极2、PM0S器件有源区和NMOS器件有源区的接触孔9。本发明在上述基础上还具有如下实施方式
请继续参见图1至图4所示。第一应力膜7具体为覆盖在NMOS晶体管栅电极2外、侧墙隔离层5之上以及器件离子注入区域3的张应力膜。而第二应力膜6具体为覆盖在PMOS 晶体管栅电极2外、侧墙隔离层5之上以及器件离子注入区域3的压应力膜。进一步的实施方式为下
请参见图1至图3所示。在覆盖第一应力膜7和第二应力膜6有交界处进行淀积，然后，通过光刻胶10对该第一应力膜7和第二应力膜6有交界处进行光刻，并随后采取下一步的刻蚀和清洗，有效地降低双刻蚀阻挡层在两层薄膜交界重叠区域的薄膜厚度，使之保持与单一第一应力膜7或第二应力膜6的厚度相当，避免了第一应力膜7和第二应力膜6 有交界处的刻蚀差异问题。进一步的，请参见图4所示，在覆盖第一应力膜7和第二应力膜6有交界处及其绝缘氧化层薄膜8上进行光刻，使得接触孔底部开口，将该开口处进行第二步的刻蚀，使其形成为贯穿绝缘氧化层薄膜8、第一应力膜7和第二应力膜6交界处的接触孔9，然后对该接触孔9进行清洗。经过光刻、刻蚀绝缘氧化层薄膜8，接触孔绝缘氧化层薄膜8的上表面对应接触孔顶部开口的区域露出。在完成该工序后，还可对接触孔8进行第二次的光刻、刻蚀和清洗，以完成双刻蚀阻挡层的接触孔。在覆盖PMOS器件的第二应力膜6和覆盖NMOS器件的第一应力膜7以及绝缘氧化层薄膜8上进行光刻，使得接触孔底部开口，将该开口处进行第二步的刻蚀，使其形成为贯穿绝缘氧化层薄膜8、第一应力膜7和第二应力膜6的接触孔9，然后对该接触孔9进行清洗。经过光刻、刻蚀绝缘氧化层薄膜8，接触孔绝缘氧化层薄膜8的上表面对应接触孔顶部开口的区域露出。在完成该工序后，还可对接触孔8进行第二次的光刻、刻蚀和清洗，以完成双刻蚀阻挡层的接触孔。更进一步的，在覆盖PMOS器件、NMOS器件有源区之上的第二应力膜6和第一应力膜7以及绝缘氧化层薄膜8上进行光刻，使得接触孔底部开口，将该开口处进行第二步的刻蚀，使其形成为贯穿绝缘氧化层薄膜8、第一应力膜7和第二应力膜6的接触孔9，然后对该接触孔9进行清洗。经过光刻、刻蚀绝缘氧化层薄膜8，接触孔绝缘氧化层薄膜8的上表面对应接触孔顶部开口的区域露出。在完成该工序后，还可对接触孔8进行第二次的光刻、刻蚀和清洗，以完成双刻蚀阻挡层的接触孔。综上所述，使用本发明一种用于双刻蚀阻挡层技术的应变硅工艺制作方法，通过刻蚀工艺降低双刻蚀阻挡层在两层薄膜交界重叠区域的薄膜厚度，使之保持与单一层刻蚀阻挡层薄膜区域的厚度相当。避免了不同区域(双层薄膜叠加区域和单层薄膜区域)的刻蚀差异问题，防止了双刻蚀阻挡层两层薄膜在交界区域重叠极易导致后续接触孔刻蚀不通的问题。以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的方法和处理过程应该理解为用本领域中的普通方式予以实施；本领域技术人员可以在权利要求的范围内做出各种变形或修改，这并不影响本发明的实质内容。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种用于双刻蚀阻挡层技术的应变硅工艺制作方法，其特征在于，在一半导体器件所包含的NMOS晶体管栅电极外、侧墙隔离层之上及其器件离子注入区域上覆盖一层第一应力膜，在半导体器件所包含的PMOS晶体管栅电极外、侧墙隔离层之上及其器件离子注入区域上覆盖一层第二应力膜，其中所述第一应力膜和所述第二应力膜有交界的重叠区域， 通过刻蚀将所述重叠区域的厚度变薄，使其厚度保持与单一第一应力膜或第二应力膜的厚度相当；之后，刻蚀PMOS器件、NMOS器件有源区之上的绝缘氧化层薄膜及第一应力膜、第二应力膜，及覆盖第一应力膜和第二应力膜交界之上的绝缘氧化层薄膜及第一应力膜和第二应力膜的交界处，并同时刻蚀覆盖NMOS晶体管栅电极的第一应力膜和覆盖PMOS晶体管栅电极的第二应力膜及绝缘氧化层薄膜，形成分别接触贯穿绝缘氧化层薄膜及第一应力膜和第二应力膜的交界处、NMOS晶体管栅电极、PMOS晶体管栅电极、PMOS器件有源区、NMOS器件有源区的接触孔。
2.根据权利要求1所述用于双刻蚀阻挡层技术的应变硅工艺制作方法，其特征在于， 所述第一应力膜为覆盖NMOS晶体管栅电极外、侧墙隔离层及其器件离子注入区域上的张应力膜。
3.根据权利要求1所述用于双刻蚀阻挡层技术的应变硅工艺制作方法，其特征在于， 所述第二应力膜为覆盖PMOS晶体管栅电极外、侧墙隔离层及其器件离子注入区域上的压应力膜。
4.根据权利要求1所述用于双刻蚀阻挡层技术的应变硅工艺制作方法，其特征在于， 在覆盖所述第一应力膜和所述第二应力膜的交界处进行淀积。
5.根据权利要求4所述用于双刻蚀阻挡层技术的应变硅工艺制作方法，其特征在于， 在覆盖所述第一应力膜和所述第二应力膜的交界处进行光刻。
6.根据权利要求5所述用于双刻蚀阻挡层技术的应变硅工艺制作方法，其特征在于， 之后，在覆盖所述第一应力膜和所述第二应力膜的交界处进行刻蚀。
7.根据权利要求6所述用于双刻蚀阻挡层技术的应变硅工艺制作方法，其特征在于， 最后，在覆盖所述第一应力膜和所述第二应力膜的交界处进行清洗，使得通过刻蚀将第一应力膜和第二应力膜交界处的厚度变薄。
8.根据权利要求7所述用于双刻蚀阻挡层技术的应变硅工艺制作方法，其特征在于， 在覆盖所述第一应力膜和所述第二应力膜的交界处及绝缘氧化层薄膜，以及覆盖NMOS晶体管栅电极的第一应力膜和覆盖PMOS晶体管栅电极的第二应力膜及绝缘氧化层薄膜上进行光刻。
9.根据权利要求8所述用于双刻蚀阻挡层技术的应变硅工艺制作方法，其特征在于， 之后，在覆盖所述第一应力膜和所述第二应力膜的交界处及绝缘氧化层薄膜，以及覆盖 NMOS晶体管栅电极的第一应力膜和覆盖PMOS晶体管栅电极的第二应力膜及绝缘氧化层薄膜上进行刻蚀。
10.根据权利要求9所述用于双刻蚀阻挡层技术的应变硅工艺制作方法，其特征在于， 最后，将刻蚀形成的刻蚀接触孔进行清洗。
全文摘要
本发明公开一种用于双刻蚀阻挡层技术的应变硅工艺制作方法，在一半导体器件所包含的NMOS晶体管栅电极外及其器件离子注入区域上覆盖一层第一应力膜，在半导体器件所包含的PMOS晶体管栅电极外及其器件离子注入区域上覆盖一层第二应力膜，对重叠区域进行刻蚀，使得双层阻挡层薄膜与单层阻挡层薄膜厚度相同；在覆盖第一应力膜、第二应力膜及其绝缘氧化层薄膜上进行刻蚀，形成接触孔。本发明通过刻蚀工艺降低双刻蚀阻挡层在两层薄膜交界重叠区域的薄膜厚度，使之保持与单一层刻蚀阻挡层薄膜区域的厚度相当。避免了不同区域的刻蚀差异问题，防止了双刻蚀阻挡层两层薄膜在交界区域重叠极易导致后续接触孔刻蚀不通的问题。
文档编号H01L21/336GK102420188SQ20111015072
公开日2012年4月18日 申请日期2011年6月7日 优先权日2011年6月7日
发明者张旭昇, 朱骏 申请人:上海华力微电子有限公司