专利名称：一种半导体结构及其制造方法
技术领域：
本发明涉及半导体制造领域，具体地说涉及一种半导体结构及其制造方法。
背景技术：
随着半导体行业的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小(目前已经可以达到45纳米以下)，因此半导体器件制造过程中对工艺控制的要求较高。栅极堆叠的高度影响栅极与源/漏(S/D)接触结构及其电扩展(诸如与栅极和金属化接点相重叠的扩展掺杂)之间的寄生电容。栅极到源/漏扩展之间的电容除了对电流驱动能力和功率具有影响之外，还对集成电路在逻辑应用上的整体速度具有大的影响。因此，希望减小栅极的高度。
传统CMOS工艺限制了栅极高度能够减小的量。由于减小了栅极高度，以充足能量注入掺杂剂对源/漏区进行掺杂时可能会使得掺杂剂通过栅极堆叠和栅极电介质渗入沟道中。因此，随着栅极高度的减小，栅极杂质污染下层栅极氧化物的风险也增大了。为了避免这种风险，一些传统的工艺减小了制造过程的总的整个热预算。但是，减小热预算会导致其他电极中的掺杂剂活化不充分，并有可能因此而限制驱动电流。作为替代，可以显著减小自对准源极/漏极/栅极和晕圈的注入能量以减轻掺杂剂的渗透；然而，自对准源极/漏极和晕圈的较低的注入能量会引起较高的源/漏寄生电阻并使得沟道中的晕圈掺杂不充分，减小驱动电流并使短沟道滚降(roll off)特性下降。相反，如果采用RSD (提升源极/漏极)传统MOS工艺来降低栅极的相对高度，则会受到不必要的暂态加速扩散(TED)的影响。即，在RSD处理期间，诸如硼之类的杂质有可能由于对N型场效应晶体管(NFET)的晕圈注入以及对P型场效应晶体管(PFET)的扩散注入和源极/漏极注入而扩散到沟道中。具体而言，通常在大约700°C、00°C的温度下执行超过几分钟的延长热循环的娃选择性外延处理以在薄SOI (绝缘体上娃)结构上构造RSD。通常已知这种热条件会引起最显著的主掺杂剂(特别是硼)的TED，对短沟道器件造成有害影响，诸如增大门限电压的滚降。因此，目前需要一种能够有效减小栅极高度，且在减小栅极高度的同时，不影响半导体器件的性能的半导体制造方法和结构。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法，利于有效减小栅极高度，进而减少金属栅极和接触区的电容、降低刻蚀接触孔的工艺精度要求和难度。根据本发明的一个方面，提供一种半导体结构的制造方法，该方法包括以下步骤
(a)提供一半导体衬底，在所述半导体衬底上依次形成栅极介质层、金属栅极、CMP停止
层、多晶硅层；(b)刻蚀所述栅极介质层、所述金属栅极、所述CMP停止层、所述多晶硅层形成栅极堆
置;
(c)在半导体衬底上形成第一层间介质层，以覆盖所述半导体衬底上的栅极堆叠及其两侧部分；
Cd)执行平坦化处理，使所述CMP停止层暴露出来，并与第一层间介质层的上表面齐平。相应地，根据本发明的另一个方面，提供一种半导体结构，该半导体结构包括衬底、栅极堆叠、第一层间介质层、源/漏区，其中所述源/漏区嵌于所述衬底中，所述栅极堆叠形成在所述衬底之上，所述第一层间介质层覆盖所述源/漏区，
其特征在于，
所述栅极堆叠依次包括与衬底接触的栅极介质层、金属栅极和CMP停止层。与现有技术相比，本发明提供的半导体结构及其制造方法有以下优点
在形成栅极堆叠的过程中，加入CMP停止层，因此在进行平坦化处理时，可以去除多晶硅层，而停止于CMP停止层。通常情况下，在做平坦化处理时，都停止于多晶硅层，而本发明创造性地加入了一层比多晶硅层硬度更高的CMP停止层，使得平坦化处理时可以将多晶硅层去掉，有效地减小了栅极高度。常规工艺中，之所以不能将栅极堆叠做的很薄，其中一个很重要的原因就是当栅极很薄时，在形成源漏极进行离子注入时，很容易将栅极击穿。而本发明的其中一个优点在于，在离子注入时，栅极堆叠具有一定高度，可以有效防止离子注入对栅极堆叠的损伤。而当源漏极形成后，进行平坦化时，直至去除多晶硅层，使本发明添加的CMP停止层暴露出来，有效减小了栅极高度。同时，随着栅极高度的降低，栅极与接触区的电容会减小。另外，由于栅极与源/漏的高度差小了，在刻蚀接触孔时，刻蚀的距离减小了，因此与传统的接触孔刻蚀工艺相比，刻蚀的高度、精度都更容易控制，优化了接触孔刻蚀工艺。
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显
图I是根据本发明的半导体结构的制造方法的一个具体实施方式
的流程 图疒图12为根据本发明的半导体结构在各个制造阶段的结构示意图。附图中相同或相似的附图标记代表相同或相似的部件。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此夕卜，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。下面对本发明提供的半导体结构进行概述。参考图5，图5是本发明提供的一种半导体结构的剖视结构示意图。该半导体结构包括衬底100、栅极堆叠、第一层间介质层115、源/漏区101，其中所述源/漏区101嵌于所述衬底100中，所述栅极堆叠形成在所述衬底100之上，所述第一层间介质层115覆盖所述源/漏区101，所述栅极堆叠依次包括与衬底100接触的栅极介质层111、金属栅极112和CMP停止层113。 优选地，所述栅极堆叠的顶部与第一层间介质层115上平面齐平(本文内，术语“齐平”意指两者之间的高度差在工艺误差允许的范围内)。金属栅极112和CMP停止层113的厚度之和为20nm。优选的，金属栅极112为5nm, CMP 停止层 113 为 15nm。下文中将结合本发明提供的半导体器件的制造方法对上述半导体结构及其可能的变形进行进一步的阐述。参考图1，图I是根据本发明的半导体结构的制造方法的一个具体实施方式
的流程图，该方法包括
步骤S101，提供一半导体衬底100，在衬底100上依次形成栅极介质层111、金属栅极112、CMP停止层113、多晶硅层114 ；
步骤S102，刻蚀栅极介质层111、金属栅极112、CMP停止层113、多晶硅层114形成栅极堆置；
步骤S103，在半导体衬底100上形成第一层间介质层115，以覆盖半导体衬底100上的栅极堆叠及其两侧部分；
步骤S104，执行平坦化处理，使CMP停止层113暴露出来，并与第一层间介质层115的上表面齐平(本文内，术语“齐平”意指两者之间的高度差在工艺误差允许的范围内)。下面结合图2至图12对步骤SlOl至步骤S104进行说明，图2至图12是根据本发明的多个具体实施方式
按照图I示出的流程制造半导体结构过程中该半导体结构各个制造阶段各面的结构的剖面示意图。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。步骤S101，提供一半导体衬底100。参考图2，衬底100包括硅衬底(例如硅晶片)。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，衬底100可以包括各种掺杂配置。其他实施例中衬底100还可以包括其他基本半导体，例如锗。或者，衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。典型地，衬底100可以具有但不限于约几百微米的厚度，例如可以在400μπι-800μπι的厚度范围内。
在半导体衬底100上沉积栅极介质层111。栅极介质层111位于半导体衬底100上，其可以是热氧化层，包括氧化硅、氮氧化硅，也可为高K介质，例如HfAlON、HfSiAlON,HfTaAlON, HfTiAlON, HfON, HfSiON, HfTaON, HfTiON 中的一种或其任意组合，栅极介质层111的厚度可以为2nnTl0nm,如2nm、5nm或8nm。在栅极介质层111上沉积金属栅极112，例如通过沉积了8队了&(、11队了&41队11八故、MoAlN、TaTbN、TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax, NiTax 中的一种或其组合来形成。在金属栅极112上形成CMP停止层113。CMP停止层(113)可以采用高硬度金属材料或组合物形成，其硬度系数大于多晶硅层(114)的硬度系数。例如CMP停止层(113)的材料包括但不限于镍、钛、铬、钼、TiN中的一种或其任意组合。通常，多晶硅的莫氏硬度为4. 5-6. 5，因此CMP停止层(113)例如采用莫氏硬度大于6. 5的高硬度金属，即，其硬度大于多晶娃材料。上述金属栅极112和CMP停止层113的厚度和为20nm。优选的，金属栅极的厚度 为5nm，CMP停止层113的厚度为15nm。在CMP停止层113上形成多晶硅层114。所述多晶硅层114的形成可以参考以下步骤首先，在CMP停止层113上形成非晶硅层；其次，用准分子激光照射于非晶硅层，是非晶硅呈现熔化状态；最后进行冷却并重新结晶后，非晶硅变成多晶硅，即形成所述多晶硅层114。值得注意的是，形成多晶硅层114的方法有多种，且为本领域技术人员所熟知，因此在此再赘述，上述方法仅作为举例，并不能理解为对本发明的限制。步骤S102，形成栅极堆叠以及源/漏区101，如图3所示。对步骤SlOl所形成的多层结构覆盖光刻胶，进行构图，刻蚀栅极介质层111、金属栅极112、CMP停止层113和多晶硅层114并停止于半导体衬底100，形成栅极堆叠。可选的，在所述栅极堆叠的侧壁上形成侧墙116，用于将栅极堆叠隔开。侧墙116可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。侧墙116可以具有多层结构。侧墙116以通过包括沉积刻蚀工艺形成，其厚度范围可以是IOnm-IOOnm,如 30nm、50nm 或 80nm。可选的，在栅极堆叠两侧形成源/漏区101。源/漏区101可以通过向衬底100中注入P型或N型掺杂物或杂质而形成。例如，对于PMOS来说，源/漏区101可以是P型掺杂的SiGe ;对于NMOS来说，源/漏区101可以是N型掺杂的Si。源/漏区101可以由包括光亥IJ、离子注入、扩散、外延生长和/或其他合适工艺的方法形成，且可以先于栅极介质层111形成。在本实施例中，源/漏区101在衬底100内部，在其他一些实施例中，源/漏区101可以是通过选择性外延生长所形成的提升的源漏极结构，其外延部分的顶部高于栅极堆叠底部(本说明书中所指的栅极堆叠底部意指栅极堆叠与半导体衬底100的交界线)。步骤S103，在半导体衬底100上形成第一层间介质层115，以覆盖源/漏区101以及位于半导体衬底100上的栅极堆叠。如图4所示，栅极堆叠之间也被第一层间介质层115填充。第一层间介质层115可以通过化学气相沉积(Chemical vapor deposition ,CVD )、高密度等离子体CVD、旋涂或其他合适的方法形成在衬底100上。第一层间介质层115的材料可以采用包括SiO2、碳掺杂Si02、BPSG、PSG、UGS、氮氧化硅、低k材料或其组合。第一层间介质层115的厚度范围可以是40nm _150nm,如80nm、IOOnm或120nm。步骤S104，执行平坦化处理，使CMP停止层113暴露出来，并与第一层间介质层115的上表面齐平。在本实施例中，对该半导体器件上的第一层间介质层115和栅极堆叠进行化学机械抛光(Chemical-Mechanical Polish, CMP)的平坦化处理,如图5所示,使得该栅极堆叠中的CMP停止层113的上表面与第一层间介质层115的上表面齐平，并露出所述CMP停止层113的顶部和侧墙116。本发明创造性地增加了 CMP停止层113，由于该CMP停止层113由硬度系数较大的金属形成，其可以取代传统工艺中的多晶硅层作为平坦化处理的停止层，即在执行平坦化处理的时候将在该层上方的多晶硅层114去掉，由此有效地减小了栅极高度。可选的，还可以形成接触塞121。参考图6 图12。如图6所示，刻蚀第一层间介质层115形成使衬底之上的源/漏区101至少部分暴 露的接触孔120。具体地，可以使用干法刻蚀、湿法刻蚀或其他合适的刻蚀方式刻蚀第一层间介质层115以形成接触孔120。接触孔120形成后，使衬底100中的源/漏区101暴露。由于栅极堆叠被侧墙116所保护，因此即使在形成接触孔120时进行过刻蚀也不会导致栅极与源/漏极的短路。如果源/漏区101是通过选择性外延生长所形成的提升的源漏极结构，其外延部分的顶部高于栅极堆叠底部，则接触孔120可以形成到源/漏区101内部与栅极堆叠底部齐平的位置为止，这样当在接触孔120内填充接触金属以形成接触塞121时，该接触金属可以通过接触孔120的部分侧壁和底部与源/漏区101接触，从而进一步增加接触面积并降低接触电阻。如图7所示，接触孔120的下部是暴露的源/漏区101，在该源/漏区101上沉积金属，进行退火处理后形成金属硅化物122。具体地，首先，通过接触孔120，采用离子注入、沉积非晶化物或者选择性生长的方式，对暴露的源/漏区101进行预非晶化处理，形成局部非晶硅区域；然后利用金属溅镀方式或化学气相沉积法，在该源/漏区101上形成均匀的金属层，优选地，该金属可以是镍。当然该金属也可以是其他可行的金属，例如Ti、Co或Cu等。随后对该半导体结构进行退火，在其他的实施例中可以采用其他的退火工艺，如快速热退火、尖峰退火等。根据本发明的实施例，通常采用瞬间退火工艺对器件进行退火，例如在大约1000°C以上的温度进行微秒级激光退火，使所述沉积的金属与该源/漏区101内形成的非晶化物发生反应形成金属硅化物122，最后可以选用化学刻蚀的方法除去未反应的沉积的所述金属。所述非晶化物可以是非晶硅、非晶化硅锗或者非晶化硅碳中的一种。形成金属硅化物122的好处是可以减小接触塞122中的接触金属与源/漏区101之间的电阻率，进一步降低接触电阻。值得注意的是，图7所示形成金属硅化物122的步骤是优选步骤，即也可以不形成金属硅化物122，直接在接触孔120中填充接触金属，形成接触塞121。如图8所示，在接触孔120内通过沉积的方法填充接触金属形成接触塞121。该接触金属具有与所述衬底100中暴露的源/漏区101进行电连接的下部分(所述“电连接”指的是接触金属的下部分可能直接与衬底100中暴露的源/漏区101接触，也可能通过衬底100中暴露的源/漏区101上形成的金属硅化物122与衬底100中暴露的源/漏区101形成实质上的电连通)，该接触金属经过接触孔120贯穿所述第一层间介质层115并露出其顶部。优选地，接触金属的材料为W。当然根据半导体的制造需要，接触金属的材料包括但不限于W、Al、TiAl合金中任一种或其组合。可选地，在填充接触金属之前，可以选择在接触孔120的内壁以及底部形成衬层(未在图中示出)，该衬层可以通过ALD、CVD、PVD等沉积工艺沉积在接触孔120的内壁以及底部，该衬层的材料可以是Ti、TiN, Ta、TaN, Ru或其组合，该衬层的厚度可以是5nm -20nm,如IOnm或15nm。图 Γ图12为另一种结合本发明制造接触塞的各个阶段的结构示意图。参考图9，形成覆盖所述栅极堆叠和所述第一层间介质层115的第二层间介质层117。第二层间介质层117可以通过化学气相沉积(Chemical vapor deposition ,CVD)、高密度等离子体CVD、旋涂或其他合适的方法形成。第二层间介质层117的材料可以采用包括SiO2、碳掺杂Si02、BPSG、PSG、UGS、氮氧化硅、低k材料或其组合。优选的，第二层间介质层117采用与第一层间介质层115相同的材料，以便简化形成接触孔120时的刻蚀工艺。 如图10所示，刻蚀所述第二层间介质层117和第一层间介质层115形成至少使所述衬底100之上的源/漏区101和所述栅极堆叠部分暴露的接触孔120。具体地，可以使用干法刻蚀、湿法刻蚀或其他合适的刻蚀方式刻蚀第一层间介质层115和第二层间介质层117以形成接触孔120。接触孔120形成后，使衬底100中的源/漏区101暴露，以及栅极堆叠的上表面部分暴露。如果源/漏区101是通过选择性外延生长所形成的提升的源漏极结构，其外延部分的顶部高于栅极堆叠底部，则接触孔120可以形成到源/漏区101内部与栅极堆叠底部齐平的位置为止，这样当在接触孔120内填充接触金属以形成接触塞121时，该接触金属可以通过接触孔120的部分侧壁和底部与源/漏区101接触，从而进一步增加接触面积并降低接触电阻。如图11所示，接触孔120的下部是暴露的源/漏区101时，在该源/漏区101上沉积金属，进行退火处理后形成金属硅化物122。具体地，首先，通过接触孔120，采用离子注入、沉积非晶化物或者选择性生长的方式，对暴露的源/漏区101进行预非晶化处理，形成局部非晶硅区域；然后利用金属溅镀方式或化学气相沉积法，在该源/漏区101上形成均匀的金属层。优选地，该金属可以是镍。当然该金属也可以是其他可行的金属，例如Ti、Co或Cu等。随后对该半导体结构进行退火，在其他的实施例中可以采用其他的退火工艺，如快速热退火、尖峰退火等。根据本发明的实施例，通常采用瞬间退火工艺对器件进行退火，例如在大约1000°C以上的温度进行微秒级激光退火，使所述沉积的金属与该源/漏区101内形成的非晶化物发生反应形成金属硅化物122，最后可以选用化学刻蚀的方法除去未反应的沉积的所述金属。所述非晶化物可以是非晶硅、非晶化硅锗或者非晶化硅碳中的一种。形成金属硅化物122的好处是可以减小接触塞122中的接触金属与源/漏区101之间的电阻率，进一步降低接触电阻。值得注意的是，图11所示形成金属硅化物122的步骤是优选步骤，即也可以不形成金属硅化物122，直接在接触孔120中填充接触金属，形成接触塞121。如图12所示，在接触孔120内通过沉积的方法填充接触金属形成接触塞121。该接触金属经过接触孔120贯穿所述第二层间介质层117和第一层间介质层115，并露出第二层间介质层117的顶部。优选地，接触金属的材料为W。当然根据半导体的制造需要，接触金属的材料包括但不限于W、Al、TiAl合金中任一种或其组合。如上所述，由于栅极与源/漏的高度差小了，在刻蚀接触孔时，刻蚀的距离减小了，因此与传统的接触孔刻蚀工艺相比，刻蚀的高度、精度都更容易控制，优化了接触孔刻蚀工艺。实施本发明提供的半导体结构的制造方法，能够有效减小栅极高度，且在减小栅极高度的同时，不影响半导体器件的性能。虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法 或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
权利要求
1.一种半导体结构的制造方法，该方法包括以下步骤 (a)提供一半导体衬底(100)，在所述半导体衬底(100)上依次形成栅极介质层(111)、金属栅极(112)、CMP停止层(113)、多晶硅层(114)； (b)刻蚀所述栅极介质层(111)、所述金属栅极(112)、所述CMP停止层(113)、所述多晶硅层(114)形成栅极堆叠； (c)在半导体衬底(100)上形成第一层间介质层(115)，以覆盖所述半导体衬底(100)上的栅极堆叠； (d)执行平坦化处理，使所述CMP停止层(113)暴露出来，并与第一层间介质层(115)的上表面齐平。
2.根据权利要求I所述的方法，其中，所述CMP停止层(113)的硬度系数大于所述多晶硅层(114)的硬度系数。
3.根据权利要求I所述的方法，其中，所述CMP停止层(113)的材料包括镍、钛、铬、钼、TiN中的一种或其任意组合。
4.根据权利要求I所述的方法，其中，所述金属栅极(112)与所述CMP停止层(113)的厚度之和为20nm。
5.根据权利要求I所述的方法，其中，所述金属栅极(112)的厚度为5nm，所述CMP停止层(113)的厚度为15nm。
6.根据权利要求I所述的方法，其中，在所述步骤(b)之后还包括以下步骤在所述栅极堆叠的两侧形成源/漏区(101)。
7.根据权利要求6所述的方法，其中，在所述步骤(d)之后还包括以下步骤形成接触塞(121)。
8.根据权利要求7所述的方法，其中，形成所述接触塞(121)，还包括以下步骤 (f)在所述第一介质层(115)中形成至少使所述衬底(100)之上的源/漏区(101)部分暴露的接触孔(120); (g)在所述衬底(100)的暴露的源/漏区(101)上形成金属硅化物(122); (h)在所述接触孔(120)中填充接触金属。
9.根据权利要求7所述的方法，其中，形成所述接触塞(121)，还包括以下步骤 (i)形成覆盖所述栅极堆叠和所述第一介质层(115)的第二介质层(117)； (j )刻蚀所述第二介质层(117)和第一介质层(115)形成至少使所述衬底(100)之上的源/漏区(101)和所述栅极堆叠部分暴露的接触孔(120); (k)在所述接触孔(120)中填充接触金属。
10.一种半导体结构，该半导体结构包括衬底(100)、栅极堆叠、第一层间介质层(115)、源/漏区(101)，其中 所述源/漏区(101)嵌于所述衬底(100)中，所述栅极堆叠形成在所述衬底(100)之上，所述第一层间介质层(115)覆盖所述源/漏区(101 )， 其特征在于， 所述栅极堆叠依次包括与衬底(100)接触的栅极介质层(111)、金属栅极(112)和CMP停止层(113)。
11.根据权利要求8所述的半导体结构，其中，所述CMP停止层(113)的硬度系数大于多晶硅的硬度系数。
12.根据权利要求8所述的半导体结构，其中，所述金属栅极(112)与所述CMP停止层(113)的厚度之和为20nm。
13.根据权利要求8所述的半导体结构，其中，所述金属栅极(112)的厚度为5nm，所述CMP停止层(113)的厚度为15nm。
14.根据权利要求8所述的半导体结构，其中，所述CMP停止层(113)的材料包括镍、钛、铬、钼、TiN中的一种或者其任意组合。
15.根据权利要求8所述的半导体结构，其中，所述半导体结构还包括接触塞(121)。
全文摘要
本发明提供一种半导体结构及其制造方法，该方法包括以下步骤提供一半导体衬底，在所述半导体衬底上依次形成栅极介质层、金属栅极、CMP停止层、多晶硅层；刻蚀所述栅极介质层、所述金属栅极、所述CMP停止层、所述多晶硅层形成栅极堆叠；在半导体衬底上形成第一层间介质层，以覆盖所述半导体衬底上的栅极堆叠及其两侧部分；执行平坦化处理，使所述CMP停止层暴露出来，并与第一层间介质层的上表面齐平。相应地，本发明还提供一种半导体结构。本发明通过增加CMP停止层，有效降低了金属栅的高度，因此有效减少了金属栅与接触区的电容，并优化了后续的接触孔刻蚀工艺。
文档编号H01L29/423GK102820328SQ20111015445
公开日2012年12月12日 申请日期2011年6月9日 优先权日2011年6月9日
发明者尹海洲, 朱慧珑, 骆志炯 申请人:中国科学院微电子研究所, 北京北方微电子基地设备工艺研究中心有限责任公司