专利名称：半导体器件及其制造方法
技术领域：
本发明总地涉及半导体器件，更具体地，涉及一种半导体器件及其制造方法，其包括形成在通路结构(Via structure)的顶表面的局部上的导电结构。
背景技术：
导线和通路(via)通常用作互连结构以形成半导体器件的集成电路。通路用于连接形成在互连层的多个层面上的导线。此外，贯穿硅衬底形成过硅通路(through silicon vias,TSV)以用于耦接多个集成电路芯片从而形成堆叠半导体器件。这样的堆叠半导体器件形成来提供具有高性能和低面积的集成电路。对于任何类型的通路，期望导线以高质量的接触形成在通路上。期望这样的高质量接触使通路和导线之间的连接具有低电阻和高电流容量。
发明内容
因而，导电结构形成在通路结构的平坦部分上以保证导电结构和通路结构之间的
高质量连接。根据本发明的一方面，半导体器件包括通路结构和导电结构。通路结构具有一表面，该表面具有平坦部分和突起部分。导电结构形成在通路结构的平坦部分的至少一部分上且不形成在通路结构的突起部分的至少一部分上。在本发明的示范性实施例中，导电结构仅形成在平坦部分上而不形成在突起部分的任何部分上。例如，导电结构形成在通路结构的表面的面积的从约5%至约80%上。在本发明另一示范性实施例中，半导体器件还包括缓冲层，该缓冲层形成在通路结构的突起部分上。此外，电介质层形成在通路结构的突起部分上并围绕导电结构。在本发明又一示范性实施例中，通路结构是形成在一开口内的TSV(过硅通路)， 该开口贯穿至少一个电介质层和半导体衬底。例如，TSV包括形成在开口的壁处的绝缘层， 并包括在开口内形成在绝缘层上的阻挡层。TSV还包括形成在开口内的导电填充物，阻挡层围绕导电填充物的至少一部分。在本发明另一示范性实施例中，TSV还包括形成在开口内的中央填充物，导电填充物围绕中央填充物的至少一部分。中央填充物具有比导电填充物的热膨胀系数低的热膨胀系数，使得突起部分形成为具有最小突起部分高度的环。在本发明又一示范性实施例中，TSV耦接到另一半导体器件的接触结构以用于形成堆叠半导体器件。例如，堆叠半导体器件是存储器件。在本发明另一示范性实施例中，半导体器件还包括另一导电结构，该另一导电结构形成在通路结构的平坦部分的至少一部分上而不形成在通路结构的突起部分上。此外， 链接结构(linking structure)耦接导电结构。在本发明另一示范性实施例中，导电结构包括形成在通路结构的突起部分的至少一部分上的开口。在本发明另一示范性实施例中，半导体器件还包括另一通路结构，该另一通路结构具有相应的表面，该表面具有相应的平坦部分和相应的突起部分。导电结构形成在多个通路结构的平坦部分上而不形成在多个通路结构的突起部分上。在本发明另一示范性实施例中，半导体器件还包括多个通路结构和多个导电结构。每个通路结构具有各自的表面，该各自的表面具有各自的平坦部分和各自的突起部分。 每个导电结构形成在多个通路结构中的至少两个的相应组的平坦部分上而不形成在其突起部分上。此外，链接结构耦接多个导电结构。根据本发明的另一方面，堆叠半导体器件包括第一集成电路芯片和第二集成电路芯片。第一集成电路芯片包括通路结构和导电结构。通路结构具有一表面，该表面具有平坦部分和突起部分。导电结构形成在通路结构的平坦部分的至少一部分上且不形成在通路结构的突起部分的至少一部分上。第二集成电路芯片包括耦接到第一集成电路芯片的通路结构的接触结构。堆叠半导体器件的第一集成电路芯片的导电结构和通路结构可以通过如上所述的其他实施例形成。根据本发明的另一方面，半导体器件包括贯穿半导体衬底形成的通路结构。通路结构具有一表面，该表面具有中央部分和外部分。半导体衬底还包括导电结构，该导电结构形成在通路结构的外部分的至少一部分上且不形成在通路结构的中央部分的至少一部分上。在本发明一示范性实施例中，中央部分形成为与外部分平齐使得中央部分与通路结构的外部分在同一平面上。在本发明的备选实施例中，中央部分从通路结构的外部分突
出ο根据本发明的另一方面，一种制造半导体器件的方法包括形成通路结构的步骤， 该通路结构具有一表面，该表面具有平坦部分和突起部分。此外，该方法还包括形成导电结构的步骤，该导电结构形成在通路结构的平坦部分的至少一部分上且不形成在通路结构的突起部分的至少一部分上。在本发明另一实施例中，该方法还包括加热通路结构以形成通路结构的初始突起部分并平坦化初始突起部分以在形成导电结构之前降低通路结构的所得突起部分的高度的步骤。根据方法实施例的导电结构和通路结构可以通过如上所述另一些实施例形成。以此方式，导电结构形成在通路结构的平坦部分上而不形成在通路结构的突起部分上。因此，导电结构以低电阻率和高电流容量连接到通路结构。通过考虑下面与附图一起给出的对本发明的具体描述，本发明的这些和其它特征和优点将被更好地理解。
图IA是根据本发明一示范性实施例的具有通路和导电结构的半导体器件的剖视图；图IB是根据本发明一示范性实施例的图IA的半导体器件的俯视图2、3、4、5、6、7、8和9是剖视图，示出根据本发明一示范性实施例的在图IA和IB 的半导体器件的制造期间的步骤；图10和11是剖视图，示出根据本发明另一示范性实施例的在图IA和IB的半导体器件的制造期间的又一些步骤；图12是根据本发明一示范性实施例的具有TSV(过硅通路)结构的堆叠半导体器件的剖视图，该TSV结构形成得类似于图IA ；图13、14、15、16和17是剖视图，示出根据本发明一示范性实施例的在图12的堆叠半导体器件的制造期间的步骤；图18A和图18B是俯视图，示出根据本发明示范性实施例的具有在通路结构之上的开口的导电结构的形成；图19和20是俯视图，示出根据本发明示范性实施例的在多个通路结构上形成多个导电结构；图21是剖视图，根据本发明一示范性实施例，在半导体器件中包括形成在通路结构上的额外导电结构；图22和23是剖视图和俯视图，示出根据本发明一示范性实施例的具有通路结构的半导体器件，该通路结构具有中央填充物；图M和25是剖视图，示出根据本发明一示范性实施例的在图22和23的半导体器件的制造期间的步骤；图沈、27、观是根据本发明示范性实施例的具有形成在多个通路结构上的多个导电结构的半导体器件的俯视图；图四、30和31示出根据本发明示范性实施例的系统的框图，每个系统具有堆叠半导体器件；图32和图33示出根据本发明一示范性实施例的半导体器件的剖视图，该半导体器件具有彼此共平面的中央部分和外部分；以及图34和35示出根据本发明一示范性实施例的具有环形通路结构的半导体器件的俯视图和剖视图。这里所参照的附图是为了示出的清晰而绘制，不一定按比例绘制。在图1A、1B、2、 3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18A、18B、19、20、21、22、23、24、25、26、27、28、 四、30、31、32、33、34和35中具有相同附图标记的元件指示具有相似结构和/或功能的元件，除非另外说明。
具体实施例方式下面参照附图更充分地描述各种示范性实施例，示范性实施例示于附图中。然而， 本发明构思可以以多种不同形式实施，不应解释为局限于这里阐述的实施例。而是，提供这些实施例以使本公开透彻和完整，并将把本发明构思的范围充分传达给本领域技术人员。 在附图中，为了清晰起见，层和区域的尺寸和相对尺寸可被夸大。应理解，当称元件或层在另一元件或层“上”、“连接到”或“耦接到”另一元件或层时，它可以直接在另一元件或层上、直接连接到或耦接到另一元件或层，或者可存在居间元件或层。相反，当称元件“直接在”另一元件或层上、“直接连接到”或“直接耦接到”另一元件或层时，则不存在居间元件或层。相似的附图标记始终指代相似的元件。这里使用时，术语“和/或”包括相关所列项中的一个或更多的任意和全部组合。将理解，虽然这里可使用术语第一、第二、第三等描述各种元件、组件、区域、层和/ 或部分，但这些元件、组件、区域、层和/或部分不应受限于这些术语。这些术语仅用于将一个元件、组件、区域、层或部分与另一区域、层或部分区别开。因此，以下讨论的第一元件、组件、区域、层或部分可称为第二元件、组件、区域、层或部分而不背离本发明构思的教导。为便于描述，这里可使用诸如“在· · ·之下”、“在· · ·下面”、“下”、“在· · ·之上”、 “上”等空间相对术语以描述如附图所示的一个元件或特征与另一(或一些)元件或特征之间的关系。应理解，空间相对术语旨在涵盖除附图所示取向之外器件在使用或操作中的不同取向。例如，如果附图中的器件翻转过来，则被描述为在其它元件或特征“之下”或“下面”的元件将会在其它元件或特征的“之上”或“上面”。这样，示范性术语“在...下面”就能够涵盖之上和之下两种取向。器件可以采取其它取向(旋转90度或在其它取向)，此处所用的空间相对描述语做相应解释。这里所用的术语仅用于描述特定示范性实施例，并非要限制本发明构思。这里使用时，除非上下文另有明确表述，否则单数形式“一”和“该”旨在也包括复数形式。还应理解，当在本说明书中使用时，术语“包括”和/或“包含”指定所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组合的存在或增加。这里参照理想化示范性实施例(和中间结构)的剖视图描述示范性实施例。因而，可以预期例如由制造技术和/或公差引起的图示形状的变化。因此，示范性实施例不应被解释为限于这里示出的区域的特定形状，而是包括由例如制造期间的变化引起的形状偏差。例如，图示为矩形的注入区域通常将具有圆形或曲线的特征和/或在其边缘处的注入浓度的梯度而不是从注入区到非注入区的二元变化。类似地，通过注入形成的埋入区域可以导致在埋入区域与通过其发生注入的表面之间的区域中的一些注入。因此，附图所示的区域本质上是示意性的，它们的形状并非要示出器件的区域的真实形状，也并非要限制本发明构思的范围。除非另行定义，这里使用的所有术语(包括技术术语和科学术语)都具有本发明所属领域内的普通技术人员所通常理解的同样的含义。还应当理解，诸如通用词典中所定义的术语，除非此处加以明确定义，否则应当被解释为具有与它们在相关领域的语境中的含义相一致的含义，而不应在理想化或过于正式的意义上解释。 在下文将参照附图详细说明示范性实施例。图IA是根据本发明一示范性实施例的具有通路和导电结构的半导体器件的剖视图。图IB是根据本发明一示范性实施例的图IA的半导体器件的俯视图。参照图IA和图1B，第一电路图案12形成在第一衬底10上。第一衬底10例如由诸如单晶硅的半导体材料构成。第一电路图案12包括晶体管、二极管以及用于形成例如集成电路的类似元件。第一绝缘中间层14形成为围绕第一衬底10上的第一电路图案12。下布线16形成为电连接到第一电路图案12，下布线16例如由诸如掺杂多晶硅或金属的导电材料构成。 在一示范性实施例中，下布线16具有与第一绝缘中间层14的顶表面共面的顶表面。进一步参照图IA和图1B，通路孔(via hole) 20形成为贯穿第一绝缘中间层14并穿过第一衬底10的至少一部分的开口。可以形成多个通路孔20来实践本发明。绝缘层图案2 形成在通路孔20的内壁上。绝缘层图案2 使第一衬底10与由导电材料构成的过硅通路(TSV)接触28电绝缘。TSV结构观是耦接到导线结构的示例通路结构。然而，可以用连接到导线结构的任何类型的通路结构来实践本发明。阻挡层图案2 形成在绝缘层图案2 上。在本发明的示范性实施例中，阻挡层图案Ma由金属或金属氮化物构成，诸如钽、钽氮化物、钛、钛氮化物、钌、钴、镍、镍硼化物、 钨氮化物等。这些材料可以单独使用或者组合使用。导电填充物26a形成为填充通路孔20的被阻挡层图案Ma围绕的剩余部分。根据本发明一示范性实施例，导电填充物由具有低电阻率并且热膨胀系数等于或超过硅的热膨胀系数的约1.5倍的金属构成。例如，导电填充物^a由铜、铝、金、铟、镍等单独或组合地构成。在本示范性实施例中，导电填充物26a由铜构成。导电填充物26a和阻挡层图案2 形成作为示例通路结构的TSV结构观。如图IB的俯视图所示，通路结构28包括面向上远离衬底10的表面，该表面包括外部和中央部分27。参照图IA和图1B，外部设置为邻近诸如绝缘层图案22a的至少一个周围材料，中央部分27被外部围绕。参照图IA和图1B，通路结构28的外部由具有与衬底10的表面平行的顶表面的阻挡层图案2 和部分导电填充物26a构成。换句话说，在本发明一示范性实施例中，通路结构观的外部由具有与周围的第一绝缘中间层14共面的顶表面的阻挡层图案2 和部分导电填充物26a构成。因此，通路结构观的这样的外部也称作通路结构观的平坦部分。通路结构28还包括从通路结构28的外部突出的中央部分27。换句话说，中央部分27包括导电填充物^a的顶表面的(在图IB的俯视图中示出)从外部的平面和周围的第一绝缘中间层14的平面进一步延伸的部分。因此，通路结构观的这样的中央部分也被称作通路结构观的突起部分。当导电填充物26a由铜构成时，通路结构观的突起部分27 可以在图IA和图IB的半导体器件的随后制造期间通过这样的铜的热膨胀形成。在图IA和图IB的示范性实施例中，导电填充物^a具有从约10 μ m至约100 μ m 的高度H。在示范性优选实施例中，高度H在从约30 μ m至约80 μ m的范围。此外，导电填充物26a具有从约1 μ m至约15 μ m的直径D。在示范性优选实施例中，直径D在从约1 μ m 至约10 μ m的范围内。进一步参照图IA和图1B，缓冲层30形成在TSV结构观和第一绝缘中间层14上。 部分缓冲层30保留在通路结构28的突起部分27上。缓冲层30防止TSV结构28的导电材料扩散到其它结构中。在本发明一示范性实施例中，缓冲层30由硅氮化物、硅碳氮化物(SiCN)、硅碳氧氮化物(SiCON)等单独地或组合地构成。在本发明一示范性实施例中，缓冲层30具有从约 300A至约1000A的厚度。第一金属间电介质层32形成在缓冲层30上，并由例如具有低介电常数的材料构成，诸如硅氧化物、碳掺杂的硅氧化物等。多个导线36贯穿第一金属间电介质层32和缓冲层30形成。导线36是接触TSV结构观的外平坦部分的至少一部分的示例导电结构。如果导线36接触TSV结构28的整个顶表面的约80%以上，则导线36可接触突起27。如果导线36接触TSV结构28的整个顶表面的约5%以下，则这样的小接触面积会导致不足的电流经过这样的接触面积。因此，在本发明一示范性实施例中，导线36形成为接触TSV结构28的整个顶表面的从约5%至约80%。导线36中的一些接触下布线16的顶表面，如图IA所示。在图IB的示范性实施例中，两个平行导线36的部分接触TSV结构28的外平坦部分。此外，根据本发明的一方面，导线36的部分都不接触TSV结构观的中央突起部分27。导线36可由阻挡层(未示出)和金属层形成，金属层由具有低电阻率且热膨胀系数为硅的热膨胀系数的约1. 5倍的金属构成。例如，这样的金属层由铜、铝、金、铟、镍等构成。第二金属间电介质层38形成在第一金属间电介质层32和导线36上。第一上布线40贯穿第二金属间电介质层38形成并电连接到导线36。因此，上布线40形成用于连接导线36的示例链接结构。可以形成额外的绝缘中间层(未示出)和/或布线(未示出)。图2、3、4、5、6、7、8和9是剖视图，示出根据本发明一示范性实施例的在图IA和IB 的半导体器件的制造期间的步骤。参照图2，第一电路图案12形成在第一衬底10上，第一电路图案12由晶体管、二极管和用于制造集成电路的类似元件构成。第一绝缘中间层14形成在第一衬底10上以围绕第一电路图案12。下布线16贯穿第一绝缘中间层14形成。之后，蚀刻停止层18形成在第一绝缘中间层14和下布线16上。因而，生产线前端(FEOL)工艺在图2中完成。接着在图3中，具有从约2μπι至约5μπι的厚度的光致抗蚀剂掩模(未示出)形成在蚀刻停止层18上。然后，蚀刻停止层18、第一绝缘中间层14和第一衬底10采用该光致抗蚀剂掩模被图案化以形成穿过蚀刻停止层18、第一绝缘中间层14和部分第一衬底10 的通路孔20。在本发明一示范性实施例中，形成多个通路孔20用于对应的多个TSV结构。 之后，去除光致抗蚀剂掩模以得到图3的结构。进一步参照图3，绝缘层22形成在通路孔20的内壁上以及蚀刻停止层18上。在本发明一示范性实施例中，绝缘层22由硅氧化物或碳掺杂的硅氧化物构成。例如，绝缘层 22使用具有良好台阶覆盖特性的原硅酸四乙酯(TEOS)或臭氧(ozone)TEOS形成。在本发明一示范性实施例中，绝缘层22通过等离子体氧化工艺或化学气相沉积(CVD)工艺形成。之后参照图4，阻挡层M形成在绝缘层22上。在本发明一示范性实施例中，阻挡层 24由金属或金属氮化物诸如钽、钽氮化物、钛、钛氮化物、钌、钴、镍、镍硼化物、钨氮化物等
单独地或组合地构成。在本发明一示范性实施例中，阻挡层对具有从约100A至约3000A
的厚度。籽层(未示出)可形成在阻挡层M上以提供从其形成导电层沈的电极。在本发明一示范性实施例中，这样的层由通过物理气相沉积(PVD)工艺形成的铜构成。在籽层已形成在阻挡层M上之后，导电层沈从籽层形成以填充通路孔20的剩余部分。导电层26由通过电镀工艺、无电镀工艺、电接枝(electrografting)工艺、PVD工艺等形成的例如具有低电阻率的金属诸如铜构成。对导电层沈可以进行进一步的热处理工艺。导电层沈可以由具有硅的热膨胀系数的两倍以上的热膨胀系数的其它金属构成。例如，导电层沈由铝、金、铟、镍等构成。接着参照图5，导电层26、阻挡层对、绝缘层22和蚀刻停止层18的上部通过化学机械抛光(CMP)工艺和/或回蚀刻工艺被平坦化，直到暴露第一绝缘中间层14。这样的平坦化导致形成保留在通路孔20内的导电填充物^a。阻挡层图案2 和绝缘层图案22a。 导电填充物26a和阻挡层图案2 形成TSV结构观。蚀刻停止层18可以在平坦化工艺中被完全去除。备选地，蚀刻停止层18的一部分可以在平坦化工艺之后保留。之后参照图6，缓冲层30形成在第一绝缘中间层14上以覆盖绝缘层图案22a、TSV 结构观和下布线16的暴露顶表面。在本发明一示范性实施例中，缓冲层30由诸如硅氮化物、硅碳氮化物(SiCN)、硅碳氧氮化物(SiCON)等的绝缘材料单独地或组合地构成，具有从约300A至约1000A的厚度。缓冲层30防止TSV结构28的导电材料扩散到其它结构。接着参照图7，第一金属间电介质层32形成在缓冲层30和第一绝缘中间层14上。 在本发明一示范性实施例中，第一金属间电介质层32由硅氧化物或碳掺杂的硅氧化物构成。在形成缓冲层30和第一金属间电介质层32期间，导电填充物26a可热膨胀以导致中央突起部分27的形成。进一步参照图7，第一金属间电介质层32和缓冲层30被图案化以形成第一开口 34，第一开口 34暴露TSV结构28的顶表面的外平坦部分的至少一部分并暴露下布线16。 在本发明一示范性实施例中，第一开口 34形成为具有线形。TSV结构观的顶表面的通过第一开口 34暴露的部分是TSV结构28的该顶表面的约5%至约80%。在本发明一示范性实施例中，两个平行的第一开口 34形成在TSV结构28的顶表面的外平坦部分的部分上面。因而，缓冲层30和第一金属间电介质层32的部分保留在中央突起部分27上。之后参照图8，阻挡层(未示出)和导电材料形成到第一开口 34中形成到TSV结构观、下布线16和第一金属间电介质层32的暴露部分上。之后对该阻挡层和该导电材料的上部进行另一平坦化工艺，直到第一金属间电介质层32被暴露，使得导线36形成为容纳在第一开口 34中。根据本发明的一方面，导线36不接触TSV结构观的中央突起部分27。突起部分 27的高度和位置取决于通路孔20的直径和深度。当通路孔20具有小于约数千埃的直径和深度时，通路孔20内的导电填充物26a 具有小的体积，使得突起部分27足够小。例如，下布线16具有小于约数千埃的直径使得在形成缓冲层30和第一金属间电介质层32期间下布线16不显著热膨胀。相反，TSV结构观比其他布线相对更大，使得在形成缓冲层30和第一金属间电介质层32期间TSV结构观显著热膨胀。例如，导电填充物26a具有从约1 μ m至约15 μ m的直径和从约10 μ m至约100 μ m的高度，使得导电填充物26a显著地热膨胀。当形成缓冲层30和第一金属间电介质层32时，导电填充物^a的接触阻挡层图案2 的侧壁不显著膨胀，因为这些材料之间相对高的粘附力。因此，仅导电填充物的中央部分膨胀以形成中央突起部分27。当导电填充物^a具有从约15 μ m至约50 μ m的直径时，导电填充物^a与阻挡层图案2 之间的粘附力小。在此情形下，导电填充物26a膨胀得导电填充物^a的整个顶表面被延伸以形成突起。接着参照图9，第二金属间电介质层38形成在第一金属间电介质层32和导线36 上。第一上布线40贯穿第二金属间电介质层38形成以电连接到导线36。具体地，第二开口(未示出)贯穿第二金属间电介质层38形成，阻挡层(未示出)和导电材料诸如铜例如形成为填充该开口以形成第一上布线40。此外，另一些绝缘中间层(未示出)和另外的布线(未示出)可在图9之后形成。 以此方式，作为示例导电结构的导线36形成在TSV结构观的顶表面的外平坦部分上而不形成在中央突起部分27上。因此，导线36以最小化的接触电阻形成在TSV结构观上。此外，参照图32，本发明还可以用备选的过硅通路(TSV)结构28a来实践，TSV结构^a由绝缘层图案22a、阻挡层图案2 和导电填充物26a形成。在图32中，TSV结构 28a具有与TSV结构^a的顶表面的外部27a平齐(也就是说，平坦的)的中央部分27b。在图32中，TSV结构^a的顶表面的外部27a邻近绝缘层图案22a。TSV结构^a 的顶表面的中央部分27b被外部27a围绕。接着参照图33，根据本发明一实施例，导线36a 仅形成在外部27a上而不形成在中央部分27b上。备选地参照图34和图35，本发明还可以用形成为环形的环形过硅通路(TSV)结构 28b来实践。图35是图34的沿线I-I的剖视图。TSV结构^b由填充形成为环形的通路孔的绝缘层图案22a、阻挡层图案2 和导电填充物26a形成。TSV结构28b具有TSV结构^a的顶表面的外部27c，外部27c邻近绝缘层图案 22a。TSV结构28b的顶表面的中央部分27d被外部27c围绕并具有导电填充物26a的环形突起。在图34和35的示例中，根据本发明一实施例，导线将形成在环形TSV结构^b的外部27c的至少一部分上而不形成在环形TSV结构^b的中央突起部分27d上。图10和11是剖视图，示出根据本发明另一示范性实施例在图IA和IB的半导体器件的制造期间的又一些步骤。图10和11示出用于形成图1、2、3、4、5、6、7、8和9的通路结构的额外步骤，相似的附图标记指示相似的元件。进行在图2、3、4和5中示出的步骤以形成具有导电填充物26a和阻挡层图案Ma 的TSV结构观。接着，参照图10，进行热处理工艺，使得初始突起通过导电填充物26a的热膨胀而形成在TSV结构观的顶表面。在图10中，TSV结构28c具有膨胀的导电填充物^c。如果该热处理工艺在小于约100°C的温度进行，则TSV结构28不能足够地膨胀。 当热处理工艺在超过约600°C的温度进行时，TSV结构28会恶化。因此，图10的热处理工艺在从约100°C至约600°C的温度进行。之后参照图11，膨胀的TSV结构^c的顶表面的初始中央突起部分通过CMP工艺和/或回蚀刻工艺平坦化以在去除图10的初始中央突起部分之后形成再次具有平坦顶表面的TSV结构观。以此方式，TSV结构观已经热膨胀，使得TSV结构观在随后用于形成缓冲层30和第一金属间电介质层32的工艺期间不会热膨胀那么多。在图11之后，进行图6、 7、8和9的工艺步骤以完成半导体器件。图12是根据本发明一示范性实施例的堆叠半导体器件的剖视图，该堆叠半导体器件具有与图IA类似地形成的TSV(过硅通路)结构。参照图12，堆叠半导体器件包括第一集成电路芯片150、第二集成电路芯片152、焊料50和接触结构112。根据本发明一示范性实施例，第一集成电路芯片150包括制作于其中的存储器件或逻辑器件。备选地，第一集成电路芯片150可包括制作于其中的成像器件。第一集成电路芯片150形成地基本类似于图IA和IB的半导体器件，除了 TSV结构128a和绝缘层图案122b的底表面暴露在第一衬底IOa的底表面处之外。图12的TSV 结构128a和绝缘层图案122b形成得类似于图IA和IB的TSV结构28和绝缘层图案22a。此外，第一保护层46进一步形成在第二上布线44和第三金属间电介质层42上。 焊料50贯穿第一保护层46形成。第一集成电路芯片150包括第一衬底10a、第一电路图案12、下布线16、第一绝缘中间层14和绝缘层图案122b。此外，第一集成电路芯片150包括TSV结构128a和导线36。 TSV结构128a贯穿第一绝缘中间层14和第一衬底IOa形成。导线36形成在TSV结构128a 的顶表面的外平坦部分上而不形成在该顶表面的中央突起部分上，类似于图IA和图1B。导线36被第一金属间电介质层32围绕。第一和第二上布线40和44以及第二和第三金属间电介质层38和42还被包括在第一集成电路芯片150中。第一保护层46覆盖第二上布线44，焊料50穿过第一保护层46 接触第二上布线44。第一衬底IOa由单晶硅构成并具有从约10 μ m至约100 μ m的厚度。第一衬底IOa 具有与TSV结构128a的底表面共平面的底表面。本发明还可以实践为TSV结构128a的底表面从第一衬底IOa的底表面突出。通路孔20贯穿第一衬底IOa形成。绝缘层图案122b形成在通路孔20的侧壁上。 阻挡层图案124b和籽层图案(未示出)形成在绝缘层图案122b上。形成导电填充物126a 以从籽层图案起填充通路孔20的剩余部分。在本发明一示范性实施例中，导电填充物126a由具有低电阻率且热膨胀系数为硅的热膨胀系数的约2倍的金属构成。例如，导电填充物126a由铜、铝、金、铟、镍等构成。 在本发明一示范性实施例中，导电填充物126a由铜构成。TSV结构128a电连接到电信号焊盘、针脚功率信号焊盘、功率放大模块等，用于第一和第二集成电路芯片150和152之间的电信号传输。第二和第三金属间电介质层38和 42依次形成在第一金属间电介质层32上。导线36以及第一和第二上布线40和44贯穿这样的电介质层38和42形成。作为最高上布线的第二上布线44还可以被称作第一焊盘电极44。覆盖第二上布线44的第一保护层46形成在第三金属间电介质层42上。根据本发明一示范性实施例，第一保护层46由聚酰亚胺构成。焊料50电连接到第一焊盘电极44并可接触印刷电路板(PCB)(未示出)。备选地，本发明可以实践为第一焊盘44通过引线接合电连接到引线框架(未示出)。第二集成电路芯片152由第二衬底100、第二电路图案102、布线104、第二绝缘中间层106和第二焊盘电极108构成。本发明可以实践为第二集成电路芯片152包括与第一集成电路芯片150基板类似的元件，或者包括与第一集成电路芯片150不同的元件。第二焊盘电极108电连接到布线104并形成在第二绝缘中间层106之上。第二焊盘电极108电连接到形成在第一衬底IOa中的TSV结构128a。形成第二保护层110以覆盖第二绝缘中间层106之上的第二焊盘电极108。根据本发明一示范性实施例，第二保护层110由聚酰亚胺构成。接触结构112由贯穿第二保护层110形成的导电材料构成，第二保护层110在第二焊盘电极108与第一集成电路芯片150的TSV结构128a之间。在本发明一示范性实施例中，接触结构112由银焊料膏构成。堆叠半导体器件包括堆叠在一起用于通过TSV结构128a电连接的第一和第二集成电路芯片150和152。TSV结构128a和导线36具有良好的粘附特性以用于第一和第二集成电路芯片150和152之间的高速信号传输，导致图12的堆叠半导体器件的良好电特性和高可靠性。图12的半导体器件可以具有与第一和第二集成电路芯片150和152依次堆叠并与其中的TSV结构电连接的其它芯片(未示出)。图13、14、15、16和17是剖视图，示出根据本发明一示范性实施例的在图12的堆叠半导体器件的制造期间的步骤。参照图13，第一电路图案12形成在第一衬底10上，第一绝缘中间层14形成在第一衬底10上以围绕第一电路图案12。下布线16贯穿第一绝缘中间层14形成。第一绝缘中间层14和第一衬底10被图案化以在其中形成通路孔20。类似于图 5，绝缘层图案12 以及包括阻挡层图案12 和导电填充物126a的TSV结构1 形成在通路孔20中。类似于图9，导电填充物126a具有中央突起部分27。参照图14，缓冲层30形成在第一绝缘中间层14和TSV结构1 上。第一金属间电介质层32形成在缓冲层30上。导线结构36贯穿第一金属间电介质层32和缓冲层30 形成以电连接到TSV结构128的外平坦部分且电连接到下布线16上。类似于图9，导线36不接触TSV结构128的中央突起部分27。类似于图6、7、8和 9，第二和第三金属间电介质层38和42以及第一和第二上布线40和44形成在第一金属间电介质层32和导线36上。之后参照图15，第一保护层46形成在第三金属间电介质层42上以覆盖第二上布线44。根据本发明一示范性实施例，第一保护层46由聚酰亚胺构成。第一保护层46被图案化以形成暴露第二上布线44的第三开口 48。第一衬底10、绝缘层图案122a、阻挡层图案12 和导电填充物126a的底部可以通过研磨被去除以暴露导电填充物126a的底表面。通过该研磨，减小了第一衬底IOa的厚度。剩余的导电填充物126a和阻挡层图案124b定义TSV结构128a。绝缘层图案122b围绕通路孔中的这样的TSV结构128a。通过该研磨，导电填充物126a的底表面与第一衬底IOa的底表面共平面。然而， 本发明还可以实践为导电填充物126a的底表面从第一衬底IOa的底表面突出。绝缘层图案122b具有在通路孔20的侧壁上的圆柱形状，阻挡层图案124b具有在绝缘层图案122b的侧壁上的圆柱形状。阻挡层图案124b围绕导电填充物126a。接着参照图16，焊料50形成在第三开口 48中从而完成包括TSV结构128a的第一集成电路芯片 150。参照图17，第二集成电路芯片152由第二衬底100形成，并包括第二电路图案 102、布线104和多个第二绝缘中间层106。第二焊盘电极108形成在第二绝缘中间层106 之上以电连接到布线104。第二焊盘电极108形成为面对第一衬底IOa的TSV结构U8a。第二保护层110形成在第二绝缘中间层106上以覆盖第二焊盘电极108。第二保护层110被图案化以形成暴露第二焊盘电极108的第四开口。接触结构112形成在第四开口中以电连接到第二焊盘电极108。返回到图12，第一衬底IOa的TSV结构128a的底表面与第二衬底100的接触结构112附接到彼此以完成包括第一和第二集成电路芯片150和 152的堆叠半导体器件。图18A和图18B是俯视图，示出根据本发明一示范性备选实施例的具有在通路结构之上的开口的导电结构的形成。图18A和图18B的半导体器件形成得类似于图IA和图 1B，除了导线结构的形状之外。参照图18A和图18B，第一和第二导线60a和60b分别具有第一和第二开口 6 和 62b，每个暴露TSV结构28的中央突起部分27。导线60a和60b中的每个具有与TSV结构 28的直径相等或比其更大的宽度。导线60a和60b不接触中央突起部分27而是接触TSV 结构28的外平坦部分。开口 6 和62b的尺寸取决于突起部分27的尺寸。第一开口 6 具有大于突起部分27且小于TSV结构观的尺寸。第二开口 62b具有大于突起部分27的尺寸并进一步沿导线60b的方向延伸。第二开口 62b还暴露阻挡层图案Ma、绝缘层图案2 和第一绝缘中间层14的部分顶表面。在任一情况下，导线60a和60b中的每个接触TSV结构28的顶表面的约5%至约 80%。图18A和图18B的半导体器件可以类似于图2、3、4、5、6和7地形成，除了第一开口 34的位置和形状之外。此外，接着进行图8和图9的工艺以完成图18A和图18B的半导体器件。图19和图20是俯视图，示出根据本发明示范性实施例的在多个通路结构上形成多个导电结构。图19的半导体器件形成得类似于图IA和图IB的半导体器件，除了形成在 TSV结构上的导线的形状之外。参照图19，在多个TSV结构28a和28b上沿一方向延伸的导线64沿该方向分成多段。导线64的每段接触TSV结构28a和^b中的至少一个的顶表面的外平坦部分。导线 64的这些段通过TSV结构28a和28b彼此电连接。在图19中的本发明示范性实施例中，导线64分成三段。导线64的一段接触TSV 结构28a和28b两者的顶表面的外平坦部分。导线64的另一段接触第一 TSV结构^a的顶表面的外平坦部分，导线64的另一段接触第二 TSV结构^b的顶表面的外平坦部分。导线64的这些段接触TSV结构^a和28b的整个顶表面的从约5%至约80%。图 19的半导体器件可以形成得类似于图2、3、4、5、6、7、8和9的半导体器件，除了第一开口 34 的位置和形状之外。图20的半导体器件也类似于图IA和IB的半导体器件，除了形成在TSV结构28上的导线之外。参照图20，两条第一导线36接触TSV结构28的顶表面的外平坦部分的第一部分。第二导线37具有在TSV结构观的中央上在第一导线36之间平行延伸的两段。第二导线37的这些段接触在第一导线36之间的TSV结构观的顶表面的部分外平坦部分。图20的半导体器件可以与图2、3、4、5、6、7、8和9中类似地形成，除了第一开口 34 的位置和形状之外。图21是剖视图，根据本发明一示范性实施例，包括形成在图IA和IB的半导体器件中的额外导电结构诸如上布线。参照图21，导线36形成在如图1A、18A、18B、19或20所示的TSV结构观的外平坦部分上。第一金属间电介质层32围绕导线结构36。第二金属间电介质层38形成在第一金属间电介质层32和导线结构36上。上布线40贯穿第二金属间电介质层38形成，每个上布线40包括上导线40a和上接触40b。在图21中，上布线40形成为不交叠TSV结构28 的突起部分27。第二金属间电介质层38的形成在TSV结构观的突起部分27上的部分可以不是平坦的。因此，上布线40形成为不交叠该突起部分27使得上布线40形成为平坦的。图21 的半导体器件与图2、3、4、5、6、7、8和9类似地形成，除了上布线40的位置之外。图22和23是剖视图和俯视图，示出根据本发明一备选示范性实施例的半导体器件，该半导体器件具有带有中央填充物的通路结构。参照图22和23，第一电路图案12形成在第一衬底10上以包括晶体管、二极管和用于形成集成电路的类似元件。第一绝缘中间层14围绕第一衬底10上的第一电路图案12。下布线16贯穿第一绝缘中间层14形成以连接到第一电路图案12。通路孔68穿过第一绝缘中间层14以及至少一部分第一衬底10形成。根据本发明一示范性实施例，通路孔68具有椭圆形形状的俯视图。绝缘层图案70a形成在通路孔68的内壁上，阻挡层图案7 形成在绝缘层图案 70a上。阻挡层图案72a由金属或金属氮化物单独或者组合地构成，诸如钽、钽氮化物、钛、 钛氮化物、钌、钴、镍、镍硼化物、钨氮化物等。导电填充物7 形成为填充通路孔68，阻挡层图案7 围绕导电填充物74a。导电填充物7 具有围绕中央填充物78a的杯形。导电填充物74a由具有低电阻率并且热膨胀系数为硅的热膨胀系数的约2倍的金属单独或者组合地构成，诸如铜、铝、金、铟、镍等。在本发明一示范性实施例中，导电填充物74a由铜构成。导电填充物7 和阻挡层图案72a 定义TSV结构76。根据本发明一示范性实施例，中央填充物78a形成在通路孔68的中央中，并由绝缘材料或导电材料构成。例如，中央填充物78a由旋涂玻璃(S0G)、可流动氧化物(FOX)、钛、 铝、多孔材料等构成。在任一情形下，中央填充物78a的材料具有是导电填充物74a的材料的热膨胀系数的约四分之一到约五分之一的热膨胀系数。例如，由铜构成的导电填充物7 具有17PPM(百万分之一)/°C的热膨胀系数。在此情形下，中央填充物78a由具有从约 3PPM(百万分之一)/°C至约4PPM(百万分之一)/°C的低热膨胀系数的材料构成。在图22和23中，导电填充物7 包括具有沿杯状导电填充物74a的顶表面的中央部分的环形的突起部分75。设置在中央填充物78a和绝缘图案70a附近的导电填充物 74a的顶表面的外部分与第一绝缘中间层14的顶表面平齐。缓冲层30形成在TSV结构76和第一绝缘中间层14上。多个导线80a形成为穿过第一金属间电介质层32和缓冲层30接触TSV结构76的顶表面的外平坦部分且接触下布线16。导线80a不形成在突起部分75上且不接触突起部分75。在图23的示范性实施例中，两条平行导线80a接触TSV结构76的顶表面的外平坦部分。备选地，两条以上的导线80a可以形成为接触TSV结构76的顶表面的平坦部分。 在任一情形下，导线80a形成为接触TSV结构76的整个顶表面的从约5%至约80%。
导线80a可以由阻挡层(未示出)和诸如具有低电阻率的金属的导电材料构成。 在本发明一示范性实施例中，导线80a由铜构成。第二金属间电介质层38形成在第一金属间电介质层32上。上布线40穿过第二金属间电介质层38形成以电连接到导线80a。因此，这样的上布线40形成用于电连接导线80a的链接结构。额外的绝缘中间层(未示出)和布线(未示出)可在图22之后进一步形成。图M和25是剖视图，示出根据本发明一示范性实施例的在图22和23的半导体器件的制造期间的步骤。首先进行类似于图2和3的工艺步骤以在第一衬底10上形成第一绝缘中间层14。此外，通路孔68穿过第一绝缘中间层14和至少一部分第一衬底10形成。通路孔68可以具有圆形或椭圆形的俯视图。此外，绝缘层70形成在通路孔68的内壁上，蚀刻停止层18形成在第一绝缘中间层14和下布线16上。还在图M中，阻挡层72形成在绝缘层70上，导电层74形成在阻挡层72上。导电层74由具有低电阻率且热膨胀系数为硅的热膨胀系数的约2倍的金属构成。例如，导线 74由铜、铝、金、铟、镍等单独或组合地构成。在本发明一示范性实施例中，导电层74由铜构成。进一步在图M中，中央填充物层78形成在导电层74上用于填充通路孔68的剩余部分。中央填充物层78由S0G、F0X、钛、铝、多孔材料等构成。在本发明一示范性实施例中，导电层74由具有17PPM(百万分之一)/°C的热膨胀系数的铜构成。在此情形下，中央填充物层78由具有从约3PPM(百万分之一)/°C至约4PPM(百万分之一)/°C的低热膨胀系数的材料构成。因此，中央填充物层78缓冲导电层74的热膨胀以用于最小化形成为环形的突起部分75的高度。接着在图25中，中央填充物层78、导电层74、阻挡层72、绝缘层70和蚀刻停止层 18的上部被平坦化，直到第一绝缘中间层14的顶表面被暴露。这样，TSV结构76形成为容纳在通路孔68中。图6、7、8和9的工艺步骤可以然后在图25之后进行以完成图22的半导体器件。图沈、27和观是根据本发明示范性实施例的具有形成在多个通路结构上的多个导电结构的半导体器件的俯视图。图26的半导体器件类似于图19的半导体器件，除了 TSV 结构76a和76b形成为杯状以分别围绕中央填充物78a和78b以外，与参照图25描述的类似。参照图沈，导线81分成沿多个TSV结构76a和7 延伸的多段。TSV结构76a和 76b中的每个与参照图25描述的那样类似地形成。导线81的每段接触TSV结构76a和76b 中的至少一个的外平坦部分。导线81的这些段通过TSV结构76a和76b电连接。在图沈的示范性实施例中，导线81分成三段。导线81的一段接触第一和第二 TSV结构76a和76b的顶表面的部分外平坦部分。导线81的另一段接触第一 TSV结构76a 的顶表面的部分外平坦部分。导线81的另一段接触第二 TSV结构76b的顶表面的部分外平坦部分。第一 TSV结构76a包括第一导电填充物7 和第一阻挡层图案72a。第二 TSV结构76b包括第二导电填充物74b和第二阻挡层图案72b。第一和第二导电填充物7 和74b中的每个具有各自的环形的中央突起部分27。第一中央填充物78a被第一导电填充物74a围绕，第二中央填充物78b被第二导电填充物74b围绕。图沈的半导体器件可以通过类似于图M和25的工艺步骤制造，除了导线结构81的位置和形状之外。图27是根据本发明另一示范性实施例的半导体器件的俯视图。为了示出和描述的方便，在图27中仅示出TSV结构和导线。然而，对于图27的半导体器件，也可以形成类似于图22的额外结构。在图27中，半导体器件包括多个TSV结构90a、90b和90c，每个形成得类似于图 22的TSV结构76。三个TSV结构90a、90b和90c —起形成更大的TSV结构92。例如，当期望具有更大直径的TSV结构时，形成这样的具有大直径的更大TSV结构会是困难的并导致具有不期望高度的突起区域。因此，多个TSV结构90a、90b和90c形成为具有相对更小的直径以一起形成更大的TSV结构92。具有相对更小直径的TSV结构90a、90b和90c中的每个具有最小化的突起部分高度。TSV结构90a、90b和90c中的每个围绕各自的中央填充物94，并包括各自的具有环形的突起区域95。多个导线结构96中的每个形成在TSV结构90a、90b和90c中的至少两个的相应组的顶表面的外平坦部分上并与之接触。每个导线结构96不接触TSV结构90a、 90b和90c的突起区域95。如图27所示，导线96彼此平行地延伸并分成多段。导线96的这些段通过TSV结构92彼此电连接。导线96形成在TSV结构90a、90b和90c的整个顶表面的从约5%至约 80%上并与之接触。图观是根据本发明另一示范性实施例的半导体器件的俯视图。为了示出和描述的方便，在图观中仅示出TSV结构和导线。然而，对于图观的半导体器件，还可以形成类似于图22的额外结构。此外，图观的半导体器件类似于图27，除了 TSV结构93的形状之外。图28中的半导体器件包括多个TSV结构9la、9Ib和91c，每个形成得类似于图IA 和IB的TSV结构28。三个较小的TSV结构91a、91b和91c 一起形成更大的TSV结构93。 TSV结构91a、91b和91c中的每个包括各自的中央突起部分97。进一步参照图28，多个导线结构96形成在TSV结构91a、91b和91c中至少两个的组的外平坦部分的一部分上并与之接触。导线96不接触TSV结构91a、91b和91c的突起部分97。导线96形成为沿TSV结构91a、91b和91c之间的线延伸并彼此平行。导线96分成多段，每段形成在TSV结构91a、91b和91c中的至少两个的组的外平坦部分的一部分上并与之接触。导线96的这些段通过TSV结构93彼此电连接。导线96形成在TSV结构91a、91b和91c的整个顶表面的从约5%至约80%上并与之接触。在图26、 27和观的半导体器件中，上布线(未示出)也可形成为用于将导线段81或96连接在一起的链接结构。图四是根据本发明一示范性实施例的系统的方框图，该系统例如具有诸如图12 所示的堆叠半导体器件。参照图四，系统包括控制器520和存储器510。存储器510是DRAM 器件或闪存器件，实施为例如诸如图12所示的堆叠半导体器件。存储器控制器520提供用于控制存储器510的操作的输入信号。
图30是方框图，示出根据本发明另一示范性实施例的系统，该系统例如具有诸如图12所示的堆叠半导体器件。参照图30，该系统包括主机700和存储器510。存储器510 是DRAM器件或闪存器件，实施为例如诸如图12所示的堆叠半导体器件。主机700可以被包括在桌上计算机、膝上计算机、照相机、移动器件、通讯器件等中。主机700提供用于控制和操作存储器510的输入信号。存储器510可以用作数据存储介质。图31是根据本发明另一示范性实施例的系统600的方框图，系统600例如具有诸如图12所示的堆叠半导体器件。参照图31，系统600可以是便携器件，其包括存储器510， 存储器510实施为例如诸如图12所示的堆叠半导体器件。便携器件600的示例包括MP3 播放器、视频播放器、便携多媒体播放器(PMP)等。便携器件600包括存储器510、存储器控制器520、编码器/解码器(EDC) 610、显示元件620和接口 670。数据经由存储器控制器520输入到存储器510或从存储器510输出。如图31的虚线所示，数据可以直接从EDC 610输入到存储器510，或者数据可以直接从存储器510输出到EDC 610。 EDC 610编码将要存储于存储器510中的数据，诸如通过编码存储在MP3播放器或 PMP播放器的存储器510中的音频和/或视频数据。此外，EDC610可进行MPEG编码以用于存储视频数据在存储器510中。而且，EDC 610可包括多个编码器以根据其格式来编码不同类型的数据。例如，EDC 610可包括用于编码音频数据的MP3编码器和用于编码视频数据的MPEG编码器。EDC 610还可以诸如通过对来自存储器510的音频数据进行MP3解码来解码从存储器510输出的数据。备选地，EDC 610可以对来自存储器510的视频数据进行MPEG解码。 而且，EDC 610可以包括多个解码器以根据数据格式解码不同类型的数据。例如，EDC 610 可以包括用于音频数据的MP3解码器和用于视频数据的MPEG的解码器。在其它实施例中，EDC 610可以只包括解码器。例如，被编码的数据可以输入到 EDC 610，然后EDC 610可以解码所输入的数据以用于传输在存储器控制器520或存储器 510 中。EDC 610可以通过接口 670接收将要被编码的数据或被编码的数据。接口 670兼容已制定的接口标准(例如，火线(FireWire)、USB等)以包括火线接口、USB接口等。因此，数据可以通过接口 670从存储器510输出。显示元件620显示从存储器510输出并被EDC 610解码的用户数据的表现。显示元件620的示例包括输出数据的音频表现的扬声器、输出数据的视频表现的显示屏等。以上是对示范性实施例的说明，而不应被解释为对其进行限制。尽管已经描述了数个示范性实施例，但是本领域技术人员将容易地理解，在示范性实施例中许多修改是可行的，而在实质上不背离本发明构思的新颖教导和优点。因而，所有这些修改旨在被包括在本发明构思的如权利要求书所限定的范围内。 在权利要求中，方法加功能条款意在覆盖此处所述的执行所述功能的结构以及结构等价物和等价结构。因此，将理解，以上是对各个示范性实施例的说明，而不应被解释为限于所公开的特定示范性实施例，对公开的示范性实施例以及其它示范性实施例的修改旨在被包括在所附权利要求书的范围之内。本发明仅被限定为如权利要求书及其等同物所定义的那样。本申请要求2010年6月28日向韩国知识产权局(KIPO)提交的韩国专利申请 No. 10-2010-0061080的优先权，其内容通过引用合并于此。
权利要求
1.一种半导体器件，包括通路结构，具有一表面，该表面具有平坦部分和突起部分；和导电结构，形成在所述通路结构的所述平坦部分的至少一部分上且不形成在所述通路结构的所述突起部分的至少一部分上。
2.如权利要求1所述的半导体器件，其中所述导电结构仅形成在所述平坦部分上而不形成在所述突起部分的任何部分上。
3.如权利要求1所述的半导体器件，其中所述导电结构形成在所述通路结构的所述表面的面积的从约5%至约80%上。
4.如权利要求1所述的半导体器件，还包括缓冲层，形成在所述通路结构的所述突起部分上。
5.如权利要求4所述的半导体器件，还包括电介质层，形成在所述通路结构的突起部分上并围绕所述导电结构。
6.如权利要求1所述的半导体器件，其中所述通路结构是形成在一开口内的过硅通路，该开口贯穿半导体衬底和至少一个电介质层。
7.如权利要求6所述的半导体器件，其中所述过硅通路包括绝缘层，形成在所述开口的壁处；阻挡层，形成在所述开口内的所述绝缘层上；以及导电填充物，形成在所述开口内，所述阻挡层围绕所述导电填充物的至少一部分。
8.如权利要求7所述的半导体器件，其中所述过硅通路还包括中央填充物，形成在所述开口内，所述导电填充物围绕所述中央填充物的至少一部分。
9.如权利要求8所述的半导体器件，其中所述中央填充物具有比所述导电填充物的热膨胀系数低的热膨胀系数使得所述突起部分形成为环。
10.如权利要求6所述的半导体器件，其中所述过硅通路耦接到另一半导体器件的接触结构以用于形成堆叠半导体器件。
11.如权利要求10所述的半导体器件，其中所述堆叠半导体器件是存储器件。
12.如权利要求1所述的半导体器件，还包括另一导电结构，形成在所述通路结构的所述平坦部分的至少一部分上且不形成在所述通路结构的所述突起部分上；和链接结构，用于耦接所述导电结构。
13.如权利要求1所述的半导体器件，其中所述导电结构包括形成在所述通路结构的突起部分的所述至少一部分上的开口。
14.如权利要求1所述的半导体器件，还包括另一通路结构，具有相应的表面，该表面具有相应的平坦部分和相应的突起部分，其中所述导电结构形成在所述多个通路结构的平坦部分上而不形成在所述多个通路结构的突起部分上。
15.如权利要求1所述的半导体器件，还包括多个通路结构，每个具有各自的表面，该各自的表面具有各自的平坦部分和各自的突起部分；和多个导电结构，每个形成在所述多个通路结构中的至少两个的相应组的平坦部分上而不形成在其突起部分上。
16.如权利要求15所述的半导体器件，还包括 链接结构，用于耦接所述多个导电结构。
17.—种堆叠半导体器件，包括 第一集成电路芯片，包括通路结构，具有一表面，该表面具有平坦部分和突起部分；和导电结构，形成在所述通路结构的所述平坦部分的至少一部分上且不形成在所述通路结构的所述突起部分的至少一部分上；和第二集成电路芯片，包括接触结构，耦接到所述第一集成电路芯片的所述通路结构。
18.如权利要求17所述的堆叠半导体器件，其中所述导电结构仅形成在所述平坦部分上而不形成在所述突起部分的任何部分上。
19.如权利要求17所述的堆叠半导体器件，其中所述导电结构形成在所述通路结构的所述表面的面积的从约5%至约80%上。
20.如权利要求17所述的堆叠半导体器件，还包括 缓冲层，形成在所述通路结构的所述突起部分上；和电介质层，形成在所述通路结构的所述突起部分上并围绕所述导电结构。
21.如权利要求17所述的堆叠半导体器件，其中所述通路结构是形成在一开口内的过硅通路，该开口贯穿所述第一集成电路芯片的半导体衬底和至少一个电介质层。
22.如权利要求17所述的堆叠半导体器件，其中所述堆叠半导体器件是存储器件。
23.一种半导体器件，包括通路结构，穿过半导体衬底形成并具有一表面，该表面具有中央部分和外部分；和导电结构，形成在所述通路结构的所述外部分的至少一部分上，且不形成在所述通路结构的所述中央部分的至少一部分上。
24.如权利要求23所述的半导体器件，其中所述通路结构的外部分和中央部分是平坦的。
25.如权利要求23所述的半导体器件，其中所述中央部分从所述通路结构的外部分突出ο
26.如权利要求23所述的半导体器件，其中所述导电结构形成在所述通路结构的所述表面的面积的约5%至约80%上。
27.如权利要求23所述的半导体器件，其中所述通路结构是形成在一开口内的过硅通路，该开口贯穿半导体衬底和至少一个电介质层。
28.如权利要求27所述的堆叠半导体器件，其中所述堆叠半导体器件是存储器件。
29.如权利要求27所述的半导体器件，其中所述过硅通路包括 绝缘层，形成在所述开口的壁处；阻挡层，形成在所述开口内的所述绝缘层上；以及导电填充物，形成在所述开口内，所述阻挡层围绕所述导电填充物的至少一部分。
30.如权利要求四所述的半导体器件，其中所述过硅通路还包括中央填充物，形成在所述开口内，所述导电填充物围绕所述中央填充物的至少一部分，其中所述中央填充物具有比所述导电填充物的热膨胀系数低的热膨胀系数使得所述突起部分形成为环。
31.一种制造半导体器件的方法，包括形成通路结构，该通路结构具有一表面，该表面具有平坦部分和突起部分；以及形成导电结构，该导电结构形成在所述通路结构的平坦部分的至少一部分上且不形成在所述通路结构的突起部分的至少一部分上。
32.如权利要求31所述的方法，其中所述导电结构仅形成在所述平坦部分上而不形成在所述突起部分的任何部分上。
33.如权利要求31所述的方法，其中所述导电结构形成在所述通路结构的所述表面的面积的从约5%至约80%上。
34.如权利要求31所述的方法，还包括加热所述通路结构以形成所述通路结构的初始突起部分；以及平坦化所述初始突起部分，以在形成所述导电结构之前降低所述通路结构的所得突起部分的高度。
35.如权利要求31所述的方法，还包括在所述通路结构的突起部分上图案化缓冲层；以及形成电介质层，所述电介质层在所述通路结构的突起部分上且围绕所述导电结构。
36.如权利要求31所述的方法，还包括将所述通路结构形成为在一开口内的过硅通路，该开口穿过半导体衬底和至少一个电介质层。
37.如权利要求36所述的方法，还包括在所述开口的壁处形成绝缘层；在所述开口内的所述绝缘层上形成阻挡层；以及在所述开口内形成导电填充物，所述阻挡层围绕所述导电填充物的至少一部分。
38.如权利要求37所述的方法，还包括在所述开口内形成中央填充物，所述导电填充物围绕所述中央填充物的至少一部分。
39.如权利要求38所述的方法，其中所述中央填充物具有比所述导电填充物的热膨胀系数低的热膨胀系数使得所述突起部分形成为环。
40.如权利要求36所述的方法，还包括通过所述过硅通路形成堆叠半导体器件，所述过硅通路耦接到另一半导体器件的接触结构。
41.如权利要求40所述的方法，其中所述堆叠半导体器件是存储器件。
42.如权利要求31所述的方法，还包括形成另一导电结构，该另一导电结构形成在所述通路结构的平坦部分的至少一部分上且不形成在所述通路结构的所述突起部分的至少一部分上；以及形成用于耦接所述导电结构的链接结构。
43.如权利要求31所述的方法，还包括形成穿过所述导电结构的至少一部分的开口，该开口在所述通路结构的突起部分的所述至少一部分上方。
44.如权利要求31所述的方法，还包括形成另一通路结构，该另一通路结构具有相应的表面，该表面具有相应的平坦部分和相应的突起部分；以及在所述多个通路结构的平坦部分上而不在所述多个通路结构的突起部分上形成所述导电结构。
45.如权利要求31所述的方法，还包括形成多个通路结构，每个具有各自的表面，该各自的表面具有各自的平坦部分和各自的突起部分；以及形成多个导电结构，每个形成在所述多个通路结构中至少两个的相应组的平坦部分上而不形成在其突起部分上。
46.如权利要求45所述的方法，还包括 形成链接结构以耦接所述多个导电结构。
全文摘要
本发明提供一种半导体器件及其制造方法。该半导体器件包括通路结构和导电结构。通路结构具有一表面，该表面具有平坦部分和突起部分。导电结构形成在通路结构的平坦部分的至少一部分上且不形成在通路结构的突起部分的至少一部分上。例如，导电结构仅形成在平坦部分上而不形成在突起部分的任何部分上，以形成导电结构与通路结构之间的高质量连接。
文档编号H01L23/528GK102299136SQ20111015463
公开日2011年12月28日 申请日期2011年6月10日 优先权日2010年6月28日
发明者姜泌圭, 崔吉铉, 文光辰, 朴炳律, 林东灿, 裵大录, 郑德泳 申请人:三星电子株式会社