专利名称：具备键合引线的半导体器件及其制造方法
技术领域：
本发明涉及具备键合弓I线的半导体器件及其制造方法。
背景技术：
在日本特开2006-332096号公报中公开了一种半导体器件，将排列了 2列连接焊盘(pad)的 LSI (Large Scale Integration)等半导体芯片通过引线键合(wire bonding) 而安装在印制基板上。而且，在日本特开2005-101256号公报中，考虑使用铝(Al)作为键合用的引线的材料。但是，可以考虑在将连接焊盘排列了 2列而设置于半导体芯片的构造的情况下， 在半导体芯片的外侧的列的连接焊盘上安装了键合引线之后，对内侧的列的连接焊盘，比已设置的键合弓I线还靠上方安装键合弓I线。但是，在连接了全部键合引线后进行导通测试的情况下，在先安装的下部的键合引线发现连接不良时，若不去掉后安装的上部的键合引线，就不能去掉拆卸下部的键合引线，存在生产性差的问题。
发明内容
本发明要解决的问题是提高半导体器件的生产性。根据本发明的一个实施方式，提供一种半导体器件，其特征在于，包含印制基板； 该印制基板具备多个第1电极及多个第2电极；和半导体芯片，该半导体芯片设有多个第 1连接焊盘和多个第2连接焊盘，该多个第1连接焊盘排列于沿着上表面的外周的边的第1 列，该多个第2连接焊盘排列于在所述边从所述上表面侧看比所述第1列靠内侧分离的第 2列；所述半导体芯片的电源电压端子、系统重置端子使用所述多个第1连接焊盘之中的任一个。根据本发明的另一实施方式，提供一种半导体器件的制造方法，具有以下步骤准备印制基板，该印制基板具备多个第1电极及多个第2电极和半导体芯片，该半导体芯片设有多个第1连接焊盘和多个第2连接焊盘，该多个第1连接焊盘成为沿着上表面的外周的边的第1列，该多个第2连接焊盘成为从上表面侧看比所述第1列靠内侧分离的第2列；在通过第1键合引线连接了所述第1连接焊盘和所述第1电极后，通过第2键合引线连接所述第2连接焊盘和所述第2电极。
图1是本发明的实施方式涉及的半导体器件1的平面图。图2是图1的II-II箭头视剖面图。图3是将半导体芯片20在图1的III部放大的平面图。图4是图3的IV-IV箭头视剖面图。
图5是半导体器件1的制造方法的说明图。图6A、图6B是半导体器件1的制造方法的说明图。图7是重置时间的说明图。图8是半导体器件1的制造方法的说明图。图9是半导体器件1的制造方法的说明图。图10是示出图8所示的状态下的、形成第2键合引线32的键合头50，与第1连接焊盘21、第2连接焊盘22及已设置的第1键合引线31之间的位置关系的平面图。图11是图10的X-X箭头视剖面图。
具体实施例方式图1是本发明的实施方式涉及的半导体器件1的平面图，图2是图1的II-II箭头视剖面图。半导体器件1基本由印制基板10、半导体芯片20、第1键合引线31、第2键合引线32、及密封层40等构成。印制基板10是搭载半导体芯片20的电路基板等，在以在上表面搭载半导体芯片 20的部分为中心的同心圆C1、C2上，分别形成了多个第1电极11、多个第2电极12。而且， 在印制基板10上，形成了与各第1电极11连接的布线、与各第2电极12连接的布线。而且，在比同心圆C2靠近半导体芯片20的内侧的同心圆Cl上排列的第1电极11的数量，比位于同心圆Cl的外侧的同心圆C2上排列的第2电极12的数量多。在第1电极11上，分别固定了第1键合引线31的一端而电连接，在第2电极12上，分别固定了比第1键合引线 31长的第2键合引线32的一端而电连接。而且，第1电极11包括输入用的第1电极11a、 输出用的第1电极lib。从半导体芯片20的上表面侧看，半导体芯片20的外周为大致四边形状。在半导体芯片20的一个面上，沿着半导体芯片20的外周的四边的各边，形成了多个第1连接焊盘21。将沿着半导体芯片20的外周的各边形成的相邻的第1连接焊盘21的中心连结的直线，为与半导体芯片20的外周的各边平行的直线，将它们称作第1列Li。这些第1列Li，沿着半导体芯片20的外周的各边各有1个。进而，若设定将半导体芯片20的四边形状的不同的2个顶点彼此连结的线段之中的、将半导体芯片20的四边除去的线段即2条对角线的交点为0，则在半导体芯片20的一个面上，从半导体芯片20的上表面侧看，在位于与中心0之间的距离比半导体芯片20的中心0与第1列Ll之间的距离还短的位置，在所谓半导体芯片20上的4条第1列Ll的内侧，形成多个第2连接焊盘22。这些多个第2连接焊盘22沿着各第1列Ll形成。以将沿着各第1列Ll形成的相邻的第2连接焊盘22的中心连结的各直线，为与半导体芯片20的外周的各边及各第1列Ll平行的直线，将它们称作第2列L2。这些第2列L2也对应于半导体芯片20的外周的各边各有1条。第1连接焊盘21、第2连接焊盘22是例如至少含有铝的电极。关于各第1连接焊盘21，从半导体芯片20的上表面侧看，第1连接焊盘21的中心与第1列Ll重合，而且，列于第1列Ll相互分离地排列。关于各第2连接焊盘22，从半导体芯片20的上表面侧看，比第1列Ll靠近半导体芯片20的中心，中心与第1列Ll的内侧的第2列L2重合，而且，列于第2列L2相互分离地排列。而且，第1列Ll和第2列L2也可不必平行。
在比被排列于纵横4个边的第2列L2包围还靠内侧的部分(半导体芯片20的中央部)，设置了形成有集成电路的集成电路区域四。各边的第1连接焊盘21、第2连接焊盘22在第1列Li、第2列L2的方向上相互不同地设置。即，从与各边正交的一侧看，在该边侧配置的第1列Ll的相互相邻的2个第1连接焊盘21、21的边界区域，在该边侧配置的第2列L2的1个第2连接焊盘22重合地配置，同时，从与各边正交的一侧看，在该边侧配置的第2列L2的相互相邻的2个第2连接焊盘22、22的边界区域，在该边侧配置的第1列 Ll的一个第1连接焊盘21重合地配置。在第1连接焊盘21上，分别固定第1键合引线31的另一端而电连接，在第2连接焊盘22上，分别固定第2键合引线32的另一端而电连接。在各边的第1连接焊盘21的第1列Ll与第2连接焊盘22的第2列L2之间，后述的键合头50的长度被设定成不同时接触第1连接焊盘21和第2连接焊盘22这两者，第 1列Ll和第2列L2的距离，例如离开约300 400 μ m。而且，对于电源电压端子(作为IC的电源电压的VDD端子，与VDD成对使用的作为IC的电源电压的VSS端子)、系统重置端子，使用第1列Ll侧的第1连接焊盘21之中的任一个，不使用第2列L2的第2连接焊盘22。系统重置端子是用于使LSI等半导体芯片 20正常动作的端子，是用于进行后述的重置动作(初始化)的端子。而且，后述的用于进行第1导通测试的输入端子21a、输出端子21b，也使用第1列Ll侧的第1连接焊盘21之中的任一个。作为输出端子21b，有例如在将半导体芯片作为液晶显示使用时输出使液晶进行显示的信号的端子，即多个区段(segment)端子、多个公共(common)端子、各种输出端子等。这样，第1列Ll侧的第1连接焊盘21是1个或多个电源电压端子(VDD、VSS)、1个系统重置端子、及多个输入端子21a、多个输出端子21b之中的任一个。多个第1连接焊盘 21中的大多数，是输入端子21a或输出端子21b。而且，在将半导体芯片作为液晶显示使用时，第2连接焊盘22也是多个区段端子、多个公共端子、各种输出端子等。第1键合引线31对设置在印制基板10上且与半导体芯片20之间的距离比第2 电极12近的内侧的第1电极11、及设置在半导体芯片20上且距离半导体芯片20的中心的距离比第2连接焊盘22远的外侧的第1连接焊盘21进行连接。而且，第1键合引线31包含第1键合引线31a、第1键合引线31b。第2键合引线32对设置在印制基板10上且与半导体芯片20之间的距离比第1电极11远的外侧的第2电极12、及设置在半导体芯片20上且与半导体芯片20的上表面的中心之间的距离比第1连接焊盘21近的内侧的第2连接焊盘22进行连接。如图2所示，第2键合引线32形成为比第1键合引线31长，且比第1键合引线31靠上方。第1键合引线31、第2键合引线32由铝或包含铝的合金形成。例如是包含直径约为20 30 μ m的铝的引线，是通过超声波压焊将第1电极11、第2电极12分别连接到第1 连接焊盘21、第2连接焊盘22的布线。密封层40由绝缘性的树脂形成，对通过第1键合引线31、第2键合引线32及第1 键合引线31、第2键合引线32而被连接的印制基板10及半导体芯片20进行密封，并使相邻的第1键合引线31、第2键合引线32彼此绝缘。图3是在图1的III部将半导体芯片20放大的平面图，图4是图3的IV-IV箭头视剖面图。如图3、图4所示，在半导体芯片20上，在排列于第1列Ll的第1连接焊盘21和排列于第2列L2的第2连接焊盘22之间，设置了半导体元件等电路元件23、24。第1连接焊盘21和电路元件23通过布线27a连接，电路元件23和集成电路区域四的电路通过布线27b连接。同样，第2连接焊盘22和电路元件M通过布线28a连接，电路元件M和集成电路区域四的电路通过布线28b连接。电路元件23J4例如是保护电路，防止静电、雷电浪涌等异常的电压、电流从第1 连接焊盘21、第2连接焊盘22直接输入到集成电路区域四的电路。作为保护电路元件，例如，可以使用电阻、二极管、晶体管、电容器等。保护电路元件可以通过在半导体基板25的内部及上部按照规定的顺序叠层层间绝缘膜26、被构图的导体层而形成。而且，也可以在第1列Li、第2列L2之间设置保护电路以外的电路元件，例如可以包含运算放大器、电压调节器、逻辑电路之中的至少一个。在各边中，在排列于第1列Ll的第1连接焊盘21和排列于第2列L2的第2连接焊盘22之间，因后述的键合头50的大小而必须预设规定的间隔，虽然可能使集成电路的集成度降低，但通过在第1连接焊盘21和第2连接焊盘22之间设置电路元件，可以抑制有损于半导体芯片20的集成度。第1连接焊盘21是导体层211、212、213的叠层体，导体层211、212、213彼此通过形成于各层间绝缘膜26的接触孔而导通。第2连接焊盘22是导体层221、222、223的叠层体，导体层221、222、223彼此通过形成于各层间绝缘膜沈的接触孔而导通。第1连接焊盘 21、第2连接焊盘22的导体层，不限于三层构造，也可以是二层以下，也可以是四层以上，层间绝缘膜26也可以是二层以下，也可以是四层以上。因此，第1连接焊盘21可以仅为导体层211，第2连接焊盘22也可以仅为导体层221。电路元件23是层231、232、233的叠层体，电路元件M是层M1J42J43的叠层体。层231可以对共通材料层进行构图而与层241同时形成，层232可以是对共通材料层进行构图而与层M2同时形成，层233可以对共通材料层进行构图而与层M3同时形成。电路元件23、24不限于三层构造，可以使二层以下，也可以是四层以上，而且，在层与层之间也可以不存在层间绝缘膜26。而且，构成电路元件23、24的层的至少一部分，可以通过对共通材料层进行构图而与第1连接焊盘21、第2连接焊盘22的导体层的至少一部分同时形成。而且，电路元件23、24也可以不形成在半导体基板25上，而形成在半导体基板25 内，也可以一部形成在半导体基板25内，另一部分叠层在半导体基板25上。接着，对半导体器件1的制造方法，使用图5 8进行说明。(1)首先，如图5所示，在印制基板10的上部载置了半导体芯片20的状态下，在成为第1键合引线31、第2键合引线32的Al引线30插通了插通孔51的键合头50的前端， 配置从插通孔51延伸出的Al引线30的端部，将键合头50的前端配置在第1连接焊盘21 上。然后，通过键合头50的前端将Al引线30的端部压扁在第1连接焊盘21上，进行超声波压焊。(2)接着，如图6A所示，使键合头50向第1电极11上移动，以便一边从键合头50 的前端抽出Al引线30，一边形成第1键合引线31的键弧部(loop)。通过对Al引线30施以与Al引线30的弹力相对应的键弧部的偏压力，可以防止与相邻的第1键合引线31接触。接着，将Al引线30的端部通过键合头50的前端压扁在第1电极11上，进行超声波压焊之后进行切断，从而形成第1键合引线31。依次进行如下连接通过第1键合引线31连接第1连接焊盘21和第1电极11， 接着连接相邻的第1连接焊盘21和第1电极11，反复进行(1)“2)，将全部的第1电极11 和第1连接焊盘21通过第1键合引线31连接。(3)接着，在图6B所示的状态下，对全部的第1键合引线31进行第1导通测试。 首先，对印制基板10的多个第1电极11的全部，使其分别接触与未图示的试验机连接的多个探头53。接着，如图7所示，在例如1个系统重置端子(与电源电压端子不同的第1连接焊盘21)上施加OV的电压。而且，在1个或多个电源电压端子(VSQ上施加OV的电压。 接着，从进入重置时间开始，在1个或多个电源电压端子(VDD)上施加1. 5V的电压。通过该重置动作，系统重置端子保持OV的状态不变，使保持电路的内部状态的寄存器返回初期状态。接着，在从重置时间的开始经过了规定时间之后，试验机使施加到系统重置端子上的电压从OV变为与OV不同的规定电压的重置结束电位，从而使重置动作结束。之后，在印制基板10上的多个第1电极11的全部分别与多个探头53接触的状态下，如图1所示，试验机(未图示)经由各探头53、各输入用的第1电极11a、各第1键合引线31a，对各输入端子21a施加用于进行第1导通测试的信号。施加到各输入端子21a的上述信号，经由对应的集成电路区域四的电路、各输出端子21b、各第1键合引线31b、各输出用的第1电极lib、各输出用的第1电极lib所接触的各探头53输出到试验机。根据该输出到试验机的信号，进行如下判断输入用的第1电极Ila和输入端子21a是否通过第1 键合引线31a正确地连接；输出用的第1电极lib和输出端子21b是否通过第1键合引线 31b正确地连接；集成电路区域四的电路是否正常。这样，由于第1列Ll侧的第1连接焊盘21是1个或多个电源电压端子(VDD，VSS)、 1个系统重置端子、及多个输入端子21a、多个输出端子21b之中的任一个，所以即使处于未形成第2键合引线32的状态，也可以对全部第1键合引线31进行用于确认有无连接不良的第1导通测试。如果发现了连接不良的情况下，在形成第2键合引线32之前去除不良的第1键合引线31，通过新的第1键合引线31连接，再次进行第1导通测试。而且，由于在第 1测试时未形成第2键合引线32，所以能够容易地使探头53与第1电极11接触。(4)在第1导通测试之后，如图8所示，在Al引线30插通了插通孔51的键合头50 的前端，配置从插通孔51延伸出的Al引线30的端部，将键合头50的前端配置在第2连接焊盘22上。然后，将Al引线30的端部通过键合头50的前端压扁在第2连接焊盘22上， 进行超声波压焊。(5)接着，如图9所示，使键合头50在第2电极12上移动，以便一边从键合头50 的前端抽出Al引线30，一边形成第2键合引线32的键弧部。通过对Al引线30施以与Al 引线30的弹力相对应的键弧部的偏压力，可以防止与已有的第1键合引线31、相邻的第1 键合引线31接触接着，将Al引线30的端部通过键合头50的前端按扁在第2电极12上，进行超声波压焊后进行切断，从而形成第1键合引线31。在键合头50的前端侧露出的插通孔51移动而描绘出的轨迹，为第1键合引线31、 第2键合引线32的大致键弧部形状，但使键合头50移动，以便形成第2键合引线32时的键合头50的前端侧的插通孔51描绘的轨迹超过形成第1键合引线31时的键合头50的前端侧的插通孔51描绘的轨迹之上，由此，第2键合引线32的键弧部被配置为比第1键合引线31的键弧部高，以便使第2键合引线32和键合头50不接触第1键合引线31。(6)接着，对全部的第1键合引线31、第2键合引线32进行第2导通测试。在上述⑶的阶段已经进行了第1导通测试，去除不良的第1键合引线31，用新的键合引线进行连接，但在形成第2键合引线32的工序，存在发生第1连接焊盘21和第1键合引线31的连接不良、或第1键合引线31和第1电极11的连接不良的可能性，所以对第1键合引线31 也进行第2导通测试。但是，在去除第2键合引线32后发现第1键合引线31的连接不良的概率低。如果发现第2键合引线32存在连接不良，则将不良的第2键合引线32去除，用新的第2键合引线32进行连接，再次进行第2导通测试。而且，在第1键合引线31发现连接不良时，将不良的第1键合引线31去除，而且， 还要去除为了将不良的第1键合引线31去除而必须去除的第2键合引线32。(7)之后，涂敷作为密封层40的绝缘性的树脂，对通过第1键合引线31、第2键合引线32及第1键合引线31、第2键合引线32连接的印制基板10及半导体芯片20进行密封。如上所述，将半导体芯片20安装到印制基板10上的安装结束，半导体器件1完成。在此，在图10中示出如图8所示的状态下的、形成第2键合引线32的键合头50， 与第1连接焊盘21、第2连接焊盘22及已设置的第1键合引线31之间的位置关系，在图 11中示出图10的X-X箭头视剖面图。如图10、图11所示，在键合头50的前端形成Al引线30的插通孔51。用键合头50的前端的按压部52将Al引线30的端部按压在第1电极 11、第2电极12、第1连接焊盘21、第2连接焊盘22的上部，进行超声波压焊。如图11所示，在键合头50的前端的按压部52将Al引线30按压于第2连接焊盘 22的状态下，从半导体芯片20的上表面侧看，键合头50抽出Al引线30的方向的键合头 50的长度Zl，设定为比从第2连接焊盘22的内侧前端到第1连接焊盘21的内侧前端为止的距离Z2还短，以便使键合头50不接触第1键合引线31。而且，如图10所示，键合头50 的宽度Wl与第2连接焊盘22的宽度W2相同，或短于第2连接焊盘22的宽度WZ0图10、图11的单点划线是参考在第1连接焊盘21上安装第1键合引线31时的键合头50的位置而示出的。假如在从形成第2键合引线32之后要形成第1键合引线31时， 由于键合头50接触到第2键合引线32，所以在已设置的第2键合引线32的间隙中插入键合头50是困难的。进而，有时第2键合引线32在第1连接焊盘21的上方通过，就变得更加困难。在本实施方式中，在通过第1键合引线31将第1电极11和第1连接焊盘21连接之后，通过第2键合引线32，在高于第1键合引线31的位置，将比第1电极11还靠外侧的第2电极12和比第1连接焊盘21还靠内侧的第2连接焊盘22连接。因此，第1键合引线 31不妨碍形成第2键合引线32，可以提高布线的自由度。而且，由于在第1连接焊盘21的第1列Ll和第2连接焊盘22的第2列L2之间， 设置电路元件23、24，所以可以提高半导体芯片20的集成度。而且，由于第1连接焊盘21、第2连接焊盘22在第1列Li、第2列L2的方向上相互不同地设置，所以相邻的第1键合引线31、第2键合引线32变得彼此更难接触。(附记)方案1的半导体器件，其特征在于，包含印制基板；该印制基板具备多个第1电极及多个第2电极；和半导体芯片，该半导体芯片设有多个第1连接焊盘和多个第2连接焊盘，该多个第1连接焊盘排列于沿着上表面的外周的边的第1列，该多个第2连接焊盘排列于在所述边从所述上表面侧看比所述第1列靠内侧分离的第2列；所述半导体芯片的电源电压端子、系统重置端子使用所述多个第1连接焊盘之中的任一个。方案2的半导体器件，在如方案1所记载的半导体器件中，具备第1键合引线，连接所述第1连接焊盘和所述第1电极；及第2键合引线，连接所述第2连接焊盘和所述第2 电极。方案3的半导体器件，在如方案2所记载的半导体器件中，所述第2键合引线设置为比所述第1键合引线长，并设置为比所述第1键合引线靠上方。方案4的半导体器件，在如方案2或3所记载的半导体器件中，所述第1键合引线的输入端子及输出端子使用所述第1连接焊盘之中的任一个。方案5的半导体器件，在如方案2至4所记载的半导体器件中，所述第1键合引线及所述第2键合引线由铝或包含铝的合金形成。方案6的半导体器件，在如方案1至5的任一方案所记载的半导体器件中，所述第 1连接焊盘和所述第2连接焊盘在列方向上相互不同地排列。方案7的半导体器件，在如方案1至5的任一方案所记载的半导体器件中，从上表面侧看，所述第1电极位于比所述第2电极靠所述印制基板的内侧。方案8的半导体器件，在如方案2至7的任一方案所记载的半导体器件中，通过密封层来密封所述第1键合引线和所述第2键合引线。方案9的半导体器件，在如方案1至8的任一方案所记载的半导体器件中，在所述第1连接焊盘和所述第2连接焊盘之间，设有电路元件。方案10的半导体器件，在如方案9所记载的半导体器件中，所述电路元件是保护电路，作为保护电路元件能使用电阻、二极管、晶体管、电容器之中的任一个。方案11的半导体器件的制造方法，具有以下步骤准备印制基板，该印制基板具备多个第1电极及多个第2电极和半导体芯片，该半导体芯片设有多个第1连接焊盘和多个第2连接焊盘，该多个第1连接焊盘成为沿着上表面的外周的边的第1列，该多个第2连接焊盘成为从上表面侧看比所述第1列靠内侧分离的第2列；在通过第1键合引线连接了所述第1连接焊盘和所述第1电极后，通过第2键合引线连接所述第2连接焊盘和所述第 2电极。方案12的半导体器件的制造方法，在如方案11所记载的半导体器件的制造方法中，在通过所述第1键合引线连接了所述第1连接焊盘和所述第1电极后，对所述第1连接焊盘和所述第1电极的导通进行确认。方案13的半导体器件的制造方法，在如方案11或12所记载的半导体器件的制造方法中，在通过所述第2键合引线连接了所述第2连接焊盘和所述第2电极后，对所述第2 连接焊盘和所述第2电极的导通进行确认。方案14的半导体器件的制造方法，在如方案11所记载的半导体器件的制造方法中，电源电压端子、系统重置端子、输入端子使用所述多个第1连接焊盘之中的任一个。方案15的半导体器件的制造方法，在如方案11至14的任一方案所记载的半导体器件的制造方法中，所述第2键合引线形成为比所述第1键合引线长，并形成为比所述第1
10键合引线靠上方。方案16的半导体器件的制造方法，在如方案11至15的任一方案所记载的半导体器件的制造方法中，所述第1键合引线及所述第2键合引线由铝或包含铝的合金形成，并分别与所述第1电极及所述第2电极、所述第1连接焊盘及所述第2连接焊盘被超声波压焊。方案17的半导体器件的制造方法，在如方案11至15的任一方案所记载的半导体器件的制造方法中，在所述第1连接焊盘和所述第2连接焊盘之间，设有电路元件。方案18的半导体器件的制造方法，在如方案17所记载的半导体器件的制造方法中，所述电路元件是保护电路，作为保护电路元件能使用电阻、二极管、晶体管、电容器之中的任一个。方案19的半导体器件的制造方法，在如方案11至18的任一方案所记载的半导体器件的制造方法中，在通过键合头的前端将引线的端部压扁在所述第1连接焊盘或所述第 2连接焊盘上，进行超声波压焊后，使所述键合头向所述第1电极或所述第2电极上移动，以便一边从所述键合头的前端抽出所述引线，一边形成所述键合引线的键弧部，通过所述键合头的前端将所述引线的端部压扁在所述第1电极或所述第2电极上，进行超声波压焊之后进行切断，从而通过所述第1键合引线、第2键合引线分别连接所述第1连接焊盘和所述第1电极、及所述第2连接焊盘和所述第2电极。方案20的半导体器件的制造方法，在如方案11至19的任一方案所记载的半导体器件的制造方法其中，所述第1连接焊盘和所述第2连接焊盘在列方向上相互不同地排列。方案21的半导体器件的制造方法，在如方案11至20的任一方案所记载的半导体器件的制造方法中，从上表面侧看，所述第1电极位于比所述第2电极靠所述印制基板的内侧。方案22的半导体器件的制造方法，在如方案12至22的任一方案所记载的半导体器件的制造方法中，通过密封层来密封所述第1键合引线和所述第2键合引线。方案23的半导体器件的制造方法，在如方案12至22的任一方案所记载的半导体器件的制造方法中，在通过所述第1键合引线的导通确认而发现了连接不良时，去除不良的所述第1键合引线，通过新的键合引线进行连接，再次对导通进行确认。
权利要求
1.一种半导体器件，其特征在于， 包含印制基板；该印制基板具备多个第1电极及多个第2电极；和半导体芯片，该半导体芯片设有多个第1连接焊盘和多个第2连接焊盘，该多个第1连接焊盘排列于沿着上表面的外周的边的第1列，该多个第2连接焊盘排列于在所述边从所述上表面侧看比所述第1列靠内侧分离的第2列；所述半导体芯片的电源电压端子、系统重置端子使用所述多个第1连接焊盘之中的任一个。
2.如权利要求1所记载的半导体器件，具备第1键合引线，连接所述第1连接焊盘和所述第1电极；及第2键合引线，连接所述第2连接焊盘和所述第2电极。
3.如权利要求2所记载的半导体器件，其中，所述第2键合引线设置为比所述第1键合引线长，并设置为比所述第1键合引线靠上方。
4.如权利要求2或3所记载的半导体器件，其中，所述第1键合引线的输入端子及输出端子使用所述第1连接焊盘之中的任一个。
5.如权利要求2至4的任一项所记载的半导体器件，其中， 所述第1键合引线及所述第2键合引线由铝或包含铝的合金形成。
6.如权利要求1至5的任一项所记载的半导体器件，其中，所述第1连接焊盘和所述第2连接焊盘在列方向上相互不同地排列。
7.如权利要求1至5的任一项所记载的半导体器件，其中，从上表面侧看，所述第1电极位于比所述第2电极靠所述印制基板的内侧。
8.如权利要求2至7的任一项所记载的半导体器件，其中， 通过密封层来密封所述第1键合引线和所述第2键合引线。
9.如权利要求1至8的任一项所记载的半导体器件，其中，在所述第1连接焊盘和所述第2连接焊盘之间，设有电路元件。
10.如权利要求9所记载的半导体器件，其中，所述电路元件是保护电路，作为保护电路元件能使用电阻、二极管、晶体管、电容器之中的任一个。
11.一种半导体器件的制造方法，具有以下步骤准备印制基板，该印制基板具备多个第1电极及多个第2电极和半导体芯片，该半导体芯片设有多个第1连接焊盘和多个第2连接焊盘，该多个第1连接焊盘成为沿着上表面的外周的边的第1列，该多个第2连接焊盘成为从上表面侧看比所述第1列靠内侧分离的第 2列；在通过第1键合引线连接了所述第1连接焊盘和所述第1电极后，通过第2键合引线连接所述第2连接焊盘和所述第2电极。
12.如权利要求11所记载的半导体器件的制造方法，其中，在通过所述第1键合引线连接了所述第1连接焊盘和所述第1电极后，对所述第1连接焊盘和所述第1电极的导通进行确认。
13.如权利要求11或12所记载的半导体器件的制造方法，其中，在通过所述第2键合引线连接了所述第2连接焊盘和所述第2电极后，对所述第2连接焊盘和所述第2电极的导通进行确认。
14.如权利要求11所记载的半导体器件的制造方法，其中，电源电压端子、系统重置端子、输入端子使用所述多个第1连接焊盘之中的任一个。
15.如权利要求11至14的任一项所记载的半导体器件的制造方法，其中，所述第2键合引线形成为比所述第1键合引线长，并形成为比所述第1键合引线靠上方。
16.如权利要求11至15的任一项所记载的半导体器件的制造方法，其中，所述第1键合引线及所述第2键合引线由铝或包含铝的合金形成，并分别与所述第1电极及所述第2 电极、所述第1连接焊盘及所述第2连接焊盘被超声波压焊。
17.如权利要求11至15的任一项所记载的半导体器件的制造方法，其中，在所述第1 连接焊盘和所述第2连接焊盘之间，设有电路元件。
18.如权利要求17所记载的半导体器件的制造方法，其中，所述电路元件是保护电路，作为保护电路元件能使用电阻、二极管、晶体管、电容器之中的任一个。
19.如权利要求11至18的任一项所记载的半导体器件的制造方法，其中，在通过键合头的前端将引线的端部压扁在所述第1连接焊盘或所述第2连接焊盘上， 进行超声波压焊后，使所述键合头向所述第1电极或所述第2电极上移动，以便一边从所述键合头的前端抽出所述引线，一边形成所述键合弓I线的键弧部，通过所述键合头的前端将所述引线的端部压扁在所述第1电极或所述第2电极上，进行超声波压焊之后进行切断，从而通过所述第1键合引线、第2键合引线分别连接所述第1连接焊盘和所述第1电极、及所述第2连接焊盘和所述第2电极。
20.如权利要求11至19的任一项所记载的半导体器件的制造方法，其中，所述第1连接焊盘和所述第2连接焊盘在列方向上相互不同地排列。
21.如权利要求11至20的任一项所记载的半导体器件的制造方法，其中，从上表面侧看，所述第1电极位于比所述第2电极靠所述印制基板的内侧。
22.如权利要求11至21的任一项所记载的半导体器件的制造方法，其中，通过密封层来密封所述第1键合引线和所述第2键合引线。
23.如权利要求12至22的任一项所记载的半导体器件的制造方法，其中，在通过所述第1键合引线的导通确认而发现了连接不良时，去除不良的所述第1键合引线，通过新的键合引线进行连接，再次对导通进行确认。
全文摘要
具备键合引线的半导体器件及其制造方法。半导体器件具备印制基板(10)，设有多个第1电极(11)、第2电极(12)；半导体芯片(20)，搭载在印制基板(10)上，设有沿着上表面的外周的形成第1列(L1)的多个第1连接焊盘(21)，及形成与第1列平行且比第1列靠内侧分离的第2列(L2)的多个第2连接焊盘(22)；将第1电极、第2电极和第1连接焊盘、第2连接焊盘连接的第1键合引线(31)、第2键合引线(32)；半导体芯片的电源电压端子、系统重置端子使用形成第1列L1的第1连接焊盘之中的任一个，与形成第2列的多个第2连接焊盘连接的第2键合引线被设置在比与形成第1列L1的多个第1连接焊盘连接的第1键合引线还靠上方。
文档编号H01L23/488GK102280425SQ20111015554
公开日2011年12月14日 申请日期2011年6月10日 优先权日2010年6月11日
发明者太田伸司, 进藤祯司 申请人:卡西欧计算机株式会社