专利名称：一种半导体结构及其制造方法
技术领域：
本发明涉及半导体器件的制造领域，尤其涉及一种半导体器件及其制造方法。
背景技术：
随着半导体器件制造技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小，因此半导体器件制造过程中对工艺控制的要求较高。在传统的半导体工艺中，由于受到接触孔以及驱动电流的限制，所以半导体器件的长度和宽度有一定的限制，不适宜过多的减小。本发明中长度和宽度的定义为长度为平行于栅极长度也就是沟道长度的方向上的距离，宽度为平行于栅极宽度也就是沟道宽度的方向上的距离。众所周知，源/漏区的宽度与驱动电流的大小有关，宽度越大，驱动电流越大。通常，该宽度是在设计集成电路时根据需要预先设定好的，不可随意更改。另一方面，源/漏区的长度与接触塞的大小有关，其长度必须要长于接触塞的长度，以保证在源/漏区上能够形成接触塞，以便源漏电极引出。鉴于长度、宽度两方面的限制，半导体结构中源/漏区的面积很难减小。下面结合附图对传统工艺中的半导体结构进行说明。首先参考图1，图I为示意图，旨在清楚地体现MOS管的构造形貌，因此图中没有示出层间介质层，可作为截面图参考。图中110为源/漏区，320为接触塞，230为栅极，400为做电极引出时的金属线。W即为沟道宽度,也可称为栅极宽度；L为沟道长度,也可称为栅长。其次参考图2和图3，图2是传统半导体结构的俯视图，图3是图2示出的半导体结构沿A-A’方向的剖面结构示意图。如图2所示，230为栅极，240为侧墙，320为接触塞，300为层间介质层。虽然从俯视图中无法直接看到源/漏区的大小，但是根据传统刻蚀工艺，源/漏区的长度一定要大于与接触塞320之间接触面的长度。如图3所示，接触塞320位于栅极堆叠两侧，且贯穿层间介质层300，位于源/漏区110之上。由此可见，接触塞320的与源/漏区之间接触面的长度小于源/漏区的长度。如上所述，为了减小半导体结构的面积以增加整个器件的集成度，期望减小源/漏区的长度或者宽度。然而，减小源/漏区的宽度会直接导致半导体驱动电流减小，半导体性能下降。按照传统半导体工艺，由于需要在源/漏区上形成接触塞，因此对源/漏区长度的设计受到接触塞长度的限制。这两方面的限制造成了源/漏区的面积难以减小，相应地，半导体结构很难减小，半导体器件集成度难以提高。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，用于有效减小半导体结构的面积，增加整个半导体器件的集成度。
根据本发明的一个方面，提供一种半导体结构的制造方法，该方法包括以下步骤(a)提供衬底，在所述衬底之上形成栅极堆叠；(b)在所述衬底上形成源/漏区和源/漏外延区，所述源/漏外延区与所述源/漏区(110)相连，且其长度大于所述源/漏区的长度；(c)形成覆盖所述栅极堆叠、所述源/漏区和所述源/漏外延区的层间介质层；(d)在所述源/漏外延区上形成接触塞。相应地，根据 本发明的另一个方面，提供一种半导体结构，该半导体结构包括衬底、栅极堆叠、侧墙、层间介质层、接触塞，其中源/漏区和源/漏外延区形成于所述衬底之中；所述栅极堆叠形成在所述衬底之上，所述层间介质层覆盖所述源/漏区和所述源/漏外延区，所述侧墙形成在所述栅极堆叠的侧壁处，其特征在于，所述接触塞贯穿所述层间介质层并延伸到所述源/漏外延区内部，所述源/漏外延区的长度大于所述源/漏区的长度，所述长度为平行于沟道长度方向的度量。与现有技术相比，本发明提供的半导体结构及其制造方法有以下优点在形成源/漏区之前，在进行曝光构图时，除了形成源/漏区，还形成一个源/漏外延区，在形成接触塞时，可以将其形成在源/漏外延区上。由于接触塞不形成于源/漏区上，那么源/漏区的面积就不会受到接触塞面积的限制，因此可以有效减小源/漏区的面积，进而减小半导体结构的面积，增加器件的集成度。
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显图I-图3是现有技术中半导体结构的结构示意图；图4-图9(b)是根据本发明的半导体结构在各个制造阶段的结构示意图；图10是根据本发明的半导体制造方法的一个具体实施方式
的流程图。附图中相同或相似的附图标记代表相同或相似的部件。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此夕卜，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。由于本发明提供的半导体器件具有几种优选结构，下面分别对每一种所述优选结构进行概述。实施例一
请参考图6 (a)、图7、图8 (a)和图9 (a)。图6 (a)、图7、图8 (a)和图9 (a)是根据本发明的一个具体实施方式
各个制造阶段的俯视结构示意图。该半导体结构包括衬底100、栅极堆叠、侧墙240、源/漏区110和源/漏外延区120。所述栅极堆叠形成在所述衬底100之上，侧墙240形成在该栅极堆叠的侧壁处。经平坦化后，层间介质层300和源/漏区110、源/漏外延区120的顶部齐平，如图7所示。在源/漏外延区120的上方形成贯穿层间介质层300的接触孔310，暴露出源/漏外延区120，如图8(a)所示。并且在接触孔310中填充接触金属，以形成接触塞320，如图9(a)所示。所述栅极堆叠包括栅极230和栅极介质层220，从图6(a)中可以看到栅极堆叠的栅极230。优选地，所述栅极堆叠的顶部和接触塞320的顶部与第一介质层300上平面齐平(本文内，术语“齐平”意指两者之间的高度差在工艺误差允许的范围内)。此外，该半导体结构还包括处于所述接触塞320和所述衬底100中暴露的源/漏外延区120之间的金属硅化物130。可选地，该半导体结构还包括形成在所述接触孔310内壁以及底部的衬层(未在图中示出)。参考图9(a)，接触塞320位于栅极堆叠两侧，在其他一些实施例中，接触塞320的形成位置还有其他的布置方式，请参考实施例二的描述。实施例二 请参考图6 (b)、图7、图8 (b)和图9 (b)。图6 (b)、图7、图8 (b)和图9 (b)是根据本发明的另一个具体实施方式
各个制造阶段的俯视结构示意图。与实施例一的不同之处在于，栅极堆叠每一侧都有两个源/漏外延区120、接触孔310以及接触塞320，多个接触塞可以使源/漏区的接触电阻能更小，提高器件的整体性能。需要说明的是，上述两个实施例只作为示例性说明，并非用于限制本发明，接触塞320的个数和位置可以根据需要进行调整，例如，还可以使接触塞320位于栅极堆叠两侧下方等。下文中将结合本发明提供的半导体结构的制造方法对上述两种实施例进行进一步的阐述。请参考图10，图10是根据本发明的半导体结构的制造方法的一个具体实施方式
的流程图，该方法包括步骤S101，提供衬底100，在所述衬底100之上形成栅极堆叠；步骤S102，在所述衬底100上形成源/漏区110和源/漏外延区120，所述源/漏外延区120与所述源/漏区相连，且其长度大于所述源/漏区110的长度，所述长度为贯穿并垂直源极、栅极堆叠和漏极的方向上的距离；步骤S103，形成覆盖所述栅极堆叠、所述源/漏区110和所述源/漏外延区120的层间介质层；步骤S104，在所述源/漏外延区120上形成接触塞320。下面结合图4至图9(b)对步骤SlOl至步骤S104进行说明，图4至图9(b)是根据本发明的多个具体实施方式
按照图10示出的流程制造半导体器件过程中该半导体器件各个制造阶段各面的结构示意图(包括剖视结构示意图和俯视结构示意图)。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。步骤S101，提供衬底100。衬底100包括硅衬底(例如硅晶片)。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，衬底100可以包括 各种掺杂配置。其他实施例中衬底100还可以包括其他基本半导体，例如锗。或者，衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。典型地，衬底100可以具有但不限于约几百微米的厚度，例如可以在400um-800um的厚度范围内。图4是一在衬底100上形成有栅极230和侧墙240的半导体结构的俯视示意图，图5是沿图4中线A-A’的剖面示意图。如图4和图5所示，在衬底100上形成栅极堆叠，栅极堆叠包括栅极介质层220和栅极230。首先，在半导体衬底100上沉积栅极介质层220。栅极介质层220位于半导体衬底100上，其可以是热氧化层，包括氧化硅、氮氧化硅，也可为高 K 介质，例如 HfAlON、HfSiAlON, HfTaAlON, HfTiAlON, HfON, HfSiON, HfTaON, HfTiON 中的一种或其任意组合，栅极介质层220的厚度可以为Inm 5nm,如2nm或3nm。在栅极介质层220上沉积栅层，例如通过沉积多晶硅、TaN, TaC, TiN, TaAlN,TiAlN, MoAlN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax, NiTax 中的一种或其组合来形成。通过光刻胶构图和刻蚀栅层和栅极介质层形成栅极堆叠。特别地，可以在所述栅极堆叠的侧壁上形成侧墙240，用于将栅极堆叠保护起来。栅极堆叠上方还可以有用于保护栅极堆叠的盖层(未示出)。侧墙240可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。侧墙240可以具有多层结构。侧墙240可以通过包括沉积刻蚀工艺形成，其厚度范围可以是IOnm-IOOnm,如30nm、50nm或80nm。步骤S102，在所述衬底100上形成源/漏区110和源/漏外延区120。所述源/漏外延区120与源/漏区110相连，且其形状在源/漏区110侧面突起，其平面图类似机翼，称为翼形。值得注意的是，所述源/漏外延区120的长度大于所述源/漏区110的长度，所述长度为平行于沟道长度方向的度量。例如，其方向为贯穿并垂直源极、栅极堆叠和漏极的方向上的距离。由于形成源/漏外延区120是为了在其中形成接触塞320，因此源/漏外延区120的长度和宽度应分别大于至少一个接触塞320的长度和宽度。另外，由于接触塞320形成于源/漏外延区120上，因此源/漏区110的长度可以远小于接触塞320的长度，即使源/漏区110的宽度不变，也可以有效减小其面积，进而可以减小整个半导体结构的面积，增加半导体器件的集成度。源/漏区110和源/漏外延区120可以由包括光刻、离子注入、扩散、外延生长和/或其他合适工艺的方法形成，且可以先于栅极介质层形成。
例如，可以先在衬底100上形成掩膜图形。具体地，可以首先在所述衬底100上覆盖一层光刻胶，光刻胶的材料可是烯类单体材料、含有叠氮醌类化合物的材料或聚乙烯月桂酸酯材料，当然也可以根据具体的制造需要选择合适的材料。其次，对该光刻胶进行曝光构图，形成需要离子注入的区域，该区域的位置在衬底100上方，对应要形成所述源/漏区110和源/漏外延区120的位置。之后，根据所述区域向衬底100中注入P型或N型掺杂物或杂质以形成相连的源/漏区110和源/漏外延区120。对于NMOS器件来说，源/漏区110和源/漏外延区120可以是N型掺杂的Si，通常使用N型离子如磷、砷等进行注入，注入浓度约为IO13 1016/cm2。对于PMOS器件来说，源/漏区110和源/漏外延区120可以是P型掺杂的SiGe，通常使用P型离子如硼、氟化硼等进行注入，注入浓度约为IO13 IO16/cm2。由于源/漏区110和源/漏外延区120同时进行离子注入，其掺杂浓度相同。步骤S103，形成覆盖所述栅极堆叠、所述源/漏区110和所述源/漏外延区120的层间介质层300。层间介质层300可以通过化学气相沉积(Chemical Vapor Deposition,CVD)、高密度等离子体CVD、旋涂或其他合适的方法形成在衬底100上。层间介质层300的
材料可以包括SiO2、碳掺杂Si02、BPSG、PSG、UGS、氮氧化硅、低k材料或其组合。层间介质层300的厚度范围可以是40nm 150nm,如80nm、IOOnm或120nm。在本实施例中，对该半导体器件上的层间介质层300和栅极堆叠进行化学机械抛光(Chemical-Mechanical Polish, CMP)的平坦化处理，如图7所示，使得该栅极堆叠的上表面与层间介质层300的上表面齐平，并露出所述栅极堆叠中最上层的栅极230或盖层(未示出)以及侧墙240。当所述栅极堆叠包括伪栅极的情况下，可以执行替代栅工艺。具体来说，首先除去伪栅极，沉积金属栅，对金属栅进行平坦化处理，使其顶部与层间介质层300齐平。步骤S104，在所述源/漏外延区120上形成接触塞320。刻蚀层间介质层300形成使衬底100之上的源/漏外延区120至少部分暴露的接触孔310，如图8 (a)和图8(b)所示。图8(a)中，接触孔310位于栅极堆叠两侧，图8(b)中，接触孔310位于栅极堆叠两侧，每侧各两个接触孔310。应当理解，附图仅为示例，接触孔310还可以栅极堆叠两侧各有多个，并且可以非对称排列。具体地，可以使用干法刻蚀、湿法刻蚀或其他合适的刻蚀方式刻蚀层间介质层300以形成接触孔310。在进行该项刻蚀时，需要先在栅极上形成掩模层以保护该栅极。接触孔310形成后，使衬底100中的源/漏外延区120暴露。由于栅极堆叠被侧墙240所保护，因此即使在形成接触孔310时进行过刻蚀也不会导致栅极与源/漏极的短路。如果源/漏外延区120是通过选择性外延生长所形成的提升的源漏极结构，其外延部分的顶部高于栅极堆叠底部，则接触孔310可以形成到源/漏外延区120内部与栅极堆叠底部齐平的位置为止，这样当在接触孔310内填充接触金属以形成接触塞320时，该接触金属可以通过接触孔310的部分侧壁和底部与源/漏外延区120接触，从而进一步增加接触面积并降低接触电阻。如图8(a)和图8(b)所示，接触孔310的下部是暴露的源/漏外延区120，在该源/漏外延区120上沉积金属，进行退火处理后形成金属硅化物130。具体地，首先，通过接触孔310，采用离子注入、沉积非晶化物或者选择性生长的方式，对暴露的源/漏外延区120进行预非晶化处理，形成局部非晶硅区域；然后利用金属溅镀方式或化学气相沉积法，在该源/漏外延区120上形成均匀的金属层。优选地，该金属可以是镍。当然该金属也可以是其他可行的金属，例如Ti、Co或Cu等。随后对该半导体结构进行退火，在其他的实施例中可以采用其他的退火工艺，如快速热退火、尖峰退火等。根据本发明的实施例，通常采用瞬间退火工艺对器件进行退火，例如在大约1000°C以上的温度进行微秒级激光退火，使所述沉积的金属与该源/漏外延区120内形成的非晶化物发生反应形成金属硅化物130，最后可以选用化学刻蚀的方法除去未反应的沉积的所述金属。所述非晶化物可以是非晶硅、非晶化硅锗或者非晶化硅碳中的一种。形成金属硅化物130的好处是可以减小接触塞320中的接触金属与源/漏外延区120之间的电阻率，进一步降低接触电阻。值得注意的是，形成金属硅化物130的步骤是优选步骤，即也可以不形成金属硅化物130，直接在接触孔310中填充接触金属，形成接触塞320。在接触孔310内通过沉积的方法填充接触金属形成接触塞320，如图9(a)和图9(b)所示。该接触金属具有与所述衬底100中暴露的源/漏外延区120进行电连接的下部分(所述“电连接”指的是接触金属的下部分可能直接与衬底100中暴露的源/漏外延区120接触，也可能通过衬底100中暴露的源/漏外延区120上形成的金属硅化物130与衬底 100中暴露的源/漏外延区120形成实质上的电连通)，该接触金属经过接触孔310贯穿所述层间介质层300并露出其顶部。优选地，接触金属的材料为W。当然根据半导体的制造需要，接触金属的材料包括但不限于W、Al、TiAl合金中任一种或其组合。可选地，在填充接触金属之前，可以选择在接触孔310的内壁以及底部形成衬层(未在图中示出)，该衬层可以通过ALD、CVD、PVD等沉积工艺沉积在接触孔310的内壁以及底部，该衬层的材料可以是Ti、TiN, Ta、TaN, Ru或其组合，该衬层的厚度可以是5nm-20nm,如IOnm或15nm。随后按照常规半导体制造工艺的步骤完成该半导体器件的制造。本发明的半导体结构的制造方法，以及采用本发明制造的半导体结构，将接触塞形成于源/漏外延区上，有效减小了源/漏区长度和面积，在保证半导体结构的性能的同时，减小了其面积，增加了半导体器件的集成度。虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
权利要求
1.一种半导体结构的制造方法，其特征在于，包括以下步骤 (a)提供衬底(100)，在所述衬底(100)之上形成栅极堆叠； (b)在所述衬底(100)上形成源/漏区(110)和源/漏外延区(120)，所述源/漏外延区(120)与所述源/漏区(110)相连，且其长度大于所述源/漏区(110)的长度； (c)形成覆盖所述栅极堆叠、所述源/漏区(110)和所述源/漏外延区(120)的层间介质层(300)； (d)在所述源/漏外延区(120)上形成接触塞(320)。
2.根据权利要求I所述的方法，其中，采用离子注入的方式在所述衬底(100)上形成源/漏区(110)和源/漏外延区(120)。
3.根据权利要求2所述的方法，其中，采用离子注入的方式在所述衬底(100)上形成源/漏区(Iio)和源/漏外延区(120)，还包括以下步骤 (e)在所述衬底(100)上形成光刻胶； (f)对光刻胶进行曝光构图，形成待注入区域； (g)对所述区域进行离子注入。
4.根据权利要求I所述的方法，其中，在所述源/漏外延区(120)上形成接触塞(320)，还包括以下步骤 (h)在所述层间介质层(300)中形成至少使所述衬底(100)之上的所述源/漏外延区(120)部分暴露的接触孔(310)； (i)在所述衬底(100)的暴露的源/漏外延区(120)上形成金属硅化物(130)。
U)在所述接触孔(310)中填充接触金属。
5.根据权利要求I所述的方法，其中，所述源/漏外延区(120)为翼形。
6.一种半导体结构，包括衬底(100)、源/漏区(110)和源/漏外延区(120)、栅极堆叠、层间介质层(300)、接触塞(320)，其中 源/漏区(110)和源/漏外延区(120)形成于所述衬底(100)之中；所述栅极堆叠形成在所述衬底(100)之上，所述层间介质层(300)覆盖所述源/漏区(110)和所述源/漏外延区(120)， 其特征在于， 所述接触塞(320)贯穿所述层间介质层(300)并延伸到所述源/漏外延区(120)，所述源/漏外延区(120)的长度大于所述源/漏区(110)的长度，所述长度为平行于沟道长度方向的度量。
7.根据权利要求6所述的半导体结构，其中，所述源/漏外延区(120)为翼形。
8.根据权利要求6所述的半导体结构，其中，所述源/漏外延区(120)高于所述栅极堆叠底部，所述接触塞(320)延伸到所述源/漏外延区(120)内部。
9.根据权利要求6所述的半导体结构，其中，所述源/漏外延区(120)位于源/漏区(110)宽度方向上的一侧或两侧。
10.根据权利要求6所述的半导体结构，其中，所述源/漏外延区(120)受到杂质离子掺杂，并且其掺杂浓度与源/漏区(110)相同。
全文摘要
本发明提供一种半导体结构及其制造方法，该方法包括以下步骤提供衬底，在所述衬底上形成栅极堆叠；在所述衬底上形成源/漏区和源/漏外延区，所述源/漏外延区与源/漏区相连，且其长度大于所述源/漏区的长度，所述长度为平行于沟道长度的方向上的距离；形成覆盖所述栅极堆叠、所述源/漏区和所述源/漏外延区的层间介质层；在所述源/漏外延区上形成接触塞。相应地，本发明还提供一种半导体结构。本发明通过增加源/漏外延区，并将接触塞置于源/漏外延区之上，有效减小了源/漏区面积，进而减小了整个半导体器件的面积。
文档编号H01L29/08GK102856206SQ20111018257
公开日2013年1月2日 申请日期2011年6月30日 优先权日2011年6月30日
发明者朱慧珑, 尹海洲, 骆志炯 申请人:中国科学院微电子研究所, 北京北方微电子基地设备工艺研究中心有限责任公司