硅通孔的容错单元与方法

专利名称：硅通孔的容错单元与方法
技术领域：
本发明是有关于ー种具有娃通孔(through-silicon via, TSV)的芯片叠层,且特别是有关于ー种娃通孔的容错(fault-tolerant)单元与容错方法。
背景技术：
三维集成电路(3D ICs)是将多个芯片相互堆叠而形成芯片叠层结构。图I说明传统芯片叠层结构示意图。芯片叠层100包括芯片110与芯片120。芯片110与芯片120之间配置多个娃通孔(through-silicon via, TSV)结构。为了电路布局与绕线考虑，两个 相邻芯片110与120之间可以利用多个硅通孔结构来传递相同的信号或电源。所述硅通孔结构包含娃通孔、焊垫(pad)与微导电凸块(Micro Bump),其中娃通孔配置于上层芯片110中，而焊垫与微导电凸块则配置于芯片110与芯片120之间。例如，图I所示硅通孔结构TSV1、TSV2与TSV3便是将芯片110的频率信号CLK传递至芯片120中不同的频率子树。图I中硅通孔结构TSV1、TSV2与TSV3的外观仅为示意。然而，一旦硅通孔结构失效(fault)，则三维集成电路将因为信号无法传递而不能正常工作。因此硅通孔结构的性能是影响三维集成电路优良率的重要因素之一。

发明内容
根据本实施例提供ー种娃通孔(through-silicon via,TSV)的容错单元与容错方法。此容错単元不需增加额外的硅通孔结构便可以实现硅通孔容错的效果。本实施例提出ー种娃通孔容错单元,包括η个娃通孔结构TSVl TSVn、η个节点Nl1 Ν1η、η个节点NA 1Ν2η以及ー开关模块。节点Nl1 Nln配置于芯片叠层的第一芯片上。节点N2i Ν2η配置于芯片叠层的第二芯片上。硅通孔结构TSVi电性连接于节点Nli与节点NA之间，其中l<i<n。开关模块配置于第二芯片。开关模块耦接于节点N2i N2n与第二芯片的ー测试路径之间。在正常操作状态下，当硅通孔结构TSVl TSVn有效时，开关模块不连接该测试路径与节点NA N2n。在正常操作状态下，当硅通孔结构TSVi失效时，开关模块将节点NA连接至其它第二节点中至少其中之一。在测试状态下，开关模块将该测试路径连接至节点NA N2n。此外，本实施例提出一种硅通孔容错方法，包括配置η个硅通孔结构TSVl TSVn在该芯片叠层的第一芯片与第二芯片之间，其中硅通孔结构TSVi电性连接第一芯片的第一节点Nli与第二芯片的第二节点N2i; I < i < η且η为整数；配置开关模块于第二芯片，其中该开关模块耦接于这些第二节点NA Ν2η与该第二芯片的ー测试路径之间；在正常操作状态下，当这些硅通孔结构TSVl TSVn有效时，使开关模块不连接该测试路径与第ニ节点NA Ν2η ;在正常操作状态下，当硅通孔结构TSVi失效时，使开关模块将该第二节点N2i连接至其它第二节点中至少其中之一 N2バ其中j不等于i);以及在ー测试状态下，使开关模块将该测试路径连接至第二节点N2i N2n。基于上述，本实施例利用芯片叠层中具有相同信号特性的硅通孔结构TSVl TSVn相互组成一容错单元。此容错单元不需增加额外的硅通孔结构。也就是说，在正常操作状态下，硅通孔结构TSVl TSVn各自从第一芯片传递具有相同特性的多个信号(例如频率信号)至第二芯片的多个电路模块(例如频率树)。当硅通孔结构TSVi失效而无法将信号传递至第二芯片的节点N2i时，开关模块可以将其它硅通孔结构的信号(相同特性的信号)输送至节点N2it)因此，本实施例的容错单元可以实现硅通孔容错的功效。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。


图I说明传统芯片叠层结构示意图。 图2是依照本发明实施例说明一种硅通孔的容错单元的功能方块示意图。图3是依照本发明实施例说明图2所示开关模块的功能方块示意图。图4A是说明第一芯片与第二芯片在芯片叠层前进行测试/验证的示意图。图4B是说明第一芯片与第二芯片在芯片叠层后进行正常操作的示意图。图5是依照本发明实施例说明图2所示硅通孔容错单元的示意图。图6是依照本发明实施例说明自我控制单元的功能方块示意图。图7是依照本发明实施例说明图6中控制电路的电路示意图。图8是依照本发明另一实施例说明图2所示硅通孔容错单元的示意图。图9是依照本发明另一实施例说明一种硅通孔的容错单元的功能方块示意图。图10是依照本发明实施例说明图9所示硅通孔容错单元的示意图。主要元件符号说明100:芯片叠层110、120、410、420、830 :芯片200,900 :硅通孔的容错单元210、910 :开关模块311 :冗余路径320,920 :自我控制单元431、432:频率树610、620、630 :控制电路611、613、615 :非门612 PM0S 晶体管614 :NM0S 晶体管640:与非门Bp B2、B3、Bn :缓冲器CLK、TCLK :频率信号DL1, DL2、DL3、DLn :延迟调整模块EN、EN1、EN2、ENT :控制信号M^MyMpMn :多工复用器Nl1' Nl2、Nl3、Nln, N2” N22、N23、N2n、N2/、N22，、N23，、N2n，节点
TGI、TG2、TG3、TGn :第一容错开关TGlx, TG2x、TG3x、TGnx :第二容错开关TGT:测试开关TSV1、TSV2、TSV3、TSVn :硅通孔结构
具体实施例方式图2是依照本实施例说明ー种硅通孔的容错单元200的功能方块示意图。硅通孔的容错单元200包括n个硅通孔结构(例如图2中TSVl、TSV2、TSV3、. . .、TSVn)、η个第ー节点(例如图2中NlpNl2Jl3'· · ·、Ν1η)、η个第二节点(例如图2中ΝΑ、Ν22、Ν23、· · ·、Ν2η)以及ー个开关模块210，其中η为整数。第一节点Nl1 Nln配置于芯片叠层的第一芯 片上，而第二节点Ν4 Ν2η配置于该芯片叠层的第二芯片上,其中第一芯片叠层于第二芯片上。在第一芯片叠层于第二芯片上之后，硅通孔结构TSVi电性连接于第一节点Nli与第ニ节点NA之间，其中I彡i彡η。开关模块210配置于第二芯片。开关模块210耦接于第二节点 Ν2η与第二
芯片的测试路径之间，以及耦接至图2中节点N2/、N22’、N23’.....Ν2η’。所述测试路径是
用于芯片叠层前验证第二芯片功能的冗余路径。在芯片叠层前，验证/测试平台可以经由所述测试路径提供频率信号TCLK给第二芯片，以便对第二芯片进行功能验证。因此，在此测试状态下，硅通孔结构TSVl TSVn尚未连接至节点Ν2/ Ν2η’，而开关模块210将传输频率信号TCLK的测试路径连接至第二节点NA Ν2η。在本实施例中，所述硅通孔的容错单元200还包括配置于该第二芯片上的η个延
迟调整模块(例如图2中DL1. DL2, DL3.....DLn)。第二节点叫 Ν2η各自连接至第二芯
片中不同的频率树。该延迟调整模块DLi耦接于第二节点NA与硅通孔结构TSVi之间，以及耦接于第二节点NA与开关模块210之间，如图2所示。在此测试状态下，延迟调整模块DL1 DLn均以约略相同的延迟量将频率信号TCLK从开关模块210传输至第二节点 Ν2η。在芯片叠层后，硅通孔结构TSVi电性连接于第一节点Nli与节点Ν2/之间，而前述第二芯片上传输频率信号TCLK的测试路径会被开关模块210隔绝于第二节点NA Ν2η。在正常操作状态下，理想上这些硅通孔结构TSVl TSVn均为有效，也就是说硅通孔结构TSVl TSVn均可以将第I芯片中第一节点Nl1 Nln的频率信号CLK分别传输至节点Ν2/ Ν2η’。在此正常操作状态下，当硅通孔结构TSVl TSVn均为有效时，开关模块210不连接所述测试路径与第二节点NA Ν2η，而延迟调整模块DL1 DLn均以第一延迟时间将频率信号CLK从硅通孔结构TSVl TSVn经由节点Ν2/ Ν2η’传输至第二节点 Ν2η。在此正常操作状态下，当硅通孔结构TSVl TSVn其中一个硅通孔结构TSVi失效吋，开关模块210将第二节点NA连接至其它第二节点中至少其中之一 Ν2/ (其中j不等于i)，而延迟调整模块DLi以小于第一延迟时间的第二延迟时间(不经过缓冲器Bi)传递频率信号CLK于开关模块210与第二节点N2i之间。例如，当硅通孔结构TSVl失效时，开关模块210将第二节点NA连接至其它第二节点N22 N2n中至少其中之一(例如第二节点N23)，且不连接其余第二节点(例如N22与N2n)与所述测试路径，也就是将第二节点NA连接至节点N2/。因此，硅通孔结构TSVl所对应的频率树可以改经由硅通孔结构TSV3与开关模块210获得频率信号CLK。再者，延迟调整模块DL1的延迟时间小于延迟调整模块DL3的延迟时间，以补偿频率信号CLK经过开关模块210的信号延迟量。本实施例可以利用任何手段设定上述延迟调整模块DL1 DLn与开关模块210的连接状态(连接组态)。例如，以熔丝(fuse)设定上述开关模块210的连接状态。若在芯片叠层后的测试/验证中发现硅通孔结构TSVl失效，则利用后段工艺改变熔丝的组态，进而将开关模块210的连接状态设定为如前一段叙述一般。又或者，以侦测电路设定上述延迟调整模块DL1 DLn与开关模块210的连接状态(连接组态)。例如，当侦测电路侦测到硅通孔结构TSVl失效时，或是当侦测电路侦测到节点N2/没有频率信号时，侦测电路可以自动地控制开关模块210的连接状态为如前一段叙述一般。在本实施例中，延迟调整模块DLi包括缓冲器Bi以及多工复用器乂。例如，延迟调整模块DL1包括缓冲器B1以及多工复用器M1，延迟调整模块DL2包括缓冲器B2以及多工复用器M2,延迟调整模块DL3包括缓冲器B3以及多工复用器M3,而延迟调整模块DLn包括缓冲器BnW及多工复用器Mn。缓冲器Bi的输入端经由节点N2i’耦接至硅通孔结构TSVi。多工复用器Mi的第一输入端耦接至缓冲器Bi的输出端。多工复用器Mi的第二输入端耦接至开关模块210。多工复用器Mi的输出端耦接至第二节点N2it)当硅通孔结构TSVi失效时，多工复用器Mi选择将开关模块210连接至第二节点N2it)当硅通孔结构TSVi有效时，多工复用器Mi选择将缓冲器Bi的输出端连接至第二节点N2it)例如，当硅通孔结构TSVl失效时，开关模块210将第二节点N2i经由节点N23’连接至硅通孔结构TSV3，而多工复用器M1选择将开关模块210连接至第二节点N2p且多工复用器M3选择将缓冲器B3的输出端连接至第二节点N23。因此，延迟调整模块DL1的延迟时间小于延迟调整模块DL3的延迟时间，以补偿频率信号CLK经过开关模块210的信号延迟量。若开关模块210传输频率信号CLK的信号延迟量小于电路设计规格，也就是开关模块210的信号延迟量可以被容忍，则缓冲器B1 Bn可以被省略/移除。若缓冲器B1 Bn被省略，则多工复用器Mi的第一输入端直接连接至节点N2/。如图2所示，硅通孔的容错单元200并不需要配置任何冗余的硅通孔结构，而实现了硅通孔容错的功能。在正常操作状态下，硅通孔结构TSVl TSVn各自将频率信号CLK供应给不同的频率树。当硅通孔结构TSVl TSVn其中一个硅通孔结构TSVi失效时，开关模块210可以改变硅通孔结构TSVl TSVn之间的电性路径，而使失效的硅通孔结构TSVi所对应的频率树可以获得频率信号CLK。因此，硅通孔的容错单元200可以改善芯片叠层的优良率。图3是依照本实施例说明图2所示开关模块210的功能方块示意图。图3所示实施例可以参照图2的相关说明。请参照图2与图3，开关模块210包括冗余路径311、测试
开关TGT、n个第一容错开关(例如TGl、TG2、TG3.....TGn)以及n个第二容错开关(例
如TGlx、TG2x、TG3x、. . .、TGnx)。测试开关TGT、第一容错开关TGl TGn以及第二容错开关TGlx TGnx可以是开关、传输栅(transmission gate)、晶体管、与门(AND gate)、 熔丝电路等。自我控制单元320的多个侦测端分别连接至节点N2/ N2n’ (或硅通孔结构TSVl TSVn的第二端)。自我控制单元320的多个输出端分别连接至多工复用器M1 Mn的控制端、第一容错开关TGl TGn的控制端、第二容错开关TGlx TGnx的控制端以及测试开关TGT的控制端。当节点N2/具有信号时(或硅通孔结构TSVi有效时)，自我控制单元320控制多エ复用器Mi,以使缓冲器Bi的输出端连接至第二节点N2it)当节点N2/没有信号时(或硅通孔结构TSVi无效时)，自我控制单元320控制多エ复用器Mi,以使第一容错开关TGi连接至第二节点N2it)测试开关TGT连接于冗余路径311与用于传输频率信号TCLK的测试路径之间。测试开关TGT受控于自我控制单元320。当传输频率信号TCLK的测试路径具有信号吋，自我控制单元320控制测试开关TGT以使该测试路径连接至冗余路径311。在芯片叠层前，硅通孔结构TSVl TSVn尚未连接至下层第二芯片的节点N2/ N2n’，自我控制单元320使测试开关TGT为导通。频率信号TCLK可以传送至冗余路径 311，以便对第二芯片进行测试。在芯片叠层后，测试路径不再传输频率信号TCLK，硅通孔的容错单元200可以执行于正常操作状态下，则自我控制单元320使测试开关TGT为截止。第一容错开关TGl TGn中的第一容错开关TGi的第一端连接于冗余路径311，而第一容错开关TGi的第二端经由多エ复用器Mi连接于第二节点N2it)第二容错开关TGlx TGnx中的第二容错开关TGix的第一端经由节点N2/连接于该硅通孔结构TSVi，第二容错开关TGix的第二端连接于第一容错开关TGi的第二端。第一容错开关TGl TGn与第二容错开关TGlx TGnx受控于自我控制单元320。在芯片叠层前的测试状态下，节点N2/ N2n’都没有信号，自我控制单元320使第一容错开关TGl TGn为导通，且使第二容错开关TGlx TGnx为截止。因此，频率信号TCLK可以经由测试开关TGT、冗余路径311、第一容错开关TGl TGn、多エ复用器M1 Mn与第二节点 N2n传送至第二芯片的不同频率树，以便对第二芯片进行测试。在芯片叠层后的正常操作状态下，当硅通孔结构TSVl TSVn都为有效时，节点N2/ N2n’都有信号，因此自我控制单元320控制第一容错开关TGl TGn均为截止，所以开关模块210不会干扰第二芯片的正常操作。此时，第二容错开关TGlx TGnx均为导通或均为截止都不影响第二芯片的正常操作。在正常操作状态下，当硅通孔结构TSVl TSVn其中一个硅通孔结构TSVi失效吋，也就是节点N2/没有信号，自我控制单元320使第一容错开关TGi与这些第一容错开关TGl TGn中另ー第一容错开关TGj为导通，而使其它第一容错开关为截止，以及第ニ容错开关TGix为截止，而其它第二容错开关为导通。例如，当硅通孔结构TSVl失效时，自我控制単元320使第一容错开关TGl与这些第一容错开关TGl TGn中另ー第一容错开关(例如第一容错开关TG3)为导通，且使其它第一容错开关(例如TG2与TGn)为截止，以及第ニ容错开关TGlx为截止，而其它第二容错开关TG2x TGnx为导通。因此，频率信号CLK除了经由硅通孔结构TSV3、缓冲器B3、多エ复用器M3与第二节点N23而传输给硅通孔结构TSV3所对应的频率树之外，频率信号CLK还可以经由硅通孔结构TSV3、第二容错开关TG3x、第一容错开关TG3、冗余路径311、第一容错开关TGl、多エ复用器M1与第二节点而传输给硅通孔结构TSVl所对应的频率树。以下将以ニ个硅通孔结构(即n = 2)为例，说明图2所示硅通孔容错单元200的实施细节。图4A是说明第一芯片410与第二芯片420在芯片叠层前进行测试/验证的示意图。请參照图4A的左半部，第一芯片410配置了频率树，以便传输频率信号CLK。第二芯片420配置了测试路径(虚线处)，以便传输测试用的频率信号TCLK给不同的频率树(例如频率树431与432)。图4A的右半部绘示了在芯片叠层前第二芯片420的局部频率树的等效电路。在此测试状态下，开关TGl与TG2为导通。因此，测试用的频率信号TCLK可以经由测试路径与开关TGl传输给频率树431，以及经由测试路径与开关TG2传输给频率树432。图4B是说明第一芯片410与第二芯片420在芯片叠层后进行正常操作的示意图。请参照图4B的左半部，硅通孔结构TSV1、TSV2与TSV3配置于第一芯片410与第二芯片420之间，因此第一芯片410的频率信号CLK可以经由硅通孔结构TSV1、TSV2与TSV3传输到第二芯片420的不同频率树。图4B的右半部绘示了在芯片叠层后第二芯片420的局部频率树的等效电路。第二芯片420进行正常操作时，开关TGl与TG2为截止，而先前的测试路径(虚线处)成为第二芯片420的冗余路径。通过开关TGl与TG2的隔离，所述冗余路径不会干扰频率信号CLK的传输。频率信号CLK可以从第一芯片410经由硅通孔结构TSVl传输给频率树431，以及经由硅通孔结构TSV2传输给频率树432。图5是依照本实施例说明图2所示娃通孔容错单元200的示意图。图5所示实施 例可以参照图2、图3、图4A与图4B的相关说明。请参照图5的下半部，硅通孔结构TSV1、TSV2与TSV3配置于第一芯片410与第二芯片420之间，因此第一芯片410的频率信号CLK可以经由硅通孔结构TSV1、TSV2与TSV3传输到第二芯片420的不同频率树。图5的上半部绘示了在芯片叠层后第二芯片420的硅通孔容错单元200的等效电路。在芯片叠层前，自我控制单元320通过控制信号ENT使测试开关TGT为导通，通过控制信号EN使第一容错开关TGl TG2为导通，以及通过控制信号ENl与EN2使第二容错开关TGlx TG2x为截止。同时，自我控制单元320通过控制信号ENl使多工复用器M1选择将开关模块210的第一容错开关TGl连接至频率树431，以及通过控制信号EN2使多工复用器M2选择将开关模块210的第一容错开关TG2连接至频率树432。在此测试状态下，测试用的频率信号TCLK可以经由测试路径、冗余路径311、开关TGl与多工复用器M1传输给频率树431，以及经由测试路径、冗余路径311、开关TG2与多工复用器M2传输给频率树432。 在芯片叠层后，第二芯片420可以进行正常操作，因此自我控制单元320通过控制信号ENT使测试开关TGT为截止，以使冗余路径311隔离于测试路径。自我控制单元320可以侦测节点N2/与N22’以获知硅通孔结构TSVl与TSV2是否失效。当硅通孔结构TSVl与TSV2均为有效时，自我控制单元320通过控制信号EN使第一容错开关TGl TG2为截止。同时，自我控制单元320通过控制信号ENl使多工复用器M1选择将缓冲器B1的输出端连接至频率树431，以及通过控制信号EN2使多工复用器M2选择将缓冲器B2的输出端连接至频率树432。因此，频率信号CLK可以经由硅通孔结构TSVUfA N2/、缓冲器B1与多工复用器M1传送至频率树431，而频率信号CLK也可以经由硅通孔结构TSV2、节点N22’、缓冲器B2与多工复用器M2传送至频率树432。当硅通孔结构TSVl失效时，自我控制单元320通过控制信号ENT使测试开关TGT保持截止，通过控制信号EN使第一容错开关TGl TG2为导通，通过控制信号ENl使第二容错开关TGlx为截止，通过控制信号ENl使多工复用器M1选择将第一容错开关TGl连接至频率树431，通过控制信号EN2使第二容错开关TG2x为导通，以及通过控制信号EN2使多工复用器M2选择将缓冲器B2的输出端连接至频率树432。因此，硅通孔结构TSV2除了将频率信号CLK经由节点N22’、缓冲器B2与多工复用器M2传送至频率树432之外，硅通孔结构TSV2同时将频率信号CLK经由节点N22’、第二容错开关TG2x、第一容错开关TG2、冗余路径311、第一容错开关TGl与多エ复用器M1传送至频率树431。缓冲器B2的延迟时间约略等于第二容错开关TG2x、第一容错开关TG2、冗余路径311与第一容错开关TGl四者的总延迟时间。因此，失效的硅通孔结构TSVl所对应的频率树431可以从有效的硅通孔结构TSV2获得频率信号CLK。同理可推，当硅通孔结构TSV2失效时，自我控制单元320通过控制信号ENl使多エ复用器M1选择将缓冲器B1的输出端连接至频率树431，通过控制信号ENl使第二容错开关TGlx为导通，通过控制信号EN2使第二容错开关TG2x为截止，以及通过控制信号EN2使多エ复用器M2选择将第一容错开关TG2连接至频率树432。因此，硅通孔结构TSVl除了将频率信号CLK经由节点NA’、缓冲器B1与多エ复用器M1传送至频率树431之外，硅通孔结构TSVl同时将频率信号CLK经由第二容错开关TGlx、第一容错开关TG1、冗余路径311、容错开关TG2与多エ复用器M2传送至频率树432。缓冲器B1的延迟时间约略等于第二容错开关TGlx、第一容错开关TG1、冗余路径311与第一容错开关TG2四者的总延迟时间。因此，失效的硅通孔结构TSV2所对应的频率树432可以从有效的硅通孔结构TSVl获得频率信号CLK。
·
上述开关TGI、TG2、TGlx、TG2x与TGT的真值表可參照表I所述。用于控制开关TG1、TG2、TGlx、TG2x、TGT与多エ复用器札、M2的控制信号ENT、EN、EN1与EN2可以用手动机制设定，也可以用自我控制单元320依据硅通孔结构TSVl与TSV2的状态来自动设定控制信号ENT、EN、EN1与EN2。自我控制单元320的实施方式于后详述。表I :在图5中开关TG1、TG2、TGlx、TG2x、TGT与多エ复用器M1J2的真值表
I---------
硅通孔
阶段TGT TGl TG2 TGlx TG2xM1M2
结构■ ■
良好 OFF OFF OFF ON/OFF ON/OFF TSVlTSV2
TSV2TSV2
TSVl 失
OFF ON ON OFF ON (不经缓冲(经缓冲
ヌP — 效
置层后_______器)__器)—
TSVl
TSV2 失TSVl
OFF ON ON ON OFF(不经缓
效(经缓冲器)
冲器)
叠层前—无—_ON —ON __ ON _0FF __ OFF — TCLK__TCLK在表I中，当硅通孔结构TSVl与TSV2均为有效(良好)时，第二容错开关TGlx与TG2x可以是导通(turn on)。在另ー实施例中，当硅通孔结构TSVl与TSV2均为有效时，第二容错开关TGlx与TG2x可以是截止(turn off)，以避免冗余路径311与第一容错开关TGI、TG2的噪声干扰节点N2/与N22’的频率信号CLK。图6是依照本实施例说明自我控制单元320的功能方块示意图。自我控制单元320包括第一控制电路610、第二控制电路620、第三控制电路630与与非门(NAND gate)6400第一控制电路610用于侦测频率信号TCLK，并对应地产生控制信号ENT给测试开关TGT。当频率信号TCLK不存在时，控制信号ENT为逻辑0以截止测试开关TGT。当第一控制电路610侦测到频率信号TCLK时，控制信号ENT为逻辑I以导通测试开关TGT。第二控制电路620用于侦测硅通孔结构TSVl (例如侦测节点N2/有无信号)，并对应地产生控制信号ENl给多工复用器M1和第二容错开关TGlx。当硅通孔结构TSVl失效时(例如当节点N2/没有信号时)，控制信号ENl为逻辑0，以使多工复用器M1选择将第一容错开关TGl输出的频率信号CLK传送给频率树431，并且截止第二容错开关TGlx，避免第一容错开关TGl输出信号干扰第二控制电路620。当第二控制电路620侦测到硅通孔结构TSVl有效时(例如当节点N2/有信号时)，控制信号ENl为逻辑1，以使多工复用器M1选择将缓冲器B1输出的频率信号CLK传送给频率树431，并且使第二容错开关TGlx导通。第三控制电路630用于侦测硅通孔结构TSV2 (例如侦测节点N22’有无信号)，并对应地产生控制信号EN2给多工复用器M2和第二容错开关TG2x。当硅通孔结构TSV2失效时(例如当节点N22’没有信号时)，控制信号EN2为逻辑0，以使多工复用器M2选择将第一 容错开关TG2输出的频率信号CLK传送给频率树432，并且截止第二容错开关TG2x，避免第一容错开关TG2输出信号干扰第三控制电路630。当第三控制电路630侦测到硅通孔结构TSV2有效时(例如当节点N22’有信号时)，控制信号EN2为逻辑1，以使多工复用器M2选择将缓冲器B2输出的频率信号CLK传送给频率树432，并且使第二容错开关TG2x导通。与非门640的第一输入端接收第二控制电路620所输出的控制信号ENl。与非门640的第二输入端接收第三控制电路630所输出的控制信号EN2。与非门640的输出端输出控制信号EN给第一容错开关TGl与TG2。当控制信号ENl与EN2均为逻辑I时，也就是当硅通孔结构TSVl与TSV2均为有效时，控制信号EN才会截止第一容错开关TGl与TG2，否则导通第一容错开关TGl与TG2。图7是依照本实施例说明图6中控制电路610的电路示意图。图6中其它控制电路620与630的实现方式可以参照控制电路610的相关说明。请参照图7，第一控制电路610包括非门 611、P 通道金属氧化物半导体(P-channel metal oxide semiconductor, PMOS)晶体管612、非门613、N通道金属氧化物半导体(N-channel metal oxide semiconductor,NM0S)晶体管614与非门615。当频率信号TCLK存在时，频率信号TCLK会以规律的方式转态于逻辑I与逻辑0之间。当频率信号TCLK为逻辑I时，PMOS晶体管612为导通，使得非门613输出逻辑O。非门613输出的逻辑0会使NMOS晶体管614为截止，且使非门615输出的控制信号ENT为逻辑I。当频率信号TCLK为逻辑0时，PMOS晶体管612为截止。在PMOS晶体管612与NMOS晶体管614均为截止的情况下，非门613的输入端的逻辑状态会因寄生电容而暂时保持于逻辑1，使得非门613保持输出逻辑O。非门613输出的逻辑0会使NMOS晶体管614保持截止，且使非门615输出的控制信号ENT保持为逻辑I。当频率信号TCLK不存在时，非门611的输入端可能是逻辑0状态、浮接(f loting)状态或高阻抗状态，因此非门611的输出端保持于逻辑1，进而使PMOS晶体管612保持截止。若NMOS晶体管614为截止的情况下，非门613的输入端的逻辑状态会因寄生电容漏电效应而在一预定时间内由逻辑I转态为逻辑O。一旦非门613的输入端为逻辑0，NMOS晶体管614会被导通，且使非门615输出的控制信号ENT转态为逻辑O。因此，自我控制单元320可以依据频率信号TCLK的有无而自动控制测试开关TGT。上述实施例中第一芯片410与第二芯片420相互邻接，然而本实施例的实施方式不以此为限。例如，图8是依照本发明另一实施例说明图2所示硅通孔容错单元200的示意图。图8所示硅通孔容错单元200可以參照图5的相关说明。不同于图5所示实施例之处，在于此芯片叠层还包括至少ー个第三芯片830。所述至少ー个第三芯片830叠层于第一芯片410与第二芯片420之间，而这些硅通孔结构TSVl TSV3穿过所述至少ー第三芯片830且分别电性连接于第一节点Nl1 Nl3与第二节点NA N23之间。综上所述，在此说明ー种硅通孔的容错方法。此硅通 孔的容错方法包括配置η个硅通孔结构TSVl TSVn在芯片叠层的第一芯片与第二芯片之间，其中硅通孔结构TSVi电性连接第一芯片的第一节点Nli与第二芯片的第二节点N2i，其中I彡i彡η且η为整数；配置开关模块于第二芯片，其中开关模块耦接于第二节点NA Ν2η与第二芯片的测试路径之间；在正常操作状态下，当硅通孔结构TSVl TSVn有效时，使开关模块不连接该测试路径与第二节点NA Ν2η ;在正常操作状态下，当硅通孔结构TSVi失效时，使开关模块将第ニ节点N2i连接至其它第二节点中至少其中之一；以及在ー测试状态下，使开关模块将该测试路径连接至这些第二节点NA N2n。在一些实施例中，所述硅通孔的容错方法还包括当硅通孔结构TSVi有效时，以第一延迟时间将第二节点NA的信号传递至第二芯片的第三节点N3i ;以及当硅通孔结构TSVi失效时，以小于该第一延迟时间的第二延迟时间将第二节点NA的信号传递至第二芯片的第三节点N3it)上述诸实施例中关于容错三维频率网络合成(Fault-tolerant 3D clocknetwork synthesis)的伪码(pseudo code)如下Inputs A set of sinks distributed on N tiersOutputs A fault-tolerant 3D clock network with TFUsInitialization put all sinks to the pool ；while pool is not empty dobottom-up tree construction ；if a TSVi, j is needed thensearch for the possible pairing T SVs within a feasible range T ；if pairing TSVs are found theninsert the TFU using the pairing TSV with the minimum distance to TSVi,j ;elseapply the double TSV technique ；end ifend ifoptimize slew and skew by inserting buffers ；add parent nodes to the pool ；end whilesynthesize the remainder of the 2D redundant tree in each tier
在上述伪码中，TFU表示上述娃通孔的容错单元200。「double TSV technique」表示传统利用冗余娃通孔的现有容错技术。上述「feasible range T」越大,则冗余路径311可能越长，也就是信号延迟时间越大。综上所述，本实施例利用芯片叠层中具有相同信号特性的硅通孔结构TSVl TSVn相互组成此容错单元200。此容错単元200不需增加额外的硅通孔结构。也就是说，在正常操作状态下，硅通孔结构 TSVl TSVn各自从第一芯片410传递具有相同特性的多个信号(例如频率信号CLK)至第二芯片420的多个电路模块(例如频率树431与432)。硅通孔结构TSVl TSVn都不是冗余硅通孔。当其中一个硅通孔结构TSVi失效而无法将信号CLK传递至第二芯片420的节点NA吋，开关模块210可以引用其它硅通孔结构的信号(相同特性的信号)输送至节点N2it)因此，容错単元200可以实现芯片叠层中硅通孔容错的功效。图9是依照另ー实施例说明ー种硅通孔的容错单元900的功能方块示意图。硅通孔的容错单元900包括n个硅通孔结构(例如图9中TSV1、TSV2、TSV3、. . .、TSVn)、n个第ー节点(例如图9中NlpNl^Nlp. · .、Ν1η)、η个第二节点(例如图9中叫、吧2』23、· ·.、
Ν2η)、η个延迟调整模块(例如图9中DL1' DL2、DL3.....DLn)、一个开关模块910以及ー个
自我控制单元920，其中η为整数。容错单元900的实施方式可以參照容错单元200的相关说明。不同于容错单元200之处，在于容错单元900省略了第二容错开关(例如图3所示第二容错开关TGlx TGnx)。请參照图9，若开关模块910传输频率信号CLK的信号延迟量小于电路设计规格，也就是开关模块910的信号延迟量可以被容忍，则图9所示延迟调整模块DL1 DLn可以被省略/移除。若延迟调整模块DLi被省略，则第二节点N2i直接连接至节点N2/与开关模块910，也就是节点N2/连接至第二芯片420中的ー个频率树。图10是依照本实施例说明图9所示娃通孔容错单元900的示意图。图10所示实施例可以參照图2与图5的相关说明。开关模块910包含冗余路径311、测试开关TGT以及η个容错开关。在本实施例中，η为2，因此图10仅绘示容错开关TGl与TG2。请參照图10的下半部，硅通孔结构TSV1、TSV2与TSV3配置于第一芯片410与第二芯片420之间，因此第一芯片410的频率信号CLK可以经由硅通孔结构TSVl、TSV2与TSV3传输到第二芯片420的不同频率树。图10的上半部绘示了在芯片叠层后第二芯片420的硅通孔容错单元900的等效电路。在电源启动(power on)后的一段预设时间，在电路及元件已达稳定后，自我控制单元920可以侦测一次测试路径有无频率信号TCLK，以及侦测一次节点N2/ N2n’有没有信号。在芯片叠层前，当传输频率信号TCLK的测试路径具有信号吋，自我控制单元920通过控制信号ENT使测试开关TGT为导通，因此该测试路径连接至冗余路径311。当节点’ N2n’都没有信号吋，自我控制单元920还通过控制信号EN使容错开关TGl TG2为导通。同吋，自我控制单元320通过控制信号ENl使多エ复用器M1选择将开关模块910的容错开关TGl连接至频率树431，以及通过控制信号EN2使多エ复用器M2选择将开关模块910的容错开关TG2连接至频率树432。在此测试状态下，测试用的频率信号TCLK可以经由测试路径、冗余路径311、开关TGl与多エ复用器M1传输给频率树431，以及经由测试路径、冗余路径311、开关TG2与多エ复用器M2传输给频率树432。
在芯片叠层后，第二芯片420可以进行正常操作。也就是说，硅通孔结构TSVl TSVn分别连接至节点N2/ N2n’，且测试路径不再传输频率信号TCLK。因此，自我控制单元920通过控制信号ENT使测试开关TGT为截止，以使冗余路径311隔离于测试路径。自我控制单元920可以侦测节点N2/与N22’以获知硅通孔结构TSVl与TSV2是否失效。当自我控制单元920侦测到硅通孔结构TSVl与TSV2均为有效(也就是节点N2/与N22’都具有信号)时，自我控制单元920停止侦测硅通孔结构TSVl TSVn，也就是停止侦测节点吧/与吧/。然后，自我控制单元920通过控制信号EN使容错开关TGl TG2为截止。同时，自我控制单元920通过控制信号ENl使多工复用器M1选择将缓冲器B1的输出端连接至频率树431，以及通过控制信号EN2使多工复用器M2选择将缓冲器B2的输出端连接至频率树432。因此，频率信号CLK可以经由硅通孔结构TSVUfA N2/、缓冲器B1与多工复用器M1传送至频率树431，而频率信号CLK也可以经由硅通孔结构TSV2、节点N22’、缓冲器B2与多工复用器M2传送至频率树432。当自我控制单元920侦测到硅通孔结构TSVl失效时，也就是侦测到节点N2i’没有信号时，自我控制单元920停止侦测硅通孔结构TSVl TSV2。然后，自我控制单元920除了通过控制信号ENT使测试开关TGT保持截止，还通过控制信号EN使容错开关TGl TG2·为导通。同时，自我控制单元920通过控制信号ENl使多工复用器M1选择将容错开关TGl连接至频率树431，以及通过控制信号EN2使多工复用器M2选择将缓冲器B2的输出端连接至频率树432。因此，硅通孔结构TSV2除了将频率信号CLK经由节点N22’、缓冲器B2与多工复用器M2传送至频率树432之外，硅通孔结构TSV2同时将频率信号CLK经由节点N22’、容错开关TG2、冗余路径311、容错开关TGl与多工复用器M1传送至频率树431。其中，缓冲器B2的延迟时间约略等于容错开关TG2、冗余路径311与容错开关TGl三者的总延迟时间。因此，失效的硅通孔结构TSVl所对应的频率树431可以从有效的硅通孔结构TSV2获得频率信号CLK。同理可推，当自我控制单元920侦测到硅通孔结构TSV2失效时，也就是侦测到节点N22’没有信号时，自我控制单元920停止侦测硅通孔结构TSVl TSV2。然后，自我控制单元920通过控制信号ENl使多工复用器M1选择将缓冲器B1的输出端连接至频率树431，以及通过控制信号EN2使多工复用器M2选择将容错开关TG2连接至频率树432。因此，硅通孔结构TSVl除了将频率信号CLK经由节点N2/、缓冲器B1与多工复用器M1传送至频率树431之外，硅通孔结构TSVl同时将频率信号CLK经由容错开关TGl、冗余路径311、容错开关TG2与多工复用器M2传送至频率树432。其中，缓冲器B1的延迟时间约略等于容错开关TGl、冗余路径311与容错开关TG2三者的总延迟时间。因此，失效的硅通孔结构TSV2所对应的频率树432可以从有效的硅通孔结构TSVl获得频率信号CLK。上述开关TG1、TG2与TGT的真值表可参照表2所述。用于控制开关TG1、TG2、TGT与多工复用器M1J2的控制信号ENT、EN、EN1与EN2可以用手动机制设定，也可以用自我控制单元920依据硅通孔结构TSVl与TSV2的状态来自动设定控制信号ENT、EN、EN1与EN2。表2 :在图10中开关了61、了62、了61'与多工复用器札、112的真值表
权利要求
1.一种硅通孔的容错单元，其特征在于，包括 η个硅通孔结构TSVl TSVn，其中η为整数； η个第一节点Nl1 Ν1η，配置于一芯片叠层的一第一芯片上； η个第二节点N2i Ν2η，配置于该芯片叠层的一第二芯片上，其中该硅通孔结构TSVi电性连接于该第一节点Nli与该第二节点N2i之间，而I彡i彡η ;以及 一开关模块，配置于该第二芯片，该开关模块耦接于这些第二节点N2i N2n与该第二芯片的一测试路径之间；其中在一正常操作状态下，当这些硅通孔结构TSVl TSVn有效时，该开关模块不连接该测试路径与这些第二节点N2i N2n ;在该正常操作状态下，当该硅通孔结构TSVi失效时，该开关模块将该第二节点N2i连接至其它第二节点中至少其中之 一；以及在一测试状态下，该开关模块将该测试路径连接至这些第二节点N2i N2n。
2.根据权利要求I所述硅通孔的容错单元，其特征在于，该芯片叠层还包括至少一第三芯片，所述至少一第三芯片叠层于该第一芯片与该第二芯片之间，而这些硅通孔结构TSVl TSVn穿过所述至少一第三芯片分别电性连接于这些第一节点Nl1 Nln与这些第二节点N2i N2n之间。
3.根据权利要求I所述硅通孔的容错单元，其特征在于，该开关模块包括 一冗余路径； 一测试开关，连接于该冗余路径与该测试路径之间，其中在该正常操作状态下，该测试开关为截止，而在该测试状态下，该测试开关为导通； η个第一容错开关TGl TGn，该第一容错开关TGi的第一端与第二端分别耦接于该冗余路径与该第二节点N2i ;以及 η个第二容错开关TGlx TGnx,该第二容错开关TGix的第一端与第二端分别稱接于该硅通孔结构TSVi与该第一容错开关TGi的第二端； 其中在该测试状态下，这些第一容错开关TGl TGn为导通，这些第二容错开关TGlx TGnx为截止；在该正常操作状态下，当这些硅通孔结构TSVl TSVn有效时，这些第一容错开关TGl TGn为截止；以及在该正常操作状态下，当该硅通孔结构TSVi失效时，该第一容错开关TGi与这些第一容错开关TGl TGn中另一第一容错开关为导通，而其它第一容错开关为截止，以及该第二容错开关TGix为截止，而其它第二容错开关为导通。
4.根据权利要求3所述硅通孔的容错单元，其特征在于，还包括 一自我控制单元，该自我控制单元的第i个侦测端连接至该硅通孔结构TSVi，该自我控制单元的多个输出端分别连接至该测试开关的控制端、该第一容错开关TGi的控制端与该第二容错开关TGix的控制端； 其中当该测试路径具有信号时，该自我控制单元控制该测试开关以使该测试路径连接至该冗余路径；当该硅通孔结构TSVi具有信号时，该自我控制单元控制该第二容错开关TGix以使该第二容错开关TGix为导通；以及当该硅通孔结构TSVi没有信号时，该自我控制单元使该第二容错开关TGix为截止，以及使该第一容错开关TGi与这些第一容错开关TGl TGn中另一第一容错开关为导通，而其它第一容错开关为截止。
5.根据权利要求I所述硅通孔的容错单元，其特征在于，该开关模块包括 一冗余路径； 一测试开关，连接于该冗余路径与该测试路径之间，其中在该正常操作状态下，该测试开关为截止，而在该测试状态下，该测试开关为导通；以及 n个容错开关TGl TGn，该容错开关TGi的第一端耦接于该冗余路径，该容错开关TGi的第二端耦接于该硅通孔结构TSVi与该第二节点N2i ； 其中在该测试状态下，这些容错开关TGl TGn为导通；在该正常操作状态下，当这些硅通孔结构TSVl TSVn有效时，这些容错开关TGl TGn为截止；以及在该正常操作状态下，当该硅通孔结构TSVi失效时，该容错开关TGi与这些容错开关TGl TGn中另一容错开关为导通，而其它容错开关为截止。
6.根据权利要求5所述硅通孔的容错单元，其特征在于，还包括 一自我控制单元，该自我控制单元的第i个侦测端连接至该硅通孔结构TSVi，该自我控制单元的多个输出端分别连接至该测试开关的控制端、该第一容错开关TGi的控制端与该第二容错开关TGix的控制端； 其中当该测试路径具有信号时，该自我控制单元控制该测试开关以使该测试路径连接至该冗余路径；当该自我控制单元侦测到这些硅通孔结构TSVl TSVn都具有信号时，该自我控制单元停止侦测这些硅通孔结构TSVl TSVn，并控制这些容错开关TGl TGn为截止；以及当该自我控制单元侦测到该硅通孔结构TSVi没有信号时，该自我控制单元停止侦测这些硅通孔结构TSVl TSVn，并控制该容错开关TGi与这些容错开关TGl TGn中另一容错开关为导通，而其它容错开关为截止。
7.根据权利要求I所述硅通孔的容错单元，其特征在于，该第二节点N2i连接至该第二芯片的一频率树。
8.根据权利要求I所述硅通孔的容错单元，其特征在于，还包括 n个延迟调整模块DL1 DLn，配置于该第二芯片，该延迟调整模块DLi耦接于该第二节点N2i与该硅通孔结构TSVi之间，以及耦接于该第二节点N2i与该开关模块之间； 其中当该硅通孔结构TSVi有效时，该延迟调整模块DLi以一第一延迟时间传递信号于该硅通孔结构TSVi与该第二节点N2i之间；当该硅通孔结构TSVi失效时，该延迟调整模块DLi以小于该第一延迟时间的第二延迟时间传递信号于该开关模块与该第二节点N2i之间。
9.根据权利要求8所述硅通孔的容错单元，其特征在于，该延迟调整模块DLi包括 一缓冲器，其输入端耦接至该硅通孔结构TSVi ;以及 一多工复用器，该多工复用器的第一输入端耦接至该缓冲器的输出端，该多工复用器的第二输入端耦接至该开关模块，而该多工复用器的输出端耦接至该第二节点N2i ； 其中当该硅通孔结构TSVi失效时，该多工复用器选择将该开关模块连接至该第二节点N2i ;当该硅通孔结构TSVi有效时，该多工复用器选择将该缓冲器的输出端连接至该第二节点N2it)
10.根据权利要求9所述硅通孔的容错单元，其特征在于，该开关模块包括 一冗余路径； 一测试开关，连接于该冗余路径与该测试路径之间，其中在该正常操作状态下，该测试开关为截止，而在该测试状态下，该测试开关为导通； n个第一容错开关TGl TGn，该第一容错开关TGi的第一端耦接于该冗余路径，该第一容错开关TGi的第二端耦接于该多工复用器的第二输入端；以及 n个第二容错开关TGlx TGnx,该第二容错开关TGix的第一端与第二端分别稱接于该硅通孔结构TSVi与该第一容错开关TGi的第二端； 其中在该测试状态下，这些第一容错开关TGl TGn为导通，这些第二容错开关TGlx TGnx为截止；在该正常操作状态下，当这些硅通孔结构TSVl TSVn有效时，这些第一容错开关TGl TGn为截止；以及在该正常操作状态下，当该硅通孔结构TSVi失效时，该第一容错开关TGi与这些第一容错开关TGl TGn中另一第一容错开关为导通，而其它第一容错开关为截止，以及该第二容错开关TGix为截止，而其它第二容错开关为导通。
11.根据权利要求9所述硅通孔的容错单元，其特征在于，该开关模块包括 一冗余路径； 一测试开关，连接于该冗余路径与该测试路径之间，其中在该正常操作状态下，该测试开关为截止，而在该测试状态下，该测试开关为导通；以及 η个容错开关TGl TGn，该容错开关TGi的第一端耦接于该冗余路径，该容错开关TGi的第二端耦接于该硅通孔结构TSVi与该多工复用器的第二输入端； 其中在该测试状态下，这些容错开关TGl TGn为导通；在该正常操作状态下，当这些硅通孔结构TSVl TSVn有效时，这些容错开关TGl TGn为截止；以及在该正常操作状态下，当该硅通孔结构TSVi失效时，该容错开关TGi与这些容错开关TGl TGn中另一容错开关为导通，而其它容错开关为截止。
12.根据权利要求9所述硅通孔的容错单元，其特征在于，该延迟调整模块DLi还包括 一自我控制单元，该自我控制单元的一侦测端连接至该硅通孔结构TSVi，该自我控制单元的一输出端连接至该多工复用器的控制端； 其中当该硅通孔结构TSVi具有信号时，该自我控制单元控制该多工复用器以使该缓冲器的输出端连接至该第二节点N2i ;以及当该硅通孔结构TSVi没有信号时，该自我控制单元控制该多工复用器以使该开关模块连接至该第二节点Ν2ρ
13.—种硅通孔的容错方法，其特征在于，包括 配置η个硅通孔结构TSVl TSVn于一芯片叠层的一第一芯片与一第二芯片之间，其中该硅通孔结构TSVi电性连接该第一芯片的第一节点Nli与该第二芯片的第二节点N2i;其中I≤i≤η且η为整数； 配置一开关模块于该第二芯片，其中该开关模块耦接于这些第二节点N2i Ν2η与该第二芯片的一测试路径之间； 在一正常操作状态下，当这些硅通孔结构TSVl TSVn有效时，使该开关模块不连接该测试路径与这些第二节点N2i N2n ； 在该正常操作状态下，当该硅通孔结构TSVi失效时，使该开关模块将该第二节点N2i连接至其它第二节点中至少其中之一；以及 在一测试状态下，使该开关模块将该测试路径连接至这些第二节点N2i N2n。
14.根据权利要求13所述硅通孔的容错方法，其特征在于，该芯片叠层还包括至少一第三芯片，所述至少一第三芯片叠层于该第一芯片与该第二芯片之间，而这些硅通孔结构TSVl TSVn穿过所述至少一第三芯片分别电性连接于这些第一节点Nl1 Nln与这些第二节点N2i N2n之间。
15.根据权利要求13所述硅通孔的容错方法，其特征在于，还包括 当该硅通孔结构TSVi有效时，以一第一延迟时间将该硅通孔结构TSVi的信号传递至该第二节点N2i ;以及 当该硅通孔结构TSVi失效时，以小于该第一延迟时间的一第二延迟时间将该开关模块的信号传递至该第二节点N2it)
全文摘要
本发明公开了一种硅通孔的容错单元与容错方法。硅通孔容错单元包括硅通孔结构TSV1～TSVn、节点N11～N1n、节点N21～N2n以及开关模块。硅通孔结构TSVi连接于第一芯片的节点N1i与第二芯片的节点N2i之间，其中1≤i≤n。开关模块连接于第二芯片的节点N21～N2n与第二芯片的测试路径之间。在正常操作状态下，当硅通孔结构TSV1～TSVn有效时，开关模块不连接该测试路径与节点N21～N2n。在正常操作状态下，当硅通孔结构TSVi失效时，开关模块将节点N2i连接至其它第二节点中至少其中之一。在测试状态下，开关模块将该测试路径连接至节点N21～N2n。本发明容错单元不需增加额外的硅通孔结构便可以实现硅通孔容错的效果。
文档编号H01L23/525GK102709272SQ20111019686
公开日2012年10月3日 申请日期2011年7月14日 优先权日2011年3月28日
发明者史弋宇, 张世杰, 苏祐世, 龙巧玲 申请人:财团法人工业技术研究院