专利名称：Mos晶体管的制造方法
技术领域：
本发明涉及半导体制造领域，尤其涉及一种MOS晶体管的制造方法。
背景技术：
随着MOSFET器件尺寸不断缩小，特别是进入到65纳米及以下节点，MOSFET器件由于极短沟道而凸显了各种不利的物理效应，特别是短沟道效应(SCE)，使得器件性能和可靠性退化，限制了尺寸的进一步缩小。目前，通常使用超浅结结构(结深低于IOOnm的掺杂结，USJ)，来改善器件的短沟道效应。如图I所所示，现有技术中，通常在硅衬底100上形成栅极结构101后，采用第一离子、第二离子依次进行低能量轻掺杂源/漏区(LDD)离子注入形成轻掺杂源/漏延伸区102，达到超浅结的目的。然而，器件尺寸的进一步减小要求器件制造中形成更浅的超浅结， 器件具有更低的结电容和结漏电性能，上述工艺中已经无法满足器件制造的要求。
发明内容
本发明的目的在于提供一种MOS晶体管的制造方法，能有利于形成更浅的超浅结，有效控制短沟道效应。为解决上述问题，本发明提出一种MOS晶体管的制造方法，该方法包括如下步骤提供半导体衬底；在所述半导体衬底上形成栅极结构，所述栅极结构包括栅氧化层以及位于所述栅氧化层上的多晶硅层；氧化所述栅极结构的侧壁以形成氧化壁；以所述栅极结构及氧化壁为掩膜，去除部分所述半导体衬底；在所述半导体衬底、栅极结构以及氧化壁表面沉积介电层；刻蚀所述介电层以在栅极结构及氧化壁下方保留的半导体衬底两侧形成侧墙，所述侧墙的顶部低于所述栅氧化层的底部；在所述半导体衬底上形成顶部至所述栅氧化层的底部的硅外延层；以所述栅极结构及氧化壁为掩膜，在所述硅外延层中进行轻掺杂源/漏区离子注入以形成超浅结。进一步的，所述栅极结构的宽度为O. 015 μ m 10 μ m。进一步的，所述侧墙顶部至所述栅氧化层底部的高度为30nm lOOnm。进一步的，所述侧墙的厚度为3nm lOOnm。进一步的，所述侧墙底部至所述栅氧化层底部的高度为O. 06 μ m O. 6 μ m。进一步的，所述半导体衬底为硅衬底。进一步的，在所述半导体衬底上形成栅极结构之前，还包括在所述硅衬底中注入锗离子，快速退火形成锗硅层； 在所述硅锗层上形成应变硅层。
进一步的，向所述硅衬底中注入锗离子的剂量为1E15 lE16/cm2。在所述半导体衬底上形成栅极结构之前，还包括在所述硅衬底上生长锗硅层；在所述硅锗层上形成应变硅层。进一步的，采用硅烷和锗烷作为源气体，通过化学气相沉积在所述硅衬底上生长
锗硅层。进一步的，所述锗娃层的厚度为30nm lOOnm。
进一步的，所述应变娃层的厚度为30nm lOOnm。进一步的，以所述栅极结构及氧化壁为掩膜，刻蚀所述半导体衬底的步骤包括以所述栅极结构及氧化壁为掩膜，依次刻蚀所述应变硅层和锗硅层。进一步的，所述侧墙的底部通过向其正下方的半导体衬底注入氧而埋入所述半导体衬底中。进一步的，所述栅极结构包括氧化盖层和氮化盖层。进一步的，氧化所述栅极结构的侧壁以形成氧化壁之后，还包括移除所述氮化盖层。进一步的，所述介电层为氮化硅、氧化硅和氮氧化硅中的一种或多种。与现有技术相比，本发明提出的MOS晶体管的制造方法，通过顶部低于所述栅氧化层底部的侧墙来抑制后续轻掺杂源/漏区(LDD)离子注入后的径向扩散，控制形成的轻掺杂源/漏(LDD)延伸区的深度，有利于获得更浅的超浅结，有效控制短沟道效应；进一步的，通过应变硅层和锗硅层增大电荷迁移率，降低结电容和结漏电。
图I是现有技术的一种MOS晶体管结构示意图；图2是本发明具体实施例的MOS晶体管制造工艺流程图；图3A至3J本发明具体实施例的MOS晶体管制造的剖面结构示意图。
具体实施例方式本发明提供一种MOS晶体管的制造方法，该方法包括如下步骤提供半导体衬底；在所述半导体衬底上形成栅极结构，所述栅极结构包括栅氧化层以及位于所述栅氧化层上的多晶硅层；氧化所述栅极结构的侧壁以形成氧化壁；以所述栅极结构及氧化壁为掩膜，去除部分所述半导体衬底；在所述半导体衬底、栅极结构以及氧化壁表面沉积介电层；刻蚀所述介电层以在栅极结构及氧化壁下方保留的半导体衬底两侧形成侧墙，所述侧墙的顶部低于所述栅氧化层的底部；在所述半导体衬底上形成顶部至所述栅氧化层的底部的硅外延层；以所述栅极结构及氧化壁为掩膜，在所述硅外延层中进行轻掺杂源/漏区离子注入以形成超浅结。
以下结合附图和具体实施例对本发明提出的MOS晶体管的制造方法作进一步详细说明。如图2所示，本实施例由S201至S209所示步骤完成，下面结合图2所示的MOS晶体管的制造工艺流程图和图3A 3J所示的MOS晶体管的制造工艺剖面结构示意图对上述MOS晶体管的制造方法作详细的描述。S201，提供硅衬底，向所述硅衬底中注入锗离子，快速退火形成锗硅层。参考图3A，提供硅衬底300，向所述硅衬底300中注入锗离子，剂量为1E15 lE16/cm2，可以在锗离子注入过程中不断改变注入剂量，进行非均匀注入；快速退火形成的锗硅(SiGe)层301，为非均匀锗掺杂的SLxGex层，厚度为30nm lOOnm。
其他实施例中，可以采用硅烷和锗烷作为源气体，通过化学气相沉积在所述硅衬底300上生长锗硅层301，化学气相沉积时改变锗烷的分压力可以生长出梯度的锗硅层301。S202，在所述硅锗层上形成应变硅层。参考图3B，在所述硅锗层301上形成应变硅(Si)层302，应变硅层302可以通过在所述硅锗层301上进行硅外延生长形成，应变硅层302的厚度为30nm lOOnm。S203,在所述应变硅层上形成栅极结构，所述栅极结构包括栅氧化层以及位于所述栅氧化层上的多晶硅层。参考图3C，在应变硅层302上依次沉积形成栅氧化层薄膜303a、多晶硅层薄膜304a、氧化盖层薄膜305c和氮化盖层薄膜306a。参考图3D，可以以图案化的光刻胶(未图示)为掩膜，对图3C中所示的氮化盖层薄膜306a、氧化盖层薄膜305c、多晶硅层薄膜304a和栅氧化层薄膜303a依次刻蚀以形成栅极结构，该图案化的光刻胶的图案与该MOS晶体管要求的栅极结构一致，所以，刻蚀得到的氮化盖层306、氧化盖层305、多晶硅层304和栅氧化层303形成栅极结构，本实施例中，所述栅极结构的宽度为O. 015 μ m 10 μ m。氮化盖层306和氧化盖层305在本步骤的刻蚀工艺中保护栅极结构的多晶硅层304。S204，氧化所述栅极结构的侧壁以形成氧化壁。参考图3E，氧化所述栅极结构的侧壁以形成氧化壁305a，氧化壁305a主要是保护多晶硅层304和栅氧化层303在后续的刻蚀工艺中不被侧向侵蚀，保持MOS晶体管的栅极结构的宽度尺寸；形成氧化壁305a之后可通过刻蚀移除氮化盖层306，氧化盖层305此时保护了多晶硅层304和栅氧化层303。S205，以所述栅极结构及氧化壁为掩膜，依次刻蚀所述应变硅层和锗硅层。参考图3F，以所述栅极结构及氧化壁为掩膜，即以所述栅氧化层303、多晶硅层304、氧化盖层305和氧化壁305a为掩膜，依次刻蚀所述应变硅层302和锗硅层301。本步骤中所述应变硅层302和锗硅层301刻蚀后形成了 MOS晶体管的应变沟道区，可以增大后续沟道离子注入该应变沟道区形成的应变Si沟道的电荷迁移率，降低结电容和结漏电。S206，在所述半导体衬底、栅极结构以及氧化壁表面沉积介电层。参考图3G，在所述半导体衬底、栅极结构以及氧化壁表面沉积介电层，即在硅衬底300暴露出的上表面、锗硅层301、应变硅层302和氧化壁305a的侧表面以及氧化盖层305和氧化壁305a上表面沉积介电层307,介电层307可以为氮化娃,氧化娃和氮氧化娃中的一种或多种。S207，刻蚀所述介电层以在栅极结构及氧化壁下方保留的半导体衬底两侧形成侧墙，所述侧墙的顶部低于所述栅氧化层的底部。参考图3H，刻蚀所述介电层307，以在栅氧化层303及氧化壁305a下方保留的应变硅层302和锗硅层 301的两侧形成顶部低于所述栅氧化层303底部(即应变硅层302顶部)的侧墙307a。优选的，刻蚀所述介电层307以在栅氧化层303及氧化壁305a下方保留的应变硅层302和锗硅层301的两侧形成侧墙307a的步骤之后，还包括向所述侧墙307a底部正下方的半导体衬底注入氧，以使所述侧墙307a的底部埋入所述硅衬底300中，即形成了埋层侧墙。所述侧墙307a顶部至所述栅氧化层303底部的高度h为30nm lOOnm，所述侧墙307a底部至所述栅氧化层303底部的高度d为O. 06 μ m O. 6 μ m，侧墙307a的厚度w为3nm IOOnm0S208，在所述硅衬底上形成硅外延层，并平坦化所述硅外延层的顶部至所述栅氧化层的底部。参考图31，在所述硅衬底300上，所述侧墙307a外侧生长形成硅外延层308，并平坦化至应变硅层301顶部。S209，以所述栅极结构及氧化壁为掩膜，在所述硅外延层中进行轻掺杂源/漏区离子注入以形成超浅结。参考图3J，在所述硅衬底300上形成平坦化的硅外延层308之后，以所述应变硅层302上方的栅极结构和氧化壁305a为掩膜，即以所述栅氧化层303、多晶硅层304、氧化盖层305和氧化壁305a为掩膜，在所述硅外延层308的表层中进行轻掺杂源/漏区离子注入，在氮气或氩气等惰性气体环境下快速退火，激活注入离子和消除注入缺陷，形成超浅结309。本步骤中，由于顶部低于所述栅氧化层303底部的侧墙307a的存在使得注入的轻掺杂源/漏区离子的径向扩散受到抑制，有效控制了形成的超浅结309的结深，以获得更长的有效沟道，进而有效控制了器件的短沟道效应(SCE)，降低器件尺寸减小所带来的击穿效应以及由其引起的结漏电，提高器件性能。请继续参考图3J，后续工艺中，还可以以所述应变硅层302上方的器件结构为掩膜，即以所述栅氧化层303、多晶硅层304、氧化盖层305和氧化壁305a为掩膜，在所述应变硅层302中进行沟道离子注入，快速退火处理，使注入离子扩散均匀，形成应变硅沟道区域302a ;进一步以所述应变硅层302上方的器件结构为掩膜，即以所述栅氧化层303、多晶硅层304、氧化盖层305和氧化壁305a为掩膜，在所述硅外延层308中进行重掺杂源/漏极离子注入，快速退火处理，使注入离子扩散均匀，形成源/漏区310，进而形成源漏极，完成MOS晶体管的制作。由于硅锗层中有较大的锗原子存在，硅锗层的锗硅晶格与应变硅沟道区域的硅晶格尺寸不同，因而在应变硅沟道区域的硅上施加了应力。应变硅为MOS晶体管提供较高的载流子迁移率，降低MOS晶体管的结电容和结漏电。综上所述，本发明提出的MOS晶体管的制造方法，通过顶部低于所述栅氧化层底部的侧墙来抑制后续轻掺杂源/漏区(LDD)离子注入后的径向扩散，控制形成的轻掺杂源/漏(LDD)延伸区的深度，有利于获得更浅的超浅结，有效控制短沟道效应；进一步的，通过应变硅层和锗硅层增大电荷迁移率，降低结电容和结漏电。显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神
和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
权利要求
1.一种MOS晶体管的制造方法，其在于，包括 提供半导体衬底； 在所述半导体衬底上形成栅极结构，所述栅极结构包括栅氧化层以及位于所述栅氧化层上的多晶硅层； 氧化所述栅极结构的侧壁以形成氧化壁； 以所述栅极结构及氧化壁为掩膜，去除部分所述半导体衬底； 在所述半导体衬底、栅极结构以及氧化壁表面沉积介电层； 刻蚀所述介电层以在栅极结构及氧化壁下方保留的半导体衬底两侧形成侧墙，所述侧墙的顶部低于所述栅氧化层的底部； 在所述半导体衬底上形成硅外延层，并平坦化所述硅外延层的顶部至所述栅氧化层的底部； 以所述栅极结构及氧化壁为掩膜，在所述硅外延层中进行轻掺杂源/漏区离子注入以形成超浅结。
2.如权利要求I所述的MOS晶体管的制造方法，其特征在于，所述栅极结构的宽度为O.015 μ m 10 μ m。
3.如权利要求I所述的MOS晶体管的制造方法，其特征在于，所述侧墙顶部至所述栅氧化层底部的高度为30nm lOOnm。
4.如权利要求I所述的MOS晶体管的制造方法，其特征在于，所述侧墙的厚度为3nm lOOnm。
5.如权利要求I所述的MOS晶体管的制造方法，其特征在于，所述侧墙底部至所述栅氧化层底部的高度为O. 06 μ m O. 6 μ m。
6.如权利要求I所述的MOS晶体管的制造方法，其特征在于，所述半导体衬底为硅衬。
7.如权利要求6所述的MOS晶体管的制造方法，其特征在于，在所述半导体衬底上形成栅极结构之前，还包括 在所述硅衬底中注入锗离子，快速退火形成锗硅层； 在所述硅锗层上形成应变硅层。
8.如权利要求7所述的MOS晶体管的制造方法，其特征在于，向所述半导体衬底中注入锗离子的剂量为1E15 lE16/cm2。
9.如权利要求6所述的MOS晶体管的制造方法，其特征在于，在所述半导体衬底上形成栅极结构之前，还包括 在所述硅衬底上生长锗硅层； 在所述硅锗层上形成应变硅层。
10.如权利要求9所述的MOS晶体管的制造方法，其特征在于，采用硅烷和锗烷作为源气体，通过化学气相沉积在所述硅衬底上生长锗硅层。
11.如权利要求7-10中任一项所述的MOS晶体管的制造方法，其特征在于，所述锗硅层的厚度为30nm lOOnm。
12.如权利要求7-10中任一项所述的MOS晶体管的制造方法，其特征在于，所述应变硅层的厚度为30nm lOOnm。
13.如权利要求7-10中任一项所述的MOS晶体管的制造方法，其特征在于，以所述栅极结构及氧化壁为掩膜，去除部分所述半导体衬底的步骤包括 以所述栅极结构及氧化壁为掩膜，依次刻蚀所述应变硅层和锗硅层。
14.如权利要求I所述的MOS晶体管的制造方法，其特征在于，所述侧墙的底部通过向其正下方的半导体衬底注入氧而埋入所述半导体衬底中。
15.如权利要求I所述的MOS晶体管的制造方法，其特征在于，所述栅极结构还包括依次位于所述栅导电层上的氧化盖层和氮化盖层。
16.如权利要求15所述的MOS晶体管的制造方法，其特征在于，氧化所述栅极结构的侧壁以形成氧化壁的步骤之后，还包括 移除所述氮化盖层。
17.如权利要求I所述的MOS晶体管的制造方法，其特征在于，所述介电层为氮化硅、氧化硅和氮氧化硅中的一种或多种。
全文摘要
本发明提供一种MOS晶体管的制造方法，通过顶部低于所述栅氧化层底部的侧墙来抑制后续轻掺杂源/漏区(LDD)离子注入后的径向扩散，控制形成的轻掺杂源/漏(LDD)延伸区的深度，以使获得的超浅结更浅，减小短沟道效应，降低结电容；进一步的，通过应变硅层和锗硅层增大电荷迁移率，降低结电容和结漏电。
文档编号H01L21/336GK102903635SQ201110209589
公开日2013年1月30日 申请日期2011年7月25日 优先权日2011年7月25日
发明者赵猛 申请人:中芯国际集成电路制造(上海)有限公司