专利名称：半导体器件的制造方法
技术领域：
本发明涉及半导体器件的制造方法，具体地，涉及采用后栅(gate-last)工艺的半导体器件制造方法。
背景技术：
随着器件尺寸的持续减小，由于过高的栅电阻以及存在着多晶硅耗尽效应和在PMOS晶体管中的硼穿透效应，多晶硅栅妨碍了金属氧化物半导体(MOS)器件的性能的进一步的提高，同时多晶硅栅与高K栅介质集成时通常形成较高界面缺陷导致器件阈值的钉扎现象以及沟道中载流子迁移率的降低。因此，提出了其中采用金属栅代替多晶硅栅的栅结构。在MOS器件中集成金属栅/高K栅极叠层的工艺包括先栅(gate-first)工艺和后 栅(gate-last)工艺。在先栅工艺中，首先形成金属栅/高K栅极叠层，然后执行源/漏区注入和激活退火步骤。在源/漏区的激活退火步骤中许多金属栅的材料与高K栅介质发生反应。因此，在先栅工艺中，金属栅的材料受到限制，进而限制了器件的阈值电压的提高。而在后栅工艺中，首先形成例如多晶硅材料的假栅(即牺牲栅)，然后执行源/漏区注入和激活退火步骤，最后去除假栅并形成金属栅(即替代栅)。在后栅工艺中，金属栅的材料没有经受源/漏区的激活退火步骤，在形成金属栅后的处理温度通常低于500°C。采用后栅工艺，可以选择更多的材料用于形成金属栅，获得期望的阈值电压，并降低金属栅/高K的界面缺陷密度。因此，对于金属栅的集成，后栅工艺已经成为越来越有吸引力的选择。在后栅工艺中，在形成假栅之后需要在假栅上覆盖层间电介质(ILD)层，然后采用化学机械平面化(CMP)在ILD层上形成平整的表面，接着去除假栅并在由此形成的开口内填充金属栅的材料。而且，ILD层还隔开金属布线层和半导体器件的有源层，并采用穿过ILD层的导电通道实现金属布线和半导体器件的有源区之间的电连接。平整表面的ILD层有利于金属栅材料的沉积和图案化，并且有利于金属布线与下层的半导体器件之间的电绝缘，有利于多次金属布线互连的形成，而且由于不含有孔洞等缺陷而提高了半导体器件的机械强度和可靠性。然而，与先栅工艺相比，后栅工艺为了获得平整表面的ILD层而包含了附加的CMP处理，从而使得制造工艺的复杂性和成本增加，特别是在隔离超小栅长的栅极叠层结构的第一层隔离层上。而且CMP处理还存在如下技术难题
同平台CMP平坦多种材料(氧化硅、氮化硅、多晶硅)
超薄隔离层的终点监控(约100纳米厚，高均匀性)
需要发展高级昂贵的新研磨液
代替CMP处理，可以采用淀积共形绝缘层的方法，例如低温氧化物(LTO)层和位于LTO层上的旋涂玻璃(SOG)层的双层结构的ILD层结构，其中LTO层在大面积的晶片上形成共形的覆盖层，而SOG层进一步填充了表面形貌上的凹陷，从而可以获得大致平整的表面。
然后，为了进一步形成平整的表面，采用例如反应离子刻蚀的干法刻蚀对SOG层进行回刻蚀，以进行平面化。在反应离子刻蚀中通常采用三氟甲烷(CHF3)和氧(O2)的混合气体作为刻蚀气体。在Shinichi Takeshiro等人的美国专利No. 005316980A中，进一步提出采用三氟甲烷(CHF3)和六氟乙烷(C2F6)的混合气体作为刻蚀气体，以使对有机SOG层的刻蚀速率小于对下层的SiO2层的刻蚀速率，从而在下层的SiO2层局部暴露的情形下仍然能获得平整的结构表面。然而，上述现有的SOG层刻蚀方法实际上不能获得全局平整性。已经发现，在刻蚀过程中，SOG层在晶片中心位置的刻蚀速率小于晶片边缘位置的刻蚀速率，刻蚀后的SOG层的剖面形状为凸形。结果，晶片边缘的SOG层达不到所需的平整度而只能舍弃，这减小了可用于制造半导体器件的晶片面积。而且全局平坦化过程中的图形效应严重(不同图形尺寸、图形密度影响厚膜刻蚀速率)。
发明内容
本发明的目的是提供一种采用后栅工艺的半导体器件制造方法，其中利用刻蚀工艺代替CMP工艺获得了平整的ILD层表面。根据本发明的一个方面提供一种半导体器件的制造方法，包括
提供半导体衬底，在半导体衬底上形成有栅导体层和位于栅导体层两侧的源极区和漏极区，
在半导体衬底上形成蚀刻停止层，
在蚀刻停止层上形成LTO层，
化学机械平坦化所述LTO层，
在平坦化的LTO层上形成SOG层，所述蚀刻停止层、LTO层和SOG层构成前金属绝缘层， 回刻蚀前金属绝缘层的SOG层和蚀刻停止层，从而露出栅导体层，
除去栅导体层。
附图中相同的附图标记表示相同或相似的部分。其中，
图I示出根据本发明的制造半导体器件的方法的实施例的提供半导体衬底I的步骤。图2示出根据本发明的制造半导体器件的方法的实施例的形成沟槽的步骤。图3示出根据本发明的制造半导体器件的方法的实施例的在沟槽区域中的选择性外延而生长第二半导体材料的步骤。图4示出根据本发明的制造半导体器件的方法的实施例的在源区和漏区上形成金属半导体合金的步骤。图5示出根据本发明的制造半导体器件的方法的实施例的形成蚀刻停止层的步骤。图6示出根据本发明的制造半导体器件的方法的实施例的沉积低温氧化物(LTO)层的步骤。图7示出根据本发明的制造半导体器件的方法的实施例的平面化LTO层的步骤。
图8示出根据本发明的制造半导体器件的方法的实施例的形成SOG层的步骤。图9示出根据本发明的制造半导体器件的方法的实施例的回刻蚀SOG层和蚀刻停止层的步骤。图10示出了根据本发明的方法在去除多晶硅假栅后的半导体结构的截面示意图。图11示出了根据本发明的方法在形成金属栅后的半导体结构的截面示意图。
具体实施例方式下面，参考附图描述本发明的实施例的一个或多个方面，其中在整个附图中一般用相同的参考标记来指代相同的元件。在下面的描述中，为了解释的目的，阐述了许多特定的细节以提供对本发明实施例的一个或多个方面的彻底理解。然而，对本领域技术人员来说可以说显而易见的是，可以利用较少程度的这些特定细节来实行本发明实施例的一个或多个方面。·另外，虽然就一些实施方式中的仅一个实施方式来公开实施例的特定特征或方面，但是这样的特征或方面可以结合对于任何给定或特定应用来说可能是期望的且有利的其它实施方式的一个或多个其它特征或方面。根据本发明实施例的示例性的半导体器件的制造方法，参考图1，首先提供半导体衬底I。半导体衬底I的材料可以包括但不限于Si，SOI,应变Si，SSOI, SiGe, Ge,111-V,金属氧化物半导体，多晶硅等。尽管下文以单晶硅来描述本发明，然而在这里也明确地考虑了使用其它半导体材料的实施例。半导体衬底I包括通过浅沟槽隔离(STI)限定的半导体区域100 (有源区)。半导体区域100具有第一掺杂剂浓度的第一导电类型的掺杂。例如，半导体区域100可以是NMOS器件区域(例如，CMOS晶体管的NMOS器件区域)或PMOS器件区域(例如，CMOS晶体管的PMOS器件区域)，在NMOS器件区域形成NMOS器件，在PMOS器件区域形成PMOS器件。在半导体区域100上形成了晶体管的栅极叠层(包括栅介电层130、以及位于栅电介质130上的栅导体层132)，在栅极叠层的两侧形成了栅极侧墙136。该栅极叠层结构中的栅导体层132作为假栅，例如由多晶硅形成，并在形成平整的ILD层之后将被去除并由金属栅(即“替代栅”)代替。所述栅介电层130的材料可以包括高K (介电常数)材料或低K材料，例如Si02、Zr02、Hf02、Al203、HfSi0、HfSiON和/或其混合物。对于传统CMOS器件，所述栅介电层通常为例如SiO2的低K材料，而对于高K介质/金属栅的前栅工艺或后栅工艺而言栅介电层可以为Zr02、HfO2, A1203、HfSiO、HfSiON和/或其混合物的高K材料。所述栅介电层可以通过热生长工艺形成，例如氧化、氮化、或氧氮化。作为替代，栅极介电层可以通过沉积工艺形成，例如化学气相沉积(CVD)、等离子辅助CVD、原子层沉积(ALD)、蒸镀、反应溅射、化学溶液沉积或其他类似沉积工艺，所述栅介电层还可以利用任何上述工艺的组合而形成。栅导体层132可以包括任何类型的导电材料，包括但不限于多晶硅、金属或金属合金、硅化物、导电氮化物、多晶硅锗或其组合。对于传统CMOS器件，所述通常为例如多晶娃，而对于高K介质/金属栅的前栅工艺,栅极导体可以为金属或金属合金。然后，如图2所示，采用刻蚀工艺在栅极结构的相对两侧的半导体衬底内形成沟槽120。作为示例，采用各向异性的干法蚀刻(例如RIE)形成矩形截面的沟槽，沟槽侧壁与半导体衬底表面垂直。本领域的技术人员可以理解，也可以形成其它形状的沟槽。例如，沟槽采用各向异性的干法蚀刻形成，其侧壁相对衬底表面倾斜一定角度；也可以采用各向同性的湿法蚀刻形成沟槽，采用各向同性的湿法蚀刻形成的沟槽的截面通常是曲面。对于给定的蚀刻速率,沟槽大小可根据蚀刻时间而调整。接着，如图3所示，通过在沟槽区域中的选择性外延而生长第二半导体材料160。第二半导体材料可以为Si，但优选地。第二半导体材料是与第一半导体材料不同的材料。在选择性外延期间，在暴露的半导体表面上沉积第二半导体材料，同时在绝缘体表面上不发生沉积，即，第二半导体材料的生长对于绝缘体表面是选择性的。暴露的半导体表面主要包括沟槽的内表面。外延地生长在沟槽中的第二半导体材料构成了源区和漏区。对于P型半导体器件(S卩，PMOS器件)，所述第二半导体材料可以为SihGex (Ge的原子数百分比X可以为40%，Ge的含量可以根据工艺需要灵活调节，如X可为10%-70%中的 任一值，具体地，X可为20%、30%、40%、50%或60%)可使第二半导体材料对所述PMOS器件的沟道区提供压应力，利于改善半导体器件性能。所述第二半导体材料可以以所述硅衬底为籽晶采用外延法形成。对于N型半导体器件(S卩，NMOS器件)，所述第二半导体材料可以为Si:C (C的原子数百分比可以为0-2%，如O. 5%、1%或I. 5%，C的含量可以根据工艺需要灵活调节)；可使第二半导体材料对所述NMOS器件的沟道区提供拉应力，利于改善半导体器件性能。所述第二半导体材料可以以所述硅衬底为籽晶采用外延法形成。可以在生成第二半导体材料过程中直接进行离子掺杂操作(即原位掺杂)，如在生成第二半导体材料的反应物中掺入包含掺杂离子成分的反应物；也可以在生成第二半导体材料后，再经由离子注入工艺进行离子掺杂。使用原位掺杂可以产生如下的优点由于被引入第二半导体材料的掺杂剂在原位掺杂期间被并入晶格结构的取代位置，因此消除了掺杂剂激活退火的需要，由此使得掺杂剂的热扩散最小化。尽管以源区和漏区大体上与半导体衬底I的顶表面共面描述本发明。然而源区和漏区可以升高到半导体衬底的顶表面之上，在这里明确地考虑了该变化。可选地，对于PMOS器件，所形成的第二半导体材料高出半导体衬底的顶表面；对于NMOS器件，所形成的第二半导体材料与半导体衬底的顶表面共面。沉积金属层(未示出)并诱发金属层与下面的半导体材料的反应而进行退火，从而在在源区和漏区上形成金属半导体合金170 (如图4所示)。根据本发明优选地，栅金属半导体合金不形成栅导体层132上。在第二半导体材料包括例如娃锗合金或者娃碳合金的娃合金的情况下，源和漏金属半导体合金包括例如硅化物锗化物合金或者硅化物碳合金的硅化物合金。形成各种金属半导体合金的方法在现有技术中是已知的。然后，如图5所示，在半导体衬底上形成蚀刻停止层144，例如氮化硅层。对于NMOS器件区域，氮化硅层能够形成张应力层；对于PMOS器件区域，氮化硅层能够形成压应力层。然后，如图6所示，在图5所示的半导体结构上沉积低温氧化物(LTO)层210。LTO层210的厚度约为50纳米至500纳米。用于形成LTO层210的化学气相沉积工艺是已知的。
随后，如图7所示，使LTO层210平面化，在蚀刻停止层停止。可使用多种平面化方法，例如化学机械抛光。接着如图8所示，在平面化的LTO层210上形成旋涂SOG层220。SOG层220的厚度约为10纳米至500纳米。用于形成SOG层220的旋涂工艺是已知的。接着，采用RIE工艺回刻蚀SOG层和蚀刻停止层，如图9所示。在该实例中，使用Rainbow 4420型等离子体刻蚀机(可购自美国的Lam Research Corporation)。例如，采用约为400W的RF功率，刻蚀气体为三氟甲烷(CHF3)、四氟化碳(CF4)、氩气(Ar)的混合气体，其中CHF3的流量约为50sccm，CF4的流量约为15sccm，Ar的流量约为300sccm，并保持反应室的气压约为250mtorr。在刻蚀过程中，控制回刻蚀的时间，使得RIE去除SOG层和蚀刻停止层，露出多晶硅层。SOG和氮化硅的时刻速率的比大于1.2比I。回刻蚀将多晶硅层上的SOG层和蚀刻停止层完全去除时停止。可选地半导体衬底上的其他部分上的SOG层没有完全去除。测量结果表明，所得到的结构的表面形貌的高度差hi的范围约为0nm〈HK40nm。高度差h2的·范围约为OnnKH1 <40nm。接着去除栅导体132。可以采用Cl基RIE或者TMAH湿法刻蚀。由于已经暴露栅导体132的顶部，刻蚀剂可以到达栅导体132，从而可以容易地去除栅导体132。图10示出了根据本发明的方法在去除多晶硅假栅后的半导体结构的截面示意图，形成了底部为栅电介质的开口。去除多晶硅的栅导体的刻蚀工艺是已知的。图11示出了根据本发明的方法在形成金属栅后的半导体结构的截面示意图，其中，在开口内填充金属栅232的材料。金属栅232可以由难熔金属(例如W、Ti、Ta、Mo等)和金属氮化物(例如TiN，TaN，HfN, MoN等)。可以采用低压化学气相淀积、金属有机化学气相沉积、原子层淀积、派射等方法形成金属栅232,厚度可选为20至5000 nm。替代地，在图10所示的步骤中，不仅去除了栅导体，而且进一步去除了底部的栅电介质，使得开口的底部为半导体衬底的顶部表面。然后，在图11所示的步骤中，重新沉积新的栅电介质和金属栅电极。在完成图1-11所示的步骤之后，按照本领域公知的方法，形成通孔、布线或接触，从而完成半导体器件的其他部分。如上所述，本发明提供了一种半导体器件的制造方法，首先提供半导体衬底，在半导体衬底上形成有栅导体层和位于栅导体层两侧的源极区和漏极区，在半导体衬底上形成蚀刻停止层，在蚀刻停止层上形成LTO层，化学机械平坦化所述LTO层，在平坦化的LTO层上形成SOG层，所述蚀刻停止层、LTO层和SOG层构成前金属绝缘层，回刻蚀前金属绝缘层的SOG层和蚀刻停止层，从而露出栅导体层，除去栅导体层，最后执行其他常规工艺从而完成半导体器件的制造。根据本发明，优选地回刻蚀后前金属绝缘层全局平坦度>90%，隔离区和有源区前金属绝缘层全局平坦度>90%，栅导体层附近前金属绝缘层平坦度>70%。根据本发明，优选地栅导体层上方前金属绝缘层形貌为凹形，凹形的最高处与最低处的高度差为O 40纳米，多晶硅假栅凸出临近前金属绝缘层O 40纳米。根据本发明，优选地蚀刻停止层是氮化硅层，栅导体层是多晶硅层。在氮化硅与SOG界面氮化硅与SOG的刻蚀速率比大于I. 2: I。化学机械平坦化步骤、回刻蚀步骤以及氮化硅与SOG的刻蚀速率比这些因素共同实现前金属绝缘层的全局平坦化。根据本发明，优选地氮化硅层是应力层，其用于检测化学机械平坦化所述LTO层的终点。根据本发明，优选地回刻蚀前金属绝缘层的SOG层和蚀刻停止层的刻蚀速率与对栅导体层的刻蚀速率比大于3: I。根据本发明，优选地SOG层可以为低粘滞系数的绝缘材料，如光刻胶；LTO层可以为保形性的绝缘材料，例如BPSG, Si02, F-Si02, C_Si02或low_k。
根据本发明，优选地在蚀刻停止层上形成厚度为50nm-500nm的LTO层，在平坦化的LTO层上形成10nm-500nm的SOG层，回刻蚀后金属绝缘层的厚度为10nm_300nm。此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、结构、制造、物质组成、手段、方法及步骤。根据本发明的公开内容，本领域技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，它们在执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果时，依照本发明的教导，可以对它们进行应用，而不脱离本发明所要求保护的范围。参照特定的优选实施方式描述了本发明，然而，其他实施方式也是可以的，例如，其他类型的应力产生材料也可使用，如对本领域技术人员来说将显而易见。另外，形成应力层的任选步骤也可根据所描述的实施方式的参数使用，如对本领域技术人员来说将显而易见。因此，所附的权利要求书的精神和范围不应当限制于在此包含的优选实施方式的描述。
权利要求
1.一种半导体器件的制造方法，包括 提供半导体衬底，在半导体衬底上形成有栅导体层和位于栅导体层两侧的源极区和漏极区， 在半导体衬底上形成蚀刻停止层， 在蚀刻停止层上形成LTO层， 化学机械平坦化所述LTO层， 在平坦化的LTO层上形成SOG层，所述蚀刻停止层、LTO层和SOG层构成前金属绝缘层， 回刻蚀前金属绝缘层的SOG层和蚀刻停止层，从而露出栅导体层， 除去栅导体层。
2.如权利要求I所述的方法，其中回刻蚀后前金属绝缘层全局平坦度>90%。
3.如权利要求I所述的方法，其中回刻蚀后隔离区和有源区前金属绝缘层全局平坦度>90% ο
4.如权利要求I所述的方法，其中回刻蚀后栅导体层附近前金属绝缘层平坦度>70%。
5.如权利要求I所述的方法，其中栅导体层上方前金属绝缘层形貌为凹形，凹形的最高处与最低处的高度差为O 40纳米。
6.如权利要求I所述的方法，其中多晶硅假栅凸出临近前金属绝缘层O 40纳米。
7.如权利要求I所述的方法，其中蚀刻停止层是氮化硅层，栅导体层是多晶硅层。
8.如权利要求7所述的方法，其中在氮化硅与SOG界面氮化硅与SOG的刻蚀速率比大于 I. 2:1。
9.如权利要求8所述的方法，其中化学机械平坦化步骤、回刻蚀步骤以及氮化硅与SOG的刻蚀速率比这些因素共同实现前金属绝缘层的全局平坦化。
10.如权利要求7所述的方法，其中氮化硅层是应力层，其用于检测化学机械平坦化所述LTO层的终点。
11.如权利要求7所述的方法，其中回刻蚀前金属绝缘层的SOG层和蚀刻停止层的刻蚀速率与对栅导体层的刻蚀速率比大于3: I。
12.如权利要求I所述的方法，其中SOG层为低粘滞系数的绝缘材料，如光刻胶。
13.如权利要求2所述的方法，其中低粘滞系数的绝缘材料包括光刻胶。
14.如权利要求I所述的方法，其中LTO层可以为保形性的绝缘材料。
15.如权利要求14所述的方法，其中保形性的绝缘材料包括BPSG，Si02,F_Si02，C-Si02 或 low-k。
16.如权利要求I所述的方法，其中在蚀刻停止层上形成厚度为50nm-500nm的LTO层。
17.如权利要求I所述的方法，其中在平坦化的LTO层上形成10nm-500nm的SOG层。
18.如权利要求I所述的方法，其中回刻蚀后金属绝缘层的厚度为10nm-300nm。
全文摘要
一种半导体器件的制造方法，包括提供半导体衬底，在半导体衬底上形成有栅导体层和位于栅导体层两侧的源极区和漏极区。在半导体衬底上形成蚀刻停止层。在蚀刻停止层上形成LTO层。化学机械平坦化所述LTO层。在平坦化的LTO层上形成SOG层，所述蚀刻停止层、LTO层和SOG层构成前金属绝缘层。回刻蚀前金属绝缘层的SOG层和蚀刻停止层，从而露出栅导体层。除去栅导体层。
文档编号H01L21/336GK102903621SQ201110215069
公开日2013年1月30日 申请日期2011年7月29日 优先权日2011年7月29日
发明者殷华湘, 徐秋霞, 孟令款, 陈大鹏 申请人:中国科学院微电子研究所