专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件。特别地，本发明涉及一种半导体器件，其在具有开路漏极信号端子的半导体器件中提供开路漏极信号端子的静电放电(ESD)保护元件。
背景技术：
在半导体器件中，开路漏极信号端子用于输出端子、输入端子或输入/输出端子(以下称为信号端子)，其被预计为施加高于电源电压的电压。对于不是开路漏极类型的普通信号端子(输出端子、输入端子或输入/输出端子中任一者)而言，例如，如日本未审专利申请公开Hei (平)11 (1999)-274404的图11中所示，通常在高电压侧的电源端子VDD和信号端子之间以及低电压侧的电源端子GND和信号端子之间提供信号端子的ESD保护元件(保护二极管等)。然而，在开路漏极信号端子中，在通常使用状态下，高于电源端子VDD的电压的电压(在N沟道开路漏极的情况下)或者低于电源端子GND的电压的电压(在P沟道开路漏极的情况下)被施加给信号端子。因此，在N沟道开路漏极的情况下，难于在信号端子和高电压侧的电源VDD之间提供诸如二极管的ESD保护元件。类似地，在P沟道开路漏极的情况下，难于在信号端子和低电压侧的电源GND之间提供ESD保护元件。因此，开路漏极信号端子的ESD信号端子的ESD保护需要不同于用于通常信号端子的ESD保护措施的ESD保护措施。特别地，为了当根据半导体器件的运行状态不需要运行所有功能中的一部分功能块时减少半导体器件的功耗，近来通过停止对上述功能块的电源供给来执行减小功耗的控制。这是因为不能忽略伴随着形成较短沟道的MOS晶体管的泄漏电流。在这种情况下，电源供给停止且高电压侧的电源电压VDD降至低电压侧的电源电压GND。结果，高于电源电压VDD的信号电压施加至功能块的信号端子。因此，需要信号端子采用N沟道开路漏极结构。在上述信号端子和电源端子VDD之间不能设置在通常的信号端子和电源端子VDD之间使用的ESD保护元件。图1中示出现有技术中使用的开路漏极信号端子的ESD保护电路。图1中，31是开路漏极信号端子，32是作为高电压侧的电源端子的VDD端子，33是作为低电压侧的电源端子的GND端子，40是输入栅，并且34是设置在开路漏极信号端子31和GND端子33之间的开路漏极信号端子保护元件。图1中的开路漏极信号端子31是信号输入端子并且提供输入栅40，输入栅40将开路漏极信号端子31的逻辑电平提供给半导体器件的内部。输入栅40是CMOS反相器型输入栅，其包括P型MOS晶体管41和N型MOS晶体管42。N型MOS晶体管结构在开路漏极信号端子保护元件34中用作保护元件。因为图1中的开路漏极信号端子31是输入端子，所以形成开路漏极信号端子保护元件34的N型MOS晶体管的栅极固定在低电压(GND)。当在开路漏极信号端子31和GND端子33之间，高电压ESD被施加到开路漏极信号端子31时，该开路漏极信号端子保护元件34用作寄生双极晶体管(NPN型双极晶体管)，并通过将施加到开路漏极信号端子31的正电荷释放到GND 端子33而用作保护元件。当开路漏极信号端子31用作输出端子时，如果由控制信号来控制形成开路漏极信号端子保护元件34的N型MOS晶体管的栅极的导通或截止，则开路漏极信号端子31能够用作输出端子。当开路漏极信号端子31仅用作输出端子并且不用作输入端子时，能够省略输入栅40。图2示出开路漏极信号端子31和VDD端子32之间的当作为ESD的高电压施加到开路漏极信号端子31时电流流到VDD端子32所经过的电流路径。如图2中所示，保护元件没有直接地设置在开路漏极信号端子31和VDD端子32之间。结果，施加到开路漏极信号端子31的电荷首先通过设置在开路漏极信号端子31和GND端子33之间的开路漏极信号端子保护元件34释放到GND端子33。随后，电荷通过设置在GND端子33和VDD端子32 之间的电源端子50之间的保护元件50释放到VDD端子32。其次，虽然不限于开路漏极信号端子，但是日本未审专利申请公开 Hei (平)11 (1999)-274404中公开了一种提供能够广泛地应用的ESD保护结构的半导体器件，其包括对于开路漏极信号端子的保护。图3A是示出半导体器件的ESD保护结构的平面图，并且图:3B是沿图3A的线A-A截取的截面图。参考图3A和;3B描述该结构。在P型半导体衬底100的表面上设置的P阱101的表面上，沿X方向交替布置N型MOS晶体管的源区106a、漏区107a、源区106b、漏区107b以及源区106c的源和漏。为源区106a至106c以及漏区107a、107b中的每一个提供用于外部连接的触点112。栅电极108位于漏区107a、 107b以及源区106a至106c中的每一个之间的P型半导体衬底100的表面上，并且在P型半导体衬底100的表面上方夹有栅氧化物膜。在P阱101的表面上设置P型保护环区110， 其围绕所有源区106a至106c以及漏区107a、107b。具有低于P阱101的浓度的浓度的低浓度P型衬底区104设置在源区106a至106c和P型保护环区110之间，其中源区106a至 106c位于X方向(电流流到沟道的方向)上的两端，并且源区106a至106c以及漏区107a、 107b交替地布置在该X方向上。在没有提供MOS晶体管的区域的表面上提供元件分离区 (绝缘层)105。图中未示出的布线耦合到为源区106a至106c中的每一个以及漏区107a、107b中的每一个提供的触点112。在源区之间以及漏区之间形成互连。N型源区106a至106c以及 P型保护环区110耦合到低电压电源端子GND，并且在图中未示出其布线。漏区107a、107b 耦合到信号端子，并且在图中未示出其布线。当N型MOS晶体管导通时，电流从漏区107a、 107b中的每一个流至源区106a至106c，所述源区106a至106c在X方向上与漏区相邻地设置在漏区的两侧。接下来，描述当图3A和;3B的半导体器件用作针对ESD的保护元件时的操作。在漏区107a、107b和源区106a至106c之间形成寄生双极晶体管(NPN型晶体管)，该寄生双极晶体管的集电极由N型漏区107a和107b形成、基极由P阱101形成且发射极由N型源区106a至106c形成。在通常使用时，P阱101和源区106a至106c都耦合到低电压电源 GND。该寄生双极晶体管并未导通，这是因为P阱101和源区106a至106c具有相同电势。然而，当具有高于低电压电源端子GND的电压的电压的ESD施加到信号端子时，耦合到信号端子的N型漏区107和耦合到低电压电源GND的P阱101之间的PN结击穿。因此，某种水平的电流在漏区107和P型保护环区110之间流动。当电流开始在漏区107和P型保护环区110之间电流流动时，与源区106相邻的P阱的电压由于P阱101的电阻而增加。当P阱的电势的增加超过是寄生双极晶体管的阈值VBE的0. 6至0. 7V时，寄生双极晶体管开始导通，并执行从漏区107至源区106的放电。当没有设置低浓度P型衬底区104时，从P型保护环区110至源区106a至106c中的每一个，在P阱电阻方面，远离P型保护环区110的源区106b的P阱电阻高于P型保护环区Iio附近的源区106a和106c的P阱电阻。因此，在漏区107a和107b以及P阱101之间的PN结二极管结构击穿时，在P阱的电压升高方面，远离P型保护环区110的源区106b中的增加大于P型保护环区110附近的源区106a和106c中的增加。在ESD施加时，与其中基极区位于P型保护环区110附近的寄生双极晶体管相比，由MOS晶体管形成并且其基极区远离P型保护环区110的寄生双极晶体管容易导通。因此，其中基极区位于P型保护环区110附近的寄生双极晶体管不适于用作保护元件。在日本未审专利申请公开Hei (平)11 (1999)-274404中，即使位于P型保护环区110附近的寄生双极晶体管以下述方式足以用作保护元件通过在ESD施加时增加P阱电阻而用作保护元件的每个MOS晶体管几乎同时触发作为寄生双极晶体管。这是通过在位于P型保护环区Iio附近的MOS晶体管和P型保护环区110之间提供低浓度P型衬底区104而实现的。在其中并行地提供多个保护元件的ESD保护结构中，已知下述结构是有效的，其中在每个保护元件和端子之间串联提供每个镇流电阻，以同时并行地操作每个保护元件来作为保护元件，而没有使电流仅集中在保护元件的一部分中，并且每个保护元件同时并行地运行。图4是示出日本未审专利申请公开2005-183661中公开的提供了改进的镇流电阻结构的半导体器件的结构的一部分的透视图。图4中，在硅衬底2的表面上设置P阱沈，并且在P阱沈的表面上设置N型MOS晶体管23的源区6和漏区14。漏区14通过触点18、金属布线20和触点19耦合到N+型扩散区15。另外的触点21进一步设置在N+型扩散区15上且耦合到金属布线22。金属布线22耦合到图中未示出的焊盘。漏区14和N+型扩散区15通过STI区5绝缘。漏区14、N+型扩散区15和STI区5整体形成镇流电阻区7。在日本未审专利申请公开2005-183661中，借助该镇流电阻区7，通过从漏区14通过触点18、金属布线20、触点19、N+型扩散区15、触点21和金属布线22耦合到焊盘，在面积增加较少的情况下实现具有足够阻值的镇流电阻。在日本未审专利申请公开2009-71173中公开了一种半导体器件，其提供了 ESD保护元件，该ESD保护元件补充了通过MOS晶体管的漏极和P型保护环形成的保护二极管并且意在获得足够的放电能力。该半导体器件以如下方式制造提供N型阴极区，其位于存在于围绕设置在P阱上的N型MOS晶体管的P型保护环区内部的P阱的表面上，并耦合到信号端子，该信号端子比耦合到该信号端子的N型MOS晶体管的漏极更靠近P型保护环。
发明内容
本发明给出以下分析。其电压超过电源电压(当电源为正电源时，大于或等于正电源电压的电压，且当电源为负电源时，等于或小于负电源电压的电压)的ESD在开路漏极信号端子(参见图5C中的31)和没有提供开路漏极信号端子之间的直接保护元件的电源 (参见图5C中的VDD端子32)之间施加到开路漏极信号端子31。在该情况下，除了漏区和源区之间的原有寄生水平型双极晶体管(参见图5A中的BSD1，BSD2, BSD3和BSD4以及图 6A中的电流路径II)之外，可操作形成在漏极区107和与漏极区107导电类型相同的保护环区(N型保护环区111)之间的寄生垂直型双极晶体管(参见图5A和5C中的BDG1，BDG2， BDG3，BDG4，BDGul和BDGdl以及图8中的电流路径13)。特别地，当寄生双极晶体管一旦开始运行作为双极晶体管时，漏扩散层被击穿，这是因为电流集中流至具有窄基极区的寄生双极晶体管(BDG1，BDGul和BDGdl)。将在实施例的说明中详细描述该问题。根据本发明的一方面的半导体器件包括第一和第二电源端子；开路漏极信号端子；第一导电型阱，其设置于半导体衬底的表面上；第二导电型MIS晶体管，其中设置于第一导电型阱的表面上的源区耦合到第二电源端子，且漏区耦合到开路漏极信号端子；一对第二导电型第一区，其设置在平行于第二导电型MIS晶体管的电流在第一导电型阱的表面上流动的第一方向的两侧，并位于与第二导电型MIS的第一方向正交的第二方向上，并且第二导电型第一区中的每一个耦合到开路漏极信号端子；第一导电型保护环区，其设置于第一导电型阱的外周部的表面上，围绕第二导电型MIS晶体管以及一对第二导电型第一区，并耦合到第二电源端子，其中第一导电型保护环区的浓度大于第一导电型阱的浓度；第二导电型保护环区，其设置于半导体衬底的表面上，并从外部进一步围绕第一导电型保护环区，并耦合到第一电源端子；以及保护元件，其位于电源端子之间并耦合在第一电源端子和第二电源端子之间。根据本发明，通过提供耦合到开路漏极信号端子的一对第二导电型第一区并利用在该对第二导电型第一区和第二导电型保护环区之间形成的寄生双极晶体管，ESD能够被从开路漏极信号端子直接放电至第一电源端子。上述寄生双极晶体管在通常使用状态中不操作，这是因为只要第一电源端子和第二电源端子的电压没有与通常使用状态相反时，该寄生双极晶体管就不会运行。
图1是通常的开路漏极信号端子的电路框图；图2是示出图1中的开路漏极信号端子的ESD放电路径的图；图3A是现有技术中的信号端子的ESD保护电路的平面图；图;3B是从现有技术中的信号端子的ESD保护电路的线A-A截取的截面图；图4是示出现有技术中的ESD保护元件的一部分的透视图；图5A、图5B和图5C是示出具有开路漏极信号端子的半导体器件中的ESD保护的问题的图；图6A和图6B是示出在具有开路漏极信号端子的半导体器件中施加ESD时电流流动的路径的第一图；图7A和图7B是示出在具有开路漏极信号端子的半导体器件中施加ESD时电流流动的路径的第二图；图8A和图8B是示出在具有开路漏极信号端子的半导体器件中施加ESD时电流流动的路径的第三图；图9A示出从图5B的线A-A截取的截面图的等效电路图；图9B示出从图5B的线A-A截取的截面图的放电路径；图10是示出从图5B的线B-B截取的放电路径的等效电路的截面图；图IlA和图IlB是示出整个图5A、5B以及5C的放电路径的等效电路的图；图12A是从根据本发明的第一实施例的半导体器件的线B-B截取的截面图；图12B是根据本发明的第一实施例的半导体器件的平面图；图12C是从根据本发明的第一实施例的半导体器件的线C-C截取的截面图；图12D是从根据本发明的第一实施例的半导体器件的线A-A截取的截面图；图13A是从线B-B截取的截面图，其示出第一实施例的半导体器件中的放电路径；图1 是从线C-C截取的截面图，其示出第一实施例的半导体器件中的放电路径；图14A是沿线A-A截取的截面图，其示出根据第一实施例的半导体器件的等效电路；图14B示出根据第一实施例的半导体器件的放电路径；图15是从线B-B截取的截面图，其示出根据第一实施例的半导体器件的等效电路和放电路径；图16是从线C-C截取的截面图，其示出根据第一实施例的半导体器件的等效电路和放电路径；图17是示出根据第一实施例的半导体器件的图14A和14B至图16中示出的所有部件的等效电路和放电路径的图；图18是示出第二比较实施例的半导体器件的平面图；图19是示出第二比较实施例的半导体器件的放电路径的等效电路的图；图20是示出根据第二实施例的半导体器件的平面图；以及图21是示出根据第三实施例的半导体器件的平面图。
具体实施例方式在说明本发明特定实施例之前，首先对与本发明问题有关的问题作一些更详细说明。图5A、图5B以及图5C是本发明第一比较实施例的半导体器件的平面图和截面图。图5B是平面图。图5A是从线B-B截取的截面图，而图5C是从线A-A截取的截面图。图5A、图5B以及图5C的半导体器件大体对应于下述结构，其中采用日本未审专利申请公开Hei (平)11 (1999) -274404中在图3中描述的保护结构用于N沟道开路漏极信号端子的保护结构，且日本未审专利申请公开2005-183661中公开的镇流电阻的结构被应用于N沟道开路漏极信号端子的漏极。描述图5A、图5B以及图5C的半导体器件的结构。在P型半导体衬底100的表面上提供P阱101。N阱102被设置为围绕P阱101。在X方向上，多个N型MOS晶体管位于P阱的表面上。图5A和5B中的P阱以下述方式形成P阱的长边位于X方向。图5B中，仅示出X方向的一端，而另一端并未示出。但是，附图中未示出的另一端与附图中示出的一端对称地形成。如果必要，则根据ESD保护和输出缓冲器所需的驱动能力恰当地确定X方向上的长度。因此，沿X方向设置的N型MOS晶体管的数量根据沿X方向的晶体管的长度而决定。每个N型MOS晶体管包括各自的源区106和漏区107。以相对于图中未示出的栅极氧化物膜的距离，栅电极108设置在每个N型MOS晶体管的源区106和漏区107之间的P阱101的表面上。除沿着X方向位于两端的N型MOS晶体管之外的每个N型MOS晶体管设置为共用在X方向上相邻的N型MOS晶体管和源区106。在共用源区的N型MOS晶体管中，所述晶体管沿与X方向正交的Y方向的轴以源区的X方向上的中心为对称轴对称地布置。在其上没有提供晶体管的P型半导体衬底100的表面上提供元件分离区105。在X方向上相邻的N型MOS晶体管的漏区107之间提供N型高浓度区，其用作镇流电阻区109并且与元件分离区105隔开。如图5B的平面图中所示，每个N型MOS晶体管的漏区107从漏区107通过触点112和漏-镇流电阻区布线113耦合到镇流电阻区109，并且从镇流电阻区109通过图5B中省略的另外布线耦合到开路漏极信号端子31。这里，触点112的接触电阻的串联电阻，漏-镇流电阻区布线113的布线电阻以及镇流电阻区109的扩散层电阻形成从漏区107至开路漏极信号端子的布线连接的镇流电阻。与参照日本未审专利申请公开2005-183661描述的图4中所示的结构相同的结构能够用于镇流电阻的上述结构。P型保护环区110设置在P阱101的表面上，并且围绕这些N型MOS晶体管的整体。而且，与图3A和;3B中所示的现有实例类似，在X方向的一端的N型MOS晶体管和P型保护环之间的P型半导体衬底100的表面上提供低浓度P型衬底区104。在P型半导体衬底100的表面上提供N阱102，其位于P阱101的外侧，并且P型保护环区110设置在P阱的外周处。在N阱102的表面上提供N型保护环区111且该N型保护环区通过布线耦合到作为第一电源端子的VDD端子32。源区106和P型保护环区110耦合到作为第二电源端子的GND端子33。在VDD端子32和GND端子33之间提供位于电源端子之间的保护元件50。在通常操作时，VDD端子32和GND端子33是电源端子，其中VDD端子32上施加的电压高于GND端子33上施加的电压。由于该半导体器件的结构，所以NPN型寄生双极晶体管BDS1、BDS2、BDS3和BDS4形成在每个N型MOS晶体管的源和漏之间。另外，还形成由漏区107的N型区作为集电极，P阱101和P型半导体衬底100作为基极且N型保护环区作为发射极的寄生双极晶体管BDS 1、BDS2、BDS3、BDS4、BDGul和BDGdl。除上述部件之外，在镇流电阻区109中还形成NPN型寄生双极晶体管。但是出于避免附图过于复杂的考虑，在图中并未示出NPN型寄生双极晶体管。接下来，对于图5A、5B和5C中所示的第一比较实施例的半导体器件，使用图6A和6B、图7A和7B以及图8A和8B描述当施加其中开路漏极信号端子31的电压高于VDD端子的电压的ESD时开路漏极信号端子31和VDD端子32之间电流流动的路径。图6A、图7A以及图8A均示出从图5B的线A-A截取的结构和电流路径的截面图。而且，图6B、图7B以及图8B都示出从图5B的线B-B截取的结构和电流路径的截面图。如图6A中的空心箭头所示的初始放电路径是开路漏极信号端子31 —镇流电阻区109 —漏区107 —源区106 — GND端子33 —电源端子之间的保护元件50 — VDD端子的放电路径，其作为电流路径II。电流以图5A、5B和5C中描述的寄生双极晶体管BDSl至BDS4 传导该电流的方式从漏区107流至源区106。然而，如图7的电流路径12中所示，从GND端子到VDD端子，除了通过电源端子之间的保护元件50的路径之外，浪涌电流还通过下述路径流至VDD端子GND端子33 — P型保护环区110 — P阱101 — N阱102 — N型保护环区111。在图7A和7B中所示的电流路径12中，当电流从GND端子33流至VDD端子32时， 基极电流被提供给位于漏区107和N型保护环区111之间的寄生双极晶体管BDG1、BDG2、 BDG3、BDG4、B⑶ul 和 BDGdl。因此，寄生双极晶体管 BDG 1、BDG2、BDG3、BDG4、BOTul 和 BDGdl 开始运行。在这些寄生双极晶体管BDG1、BDG2、BDG3、BDG4、B⑶ul和BDGdl中，具有最小基极区的寄生双极晶体管BDG1、B⑶ul和BDGdl (位于N型保护环区111和N阱102附近)与其他寄生双极晶体管BDG2、BDG3和BDG4相比更易启动，且在它们运行时具有更高的电流 (参考图8中所示的电流路径13)。因此，电流集中在寄生双极晶体管BDSl、BDGl、BDGul和 BDGdl上，且形成寄生双极晶体管BDSl、BDGl、BDGul和BDGdl的漏区107(漏极扩散层)被击穿。图9A和9B是示出通过提取图5C的从线A-A截取的截面图中示出的寄生元件而得到的电路图的视图。图6A、图7A和图8A的从线A-A截取的截面中示出的放电路径被覆盖。为了避免视图的复杂化，所以仅示出流至寄生双极晶体管BDSl和BDGl的电流。省略示出流至寄生双极晶体管BDS2至BDS4以及BDG2至BDG4的电流。图中示出的二极管示出电源端子之间的保护元件50的二极管性质。对于放电路径来说，电流路径Il是下述路径 开路漏极信号端子31 — BDSl集电极一BDSl发射极一电源端子之间的保护元件50 — VDD 端子32。电流路径12是从电流路径的BDSl发射极(S卩，GND端子33)分支出的路径BDG1 基极一BDGl发射极一VDD端子32。此外，电流路径13的下述路径开路漏极信号端子 31 — BDGl集电极一BDGl发射极一VDD端子。图10是示出通过提取Y方向(图5A的从线B-B截取的截面中的相同方向)的截面中示出的寄生元件而得到的电路示意图。在图5A中，仅示出从线B-B截取的截面图。但是，图10示出八个寄生双极晶体管BDGul至BDGu4以及BDGdl至BDGd4，其形成在N型保护环区111和每个漏区107a至107d之间，其中N型保护环区111在Y方向上位于图5B中所示的四个漏区107a至107d中的每一个的两侧。图10中还示出，对于电流流至寄生元件的电流路径，仅示出其中ESD电流流过寄生双极晶体管BDGul和BDGdl的路径。图10中，从寄生双极晶体管BDGul和BDGdl的基极流至发射极的电流是电流路径12中的电流。从集电极流至发射极的电流是电流路径13中的电流。图IlA是图9和图10耦合在连接点el至e4、bl至b4以及vl至v4的视图。为了避免附图的复杂化，图IlA中还省略示出寄生双极晶体管BDGul至BDGu4。图IlB示出 ESD电流流至寄生双极晶体管BDS1、BDG1和BDGdl的放电路径。图6A和6B、图7A和7B以及图8A和8B中示出的电流路径Il和13以实线箭头示出，而电流路径12以虚线箭头示出。如上所述，电流路径Il是下述路径，其中从开路漏极信号端子31经过BDS 1的集电极和发射极以及电源端子之间的保护元件50流至VDD端子32。电流路径12是下述路径，其中电流从电流路径Il中的BDSl的发射极(或GND端子33)分支，通过从BDGl和BDGdl的基极至发射极，流至VDD端子32。电流路径13是下述路径，其中电流从开路漏极信号端子31通过从BDGl和BDGdl的集电极至发射极，流至VDD端子32。电流集中在图IlB中示出的寄生双极晶体管BDS1、BDG1和BDGdl (虽然省略示出BDGul，但在BDGul中发生相同的现象)上，并且漏极扩散层被击穿。通过工艺中的细微化操作，保护元件本身变得细微。因此，栅节距变窄且漏极扩散层的宽度d(图5B中所示)也变小。因此，漏极扩散层容易发生击穿。当漏极扩散层的宽度d增加以避免击穿时，栅节距增加且因此导致保护元件的面积变大。第一实施例图12A、12B、12C和12D中示出根据本发明的第一实施例的半导体器件的平面图和截面图。图12B是平面图。图12A是从图12B的线B-B截取的截面图。图12C是从图12B的线C-C截取的截面图。图12D是从图12B的线A-A截取的截面图。利用图12A、12B、12C和12D说明第一实施例的半导体器件的结构，相同的附图标记用于指明与图5A、5B和5C中说明的第一比较实施例中的结构和功能基本相同的部分并省略重复说明。与图5A、5B和5C的第一比较实施例相比，旁路区(第二导电型第一区)120a、120b设置在图12A、12B、12C和12D中示出的第一实施例的半导体器件中。沿在X方向上位于P阱101的表面上的多个N型MOS晶体管的电流流动的方向(X方向)提供旁路区120a、120b，旁路区120a、120b位于沿与每个N型MOS晶体管的电流流动的方向正交的方向(Y方向)的两侧。旁路区120a和120b为设置在P阱101的表面上的N型高浓度区。根据图12A中所示的从线B-B截取的截面，旁路区120a、120b设置在位于夹着的漏区107的两侧的P阱101的表面上。P型保护环区110设置在P阱101的表面上并且位于上述P阱外部。N型保护环区111位于P型半导体衬底100的表面上并位于上述P阱更外部。根据此结构，与其中漏区用作集电极的垂直型双极晶体管B⑶ul和BDGdl相比，其中旁路区120a、120b用作每个集电极的垂直型寄生双极晶体管BDGaul和BDfeidl形成在N阱102和N型保护环区111附近。这些NPN型寄生双极晶体管BDGaul和BDfeidl的基极通过P阱101耦合到P型保护环区110，且P型保护环区110通过布线进一步耦合到GND端子33。发射极通过N阱102耦合到N型保护环区111，且N型保护环区111通过布线进一步耦合到VDD端子32。用作集电极的旁路区120a、120b通过布线耦合到开路漏极信号端子31。如图12C中所示的从线C-C截取的截面图所示，旁路区120a、120b设置在位于夹着的源区106的两侧的P阱101的表面上。P型保护环区110设置在P阱101的表面上并且位于上述P阱外部。N型保护环区111设置在P型半导体衬底100的表面上并位于上述P阱更外部。根据此结构，形成了其中旁路区120a、120b用作每个集电极的垂直型寄生双极晶体管BDGaMa和BDGad2a，与图12A类似。类似于BDGaul和BDGadl，这些NPN型寄生双极晶体管BDGai^a和BDGadh的基极通过P阱101耦合到P型保护环区110，且这些端子的发射极通过N阱102耦合到N型保护环区111。用作集电极的旁路区120a、120b通过布线耦合到开路漏极信号端子31。形成水平型寄生双极晶体管BDSau2和BD&id2，其中旁路区120a、120b用作每个集电极，且上述晶体管的基极通过P阱101耦合到P型保护环区110，而上述端子的发射极耦合到源区106。其他结构几乎与图5A、5B和5C中示出的第一比较实施例的结构相同。
11
对于第一实施例的半导体器件来说，当在开路漏极信号端子31和VDD端子32之间施加具有使开路漏极信号端子31的电压高于VDD端子32的电压的高电压的ESD时，进一步参考图13A和1 说明电流流动的路径。图13A是示出从图12B的线B-B截取的截面中的ESD电流流动的路径的视图。图13B是示出从图12B的线C-C截取的截面中的ESD电流流动的路径的视图。在图13A中，电流路径Il至13与图6A和6B至图IlA和IlB中所示的第一比较实施例中的放电电流流动的路径相同。在图13A中，当电流沿着GND端子33 和VDD端子32之间的电流路径12流动时，其具有如下流动路径GND端子33 — P型保护环区110 — P阱101 — N阱102 — N型保护环区111 — VDD端子32，基极电流通过从P阱 101至N阱102的电流流至垂直型寄生双极晶体管BDGaul和BDfeidl。因此，垂直型寄生双极晶体管BDGaul和BDfedl传导电流，且电流14从耦合到开路漏极信号端子31的旁路区 120a、120b流至通过寄生双极晶体管BDGaul和BDfeidl耦合到VDD端子的N型保护环区。
类似地，参考图13B，沿GND端子33和VDD端子32之间的电流路径12，电流从P阱 101流至N阱102，用作基极电流。因此，两个垂直型寄生双极晶体管BDGaul和BDfeidl都传导电流，且电流通过电流路径14从开路漏极信号端子31流至VDD端子。而且，水平型寄生双极晶体管BD&id2和BDSau2也传导电流，且放电电流(ESD电流)沿电流路径15流动 开路漏极信号端子31 —旁路区120a、120b — P阱101 —源区106 — GND端子33 —电源端子之间的保护元件50 — VDD端子32。因此，由于图8A和8B以及其他附图中所示的第一比较实施例的电流路径13，所以电流不会集中流至一寄生双极晶体管(BDS1、BDGU BDGul和 BDGdl)的一部分，且电流还分散地流至电流路径14和15。因此，可以避免发生电流集中流至漏区的一部分且使漏区被击穿的问题。图14A是示出从图12B的线A-A截取的截面图中的寄生元件的等效电路的图。图 14B示出流至电路的电流路径。在从图12B的线A-A截取的截面图中，其与图9A和9B中示出的第一比较实施例的等效电路图以及其中的电流流动的路径没有大的差别。图15是下述视图，其中在图12B的漏区107a至107d中的每一个中，在Y方向(与图12A中所示的从线B-B截取的截面图相同方向)上提取寄生元件，以形成电路图。在图 12A中，仅示出四个漏区107a至107d中的漏区107a的从线B-B截取的截面图。但是，除了沿Y方向位于图12B中所示的四个漏区107a至107d中的每一个的两侧的N保护环区 111和每个漏区107a至107d之间形成的八个寄生双极晶体管BDGul至BDGu4和BDGdl至 BDGd之外，一共示出十六个寄生双极晶体管，其包含另外的垂直型寄生双极晶体管BDGaul 至BDGau4和BDfeidl至BDfeid4，这些另外的垂直型寄生双极晶体管在Y方向上的相同截面中形成在旁路区120a、120b以及N型保护环区111之间。在图15中，以虚线示出电流路径 12，其中每个上述寄生双极晶体管的基极电流从P型保护环区110流至N型保护环区111。 以实线示出电流路径13，其中电流从寄生双极晶体管BDGul至BDGu4以及BDGdl至BDGd的集电极流至发射极。以实线示出电流路径14，其中电流从寄生双极晶体管BDGaul至BDGau4 以及BDfeidl至BDGad的集电极流至发射极。图16是下述视图，其中在图12B的每个源区106a至106c中，在Y方向(与图12C 中所示的从线C-C截取的截面图相同方向)上提取寄生元件以形成电路图。在图12C中， 仅示出三个源区106a至106c中的源区106b的从线C-C截取的截面图。但在图12C中，一共示出十二个寄生双极晶体管，其包含形成在图16B中所示的三个源区106a至106c和旁路区120a和120b之间的水平型寄生双极晶体管BDSaul至BD&1U3和BD&idl至BD&id3，以及在Y方向上的相同截面中形成在旁路区120a、120b以及N型保护环区111之间的垂直型寄生双极晶体管BDGaula至BDGau3a和BDGadla至BDGad3a。在图16中，以虚线示出电流路径12，其中寄生双极晶体管的基极电流从P型保护环区110流至N型保护环区111。以实线示出电流路径15，其中电流从寄生双极晶体管BDSaul至BDSau3、BD&idl至BD&id3、BDGaula至BDGau3a和BDGadla至BDGad3a的集电极流至发射极。图17是图14A和14B、图15和图16在连接点el至e7、bl至b4、cl至c3以及vl至v7耦合的示意图。图17中，为了避免附图的复杂化，所以省略示出寄生双极晶体管BDGaul 至 BDGau4，BDGul 至 BDGu4，BDGadla 至 BDGada4，BDSadl 至 BDSad4 以及 BDGadl 至BDGad4。当将示出第一实施例的放电路径的等效电路图的图17与示出第一比较实施例的等效电路图的图IlA比较时，可以看出通过增加扩散层(旁路区120a、120b，即第二导电型第一区)而增大了发射极的面积，该扩散层形成寄生双极晶体管BDGaul、BDfeidl、BDGaUla、BDGadla.BDSaul和BD&idl。因此，当与现有技术中导致漏扩散层击穿的电流相同的电流流动时，能够抑制位于X方向上的一端的形成寄生双极晶体管BDS 1和BDS2的漏扩散层(漏区107a)的击穿。通过使电流流至寄生双极晶体管BDGau2至BDGau4，BDGad2至BDfeid4，BDGau2a 至 BD(iau4a，BDGad2a 至 BD(iad4a，BDSau2 至 BDSau4 以及 BDSad2 至 BDSad4，能够增加寄生双极晶体管BDS2至BDS4的基极电流并降低寄生双极晶体管BDS2至BDS4的阻抗。因此，易于分散电流并能够避免电流集中于寄生双极晶体管BDSl和BDG1。在开路漏极信号端子31和GND端子33之间提供的开路漏极端子保护元件(Nch保护元件)用作二极管的情况下，例如，在将负电荷施加到开路漏极信号端子31上且将VDD端子32设置为公共的情况下，该情况使得ESD耐受水平增加，这是因为电流在其中旁路区120a、120b用作集电极的寄生双极晶体管的基极和集电极之间流动。图18是示出第二比较实施例的半导体器件的平面图。在第二比较实施例中，旁路区120a、120b位于电流流动方向上的末端(旁路区220)，而在第一实施例中，它们位于沿MOS晶体管的电流流动方向(X方向)上的MOS晶体管的两侧。图19中示出第二比较实施例的半导体器件用作ESD保护元件时的等效电路图。如图19中所示，寄生双极晶体管BD&i和BDGa形成为旁路路径。但是，这与电流集中在位于X方向上的末端的寄生双极晶体管BDSl、BDGl、BD&i和BDfei没有实质区别。从均一操作的观点来看，有效的是，旁路区120a、120b沿第一实施例中所述的MOS晶体管的电流流动方向(X方向)设置作为减少寄生双极晶体管BDS2至BDS4以及BDG2至BDG4的阻抗的单元，以使电流也流至寄生双极晶体管BDS2至 BDS4 以及 BDG2 至 BDG4。也可以认为旁路区位于保护环之间并具有围绕MOS晶体管的环形形状。但是，因为要求扩散层(旁路区)夹着元件分离区，所以MOS晶体管的电流流动方向(与栅极正交的方向，X方向)的面积得以增加。第二实施例图20是第二实施例的半导体器件的平面图。相同的附图标记用于表示与第一实施例的结构中的部件相同的部件并省略重复说明。虽然省略示出镇流电阻部分的布线，但该部分的结构与第一实施例的结构类似。在图20中所示的第二实施例中，当MOS晶体管的沟道宽度表示为unitw时，unitff的长度大于镇流区109中的MOS晶体管和每个晶体管的漏区107的电流流动的方向(与栅极正交的方向)上的总长度。更具体地说，当X方向上的每个漏区的长度被定义为dl、d3、d4、d6、d7和d9，且每个镇流电阻区的X方向上的长度被定义为d2、d5和d8时，下面的式(1)成立unitff > dl+d2+. · · +d9 式(1)当式(1)成立时，能够降低寄生双极晶体管的阻抗，在该寄生双极晶体管中，位于 X方向上的一端的漏区107是集电极，P型保护环区110是基极并且N型保护环区111是其发射极。因此，电流容易集中在X方向上的两端处的漏区上。在这种情况下，能够通过在X 方向上的一端处添加在源区中折回的晶体管来避免电流集中到位于两端的漏区上。第三实施例图21是第三实施例的半导体器件的平面图。在第三实施例中，没有提供由图20 中所示的第二实施例中提供的元件分离区绝缘的低浓度P型衬底区104。通常，在这种情况下，因为能够比元件分离区105的加工尺寸更精确并且更细微地加工栅极加工尺寸，所以能够在不使用元件分离区的情况下通过用栅电极分离扩散层来减小与栅极正交的方向 (M0S晶体管的电流流动方向)上的面积的增加。当保护元件本身被驱动作为输出缓冲器时，能够以形成晶体管的形状并且增加扩散层的方式调节驱动能力。在上述实施例中，描述了 N沟道开路漏极信号端子的保护。但是不言而喻，这种保护能够应用到P沟道开路漏极信号端子。而且，关于MOS晶体管的实施例描述了晶体管。但是，栅绝缘膜并不限于氧化物膜，且本发明可应用于通常的MIS晶体管。在本发明的整体公开内容范围(包括权利要求)内，能够根据本发明的基本技术观点对实施例进行进一步修改和调整。在本发明的权利要求的范围内，能够对各种公开的元素进行各种合理组合或选择。即，可以理解，本发明包括本领域技术人员根据包括权利要求以及技术理念的整个公开能够实现的各种修改和调整。
权利要求
1.一种半导体器件，包括第一和第二电源端子；开路漏极信号端子；第一导电型阱，所述第一导电型阱设置在半导体衬底的表面上；第二导电型MIS晶体管，其中设置在所述第一导电型阱的表面上的源区耦合至所述第二电源端子，并且漏区耦合至所述开路漏极信号端子；一对第二导电型第一区，所述一对第二导电型第一区设置在平行于第一方向的两侧，并且位于第二方向上，其中所述第一方向是所述第二导电型MIS晶体管的电流在所述第一导电型阱的表面上流动的方向，并且所述第二方向与所述第二导电型MIS晶体管的第一方向正交，并且所述第二导电型第一区中的每一个耦合至所述开路漏极信号端子；第一导电型保护环区，所述第一导电型保护环区设置在所述第一导电型阱的外周部的表面上，围绕所述一对第二导电型第一区和所述第二导电型MIS晶体管，并且耦合至所述第二电源端子，其中所述第一导电型保护环区具有高于所述第一导电型阱的浓度；第二导电型保护环区，所述第二导电型保护环区设置在所述半导体衬底的表面上，进一步从外侧围绕所述第一导电型保护环区，并且耦合至所述第一电源端子；以及所述电源端子之间的保护元件，所述保护元件耦合在所述第一电源端子和所述第二电源端子之间。
2.根据权利要求1所述的半导体器件，其中多个所述第二导电型MIS晶体管在第一方向上位于所述一对第二导电型第一区之间，并且所述第二导电型MIS晶体管的源区和漏区分别耦合至所述第二电源端子和所述开路漏极信号端子。
3.根据权利要求2所述的半导体器件，其中所述一对第二导电型第一区的平面形状近似为第一方向上的长度长于第二方向上的长度的长线性形状。
4.根据权利要求2所述的半导体器件，其中具有比所述第一导电型阱的浓度低的浓度的低浓度第一导电型区设置在位于第一方向上的全部第二导电型MIS晶体管的两端和面对所述两端的所述第一导电型保护环区之间的所述第一导电型阱的表面上。
5.根据权利要求2所述的半导体器件，其中所述多个第二导电型MIS晶体管在第一方向上彼此面对并且与其它第二导电型MIS晶体管共用源区，并且所述多个第二导电型MIS晶体管设置为位于第一方向上的全部第二导电型MIS晶体管的两端用作漏区。
6.根据权利要求2所述的半导体器件，其中所述第二导电型MIS晶体管的漏区中的每一个通过镇流电阻耦合到所述开路漏极信号端子。
7.根据权利要求2所述的半导体器件，其中提供多个第二导电型镇流电阻区，所述多个第二导电型镇流电阻区设置在与所述第二导电型MIS晶体管的漏区中的每一个相对应的所述第一导电型阱的表面上、通过所述第二导电型MIS晶体管的相应漏区和多条并行设置的布线耦合、并且进一步通过所述开路漏极信号端子和布线耦合，并且其中所述第二导电型MIS晶体管的漏区和所述开路漏极信号端子通过所述第二导电型镇流电阻区耦合。
8.根据权利要求7所述的半导体器件，其中所述第二导电型MIS晶体管的每个漏区在第二方向上的长度长于设置在所述第一导电型阱以及所述第二导电型镇流电阻区的表面上的所述第二导电型MIS晶体管的漏区在第一方向上的总长度。
9.根据权利要求2所述的半导体器件，其中所述第二导电型MIS晶体管当中的至少一部分MIS晶体管的栅极耦合至控制信号，所述控制信号控制上述MIS晶体管是否导通，且所述开路漏极信号端子能够用作开路漏极输出端子。
10.根据权利要求2所述的半导体器件，其中所述第二导电型MIS晶体管的每个栅极被固定在所述第二电源端子的电势，并且所述开路漏极信号端子能够用作开路漏极输入端子。
11.根据权利要求1所述的半导体器件，其中所述半导体衬底是第一导电型半导体衬底，并且其中第二导电型阱在所述第一导电型阱的外部设置在所述半导体衬底的表面上，围绕所述第一导电型阱，并且所述第二导电型保护环区设置在所述第二导电型阱的表面上。
全文摘要
提供一种半导体器件。提供了第二导电型MIS晶体管，其中源极耦合到第二电源并且位于第一导电型阱的表面上，漏极耦合到开路漏极信号端子。第二导电型第一区设置在平行于MIS晶体管的电流流动的方向上的MIS晶体管的两侧并耦合到开路漏极信号端子。全部这些部件由耦合到第二电源的第一导电型保护环区围绕且由第一导电型保护环区围绕的外侧进一步由耦合到第一电源的第二导电型保护环围绕。由此，该半导体器件能够实现具有较小面积的开路漏极信号端子的ESD保护且没有在电源端子之间设置保护元件。
文档编号H01L27/02GK102376706SQ20111022276
公开日2012年3月14日 申请日期2011年8月1日 优先权日2010年8月13日
发明者河内福贤 申请人:瑞萨电子株式会社