半导体器件的制造方法

专利名称：半导体器件的制造方法
技术领域：
本发明涉及半导体器件的制造方法，特别涉及有效适用于制造具有金属硅化物层的半导体元件的技术。
背景技术：
随着半导体器件高集成化的发展，场效应晶体管(MISFET 金属-绝缘体-半导体场效应晶体管(Metal Insulator Semiconductor Field Effect Transistor))根据按比例缩小规范(scaling rule)被微细化，但栅极或源极·漏极的电阻增大，存在即使微细化场效应晶体管也无法高速工作的问题。所以，目前正在研究一种自对准硅化物 (salicide)技术，即在构成栅极的导电膜及构成源极·漏极的半导体区域的表面通过自对准(Self-alignment)形成低电阻的金属硅化物层例如镍硅化物层或钴硅化物层等，由此降低栅极或源极·漏极的电阻。特开2005-109504号公报(专利文献1)公开了一种半导体元件的制造方法，该方法包括以下阶段在栅电极及源极/漏极区域上形成金属层的阶段；利用Ar等离子体对上述金属层进行表面处理的阶段；将形成了上述金属层的硅衬底在规定的温度下进行退火处理，形成硅化物薄膜的阶段。特开2006-294861号公报(专利文献2)公开了在含Si部分的表面形成含金属膜的方法，该方法包括利用高频等离子体物理性地处理含Si部分的表面的物理性表面处理工序，利用反应性气体化学处理实施了等离子体处理的含Si部分的表面的化学性表面处理工序，在实施了化学性表面处理的含Si部分上形成含金属膜的成膜工序。特开2003-119564号公报(专利文献3)公开了以下技术在等离子体CVD装置室 (chamber)内除去存在于Si衬底表面的自然氧化膜后，不将该除去了自然氧化膜的Si衬底置于大气中，而是在调至最佳条件的同一室内连续进行蚀刻和成膜，在除去了自然氧化膜的Si衬底上形成含有高熔点金属的膜。特开平7-38104号公报(专利文献4)公开了以下技术在形成了作为源极 漏极的扩散层的Si衬底整个面上依次沉积Ni膜及金属化合物膜，接下来，通过热处理使Ni和 Si反应，在作为源极 漏极的扩散层的表面上形成镍硅化物，然后，通过除去未反应的M和金属化合物膜，以不在镍硅化物上形成绝缘物的方式稳定地将镍硅化物成膜。[专利文献1]特开2005-109504号公报[专利文献2]特开2006-294861号公报[专利文献3]特开2003-119564号公报[专利文献4]特开平7-38104号公报

发明内容
根据本发明人的研究，有了以下发现。从微细化导致需要进行低电阻化的方面考虑，在构成栅极的导电膜及构成源极·漏极的半导体区域的表面利用自对准硅化物处理(salicide process)形成的金属硅化物层由镍硅化物组成时比由钴硅化物组成时理想。通过使金属硅化物层为镍硅化物而不是钴硅化物，能够使金属硅化物层的电阻更低，并能进一步降低源极 漏极的扩散电阻或接触电阻等。通过使金属硅化物层为镍硅化物而不是钴硅化物，能形成薄的金属硅化物层，并能使源极·漏极的结深变浅，所以有利于场效应晶体管的微细化。采用自对准硅化物处理工艺形成的金属硅化物层为钴硅化物时，由于CoSi2相的电阻低于CoSi相，所以，在构成栅极的导电膜及构成源极·漏极的半导体区域的表面上必须形成由CoSi2组成的金属硅化物层。而采用自对准硅化物处理工艺形成的金属硅化物层为镍硅化物时，由于NiSi相的电阻低于NiSi2相，所以在构成栅极的导电膜及构成源极 漏极的半导体区域的表面上必须形成由NiSi组成的金属硅化物层。形成钴硅化物时，Si(硅)为扩散种，Si向Co膜中移动，由此形成钴硅化物，而形成镍硅化物时，Ni(镍)为扩散种，Ni(镍)向硅区域侧移动，由此形成镍硅化物。本发明人经研究发现，热处理时Ni (镍)过度扩散，形成不需要的NiSi2部分，有可能使每个场效应晶体管的金属硅化物层的电阻不均。为了进一步提高场效应晶体管的性能，希望降低每个场效应晶体管的金属硅化物层的电阻不均，并防止场效应晶体管的特性变化。本发明人经研究还发现，热处理时有可能发生NiSi2 WNiSi层向沟道部的异常生长。如果NiSi2从NiSi层向沟道部异常生长，则导致场效应晶体管的源极·漏极间的漏电流增大，或者导致源极·漏极区域的扩散电阻增大，所以，为了进一步提高场效应晶体管的性能，希望防止上述的NiSi2从NiSi层向沟道部的异常生长。通常，在半导体衬底的主面上形成ρ沟道型场效应晶体管及η沟道型场效应晶体管作为构成集成电路的有源元件。分别在P沟道型场效应晶体管的源极 漏极及η沟道型场效应晶体管的源极·漏极的表面上形成镍硅化物层，实现场效应晶体管的源极·漏极的低电阻化，本发明人等对此进行了研究。结果发现在ρ沟道型场效应晶体管的源极 漏极上形成镍硅化物层容易导致结漏电流增加及不均。为了降低上述结漏电流，减小沉积在Si衬底上的M膜的厚度是有效的， 但如果减小M膜的厚度，则采用自对准硅化物技术形成的镍硅化物层的厚度变薄，导致无法得到低电阻化效果。在场效应晶体管的栅电极表面也形成镍硅化物层，从而使栅电极的电阻也降低。场效应晶体管的栅电极在集成电路中通常用作布线，无法由低电阻的栅电极形成布线时，导致发生电路工作延迟等问题。本发明的目的在于提供能够提高半导体器件性能的技术。本发明的其他目的在于提供能够提高半导体器件可靠性的技术，所述半导体器件具有在源极·漏极的表面形成了金属硅化物层的场效应晶体管。由本申请说明书的记载和附图可知本发明的上述和其他目的以及新特征。以下简要说明本发明中的代表性方案。半导体器件的制造方法的代表性实施方案是在半导体衬底上形成半导体区域后，通过干式清洗(dry cleaning)清洁半导体衬底主面的半导体区域的表面，在半导体衬底上形成金属膜，进行第1热处理，使上述金属膜和上述半导体区域反应，形成由构成上述金属膜的金属元素M的单硅化物MSi组成的金属硅化物层，除去未反应的上述金属膜，然后进行第2热处理。并且，上述第2热处理的热处理温度高于上述第1热处理的热处理温度、且低于上述金属元素M的二硅化物MSi2W晶格大小和上述半导体衬底的晶格大小一致的第1温度。半导体器件的制造方法的其他代表性实施方案是在形成了 η沟道型场效应晶体管的栅极绝缘膜、栅电极及源极 漏极用半导体区域、以及P沟道型场效应晶体管的栅极绝缘膜、栅电极及源极·漏极用半导体区域的半导体衬底上依次沉积金属膜及第ι隔离膜。 然后，在使ρ沟道型场效应晶体管的半导体区域和金属膜反应时的金属膜的反应率低于使 η沟道型场效应晶体管的半导体区域和金属膜反应时的金属膜的反应率的温度范围进行第 1热处理，在η沟道型场效应晶体管的栅电极或半导体区域的表面上、及P沟道型场效应晶体管的栅电极或半导体区域的表面上形成金属硅化物层。然后，除去第1隔离膜及未反应的构成金属膜的金属元素，在η沟道型场效应晶体管的栅电极或半导体区域的表面上、及ρ 沟道型场效应晶体管的栅电极或半导体区域的表面上残留金属硅化物层后，进行热处理温度高于第1热处理的第2热处理。以下简要说明由本发明中的代表性方案得到的效果。根据代表性的实施方案能够提高半导体器件的性能。还能提高具有在源极 漏极的表面上形成了金属硅化物层的场效应晶体管的半导体器件的可靠性。


[图1]作为本发明实施方案之一的半导体器件制造工序中的主要部分剖面图。[图2]图1之后的半导体器件制造工序中的主要部分剖面图。[图3]图2之后的半导体器件制造工序中的主要部分剖面图。[图4]图3之后的半导体器件制造工序中的主要部分剖面图。[图5]图4之后的半导体器件制造工序中的主要部分剖面图。[图6]图5之后的半导体器件制造工序中的主要部分剖面图。[图7]图6之后的半导体器件制造工序中的主要部分剖面图。[图8]图7之后的半导体器件制造工序中的主要部分剖面图。[图9]表示作为本发明实施方案之一的半导体器件制造工序的一部分的制造工艺流程图。[图10]本发明实施方案之一的硅化物材料的成膜装置的平面简图。[图11]本发明实施方案之一的硅化物材料的成膜工序图。[图12]本发明实施方案之一的硅化物材料的成膜装置具有的干式清洗处理室的剖面简图。[图13](a)、(b)及(c)分别是用于说明在本发明实施方案1的硅化物材料的成膜装置具有的干式清洗处理室中的半导体晶片处理工序的室的剖面简图。[图14]图8之后的半导体器件制造工序中的主要部分剖面图。
[图15]图14之后的半导体器件制造工序中的主要部分剖面图。[图16]图15之后的半导体器件制造工序中的主要部分剖面图。[图17]图16之后的半导体器件制造工序中的主要部分剖面图。[图18]表示比较例的半导体器件中的NiSi层的形成工序的工艺流程图。[图19]比较例的半导体器件制造工序中的主要部分剖面图。[图20]图19之后的比较例的半导体器件制造工序中的主要部分剖面图。[图21]图20之后的比较例的半导体器件制造工序中的主要部分剖面图。[图22]比较例的半导体器件制造工序中的主要部分剖面图。[图23]表示镍硅化物层的薄层电阻的热处理温度依赖性的曲线图。[图24]表示单晶Si和NiSi2的晶格大小的温度依赖性的曲线图。[图25]表示单晶Si和NihPtxSi2的晶格大小的温度依赖性的曲线图。[图26]表示进行第2热处理形成镍硅化物层时和不进行第2热处理形成镍硅化物层时漏电流的分布的曲线图。[图27]表示镍硅化物层的薄层电阻的分布的曲线图。[图28]表示硅的结晶结构即金刚石结构的说明图。[图29]表示NiSi2的结晶结构即萤石结构的说明图。[图30](a)表示NiSi2的萤石结构中Ni的结晶结构的说明图，(b)表示NiSi2的萤石结构中Si的结晶结构的说明图。[图31]表示本发明实施方案2的半导体器件制造工序的一部分的制造工艺流程图。[图32]本发明实施方案2的半导体器件制造工序中的主要部分剖面图。[图33]图32之后的半导体器件制造工序中的主要部分剖面图。[图34]图33之后的半导体器件制造工序中的主要部分剖面图。[图35]图34之后的半导体器件制造工序中的主要部分剖面图。[图36]表示本发明实施方案3的半导体器件制造工序的一部分的制造工艺流程图。[图37]本发明实施方案3的半导体器件制造工序中的主要部分剖面图。[图38]图37之后的半导体器件制造工序中的主要部分剖面图。[图39]表示本发明实施方案3的镍硅化物层的薄层电阻的热处理温度依赖性的曲线图。[图40]表示本发明实施方案3的η+型硅区域和Ni膜的反应率及P+型硅区域和 Ni膜的反应率的热处理温度依赖性的曲线图。[图41]表示本发明实施方案3的η+型硅区域和Ni膜的反应率与P+型硅区域和 Ni膜的反应率之差的热处理温度依赖性的曲线图。[图42]本发明实施方案3的半导体器件制造工序中(形成金属膜及隔离膜的阶段)的主要部分剖面图。[图43]本发明实施方案3的半导体器件制造工序中(进行了第1热处理的阶段) 的主要部分剖面图。[图44]本发明实施方案3的半导体器件制造工序中(进行了隔离膜及未反应金属膜的除去工序的阶段)的主要部分剖面图。[图45]本发明的实施方案3的半导体器件制造工序中(进行了第2热处理的阶段)的主要部分剖面图。[图46]表示本发明实施方案3的镍硅化物层的漏电流的分布的曲线图。[图47]图37之后的半导体器件制造工序中的主要部分剖面图。[图48]表示本发明实施方案4的半导体器件制造工序的一部分的制造工艺流程图。[图49]表示本发明实施方案4的半导体器件制造工序中的主要部分剖面图。[图50]图49之后的半导体器件制造工序中的主要部分剖面图。[图51]图50之后的半导体器件制造工序中的主要部分剖面图。[图52]图51之后的半导体器件制造工序中的主要部分剖面图。[图53]表示本发明实施方案5的半导体器件制造工序的一部分的制造工艺流程图。[图54]本发明实施方案5的半导体器件制造工序中的主要部分剖面图。[图55]图M之后的半导体器件制造工序中的主要部分剖面图。[图56]图55之后的半导体器件制造工序中的主要部分剖面图。[图57]表示本发明实施方案6的半导体器件制造工序的一部分的制造工艺流程图。[图58]表示本发明实施方案6的半导体器件制造工序中的主要部分剖面图。[图59]图58之后的半导体器件制造工序中的主要部分剖面图。[图60]图59之后的半导体器件制造工序中的主要部分剖面图。符号说明1半导体衬底2绝缘膜3绝缘膜4元件分离区域4a 沟4b绝缘膜4c绝缘膜5 ρ 型阱6 η 型阱7栅极绝缘膜8 硅膜8a,8b 栅电极9a n_型半导体区域9b n+型半导体区域IOa ρ-型半导体区域IOb P+型半导体区域11 侧壁0107]12金属膜
0108]12a未反应部分
0109]13、13a 隔离膜
0110]20成膜装置
0111]21a第1搬送室
0112]21b第2搬送室
0113]22 闸阀
0114]23加载互锁真空室
0115]24加载互锁真空室
0116]25、26、27 室
0117]27a晶片台
0118]27b晶片升降销
0119]27c、27CH 喷淋头
0120]27d远程等离子体发生装置
0121]27e 封口(sealing)
0122]27f 阴影环(shadow ring)
0123]27g排气室
0124]28、29、30、31 室
0125]32a、32b搬送用机器手
0126]33晶片输入输出室
0127]34 环箍
0128]35 入口
0129]36搬送用机器手
0130]41、41a、41b金属硅化物层
0131]42、43 绝缘膜
0132]44接触孔
0133]45 栓塞
0134]45a隔离导体膜
0135]45b主导体膜
0136]51阻止绝缘膜
0137]52绝缘膜
0138]53布线沟
0139]54隔离导体膜
0140]55 布线
0141]112 Ni 膜
0142]113氮化钛膜
0143]141a Ni2Si 层
0144]141b NiSi 层
0145]141c NiSi2异常生长区域
Qn, Qp MISFETSff半导体晶片
具体实施例方式在以下实施方案中，为了便于说明，必要时分成多个部分或实施方案进行说明，除非特别指出的情况下，上述各部分或实施方案并非无关，一个实施方案是另一个实施方案的部分或全部变形的例子或是对其进行详细、补充说明等。另外，在以下实施方案中，涉及要素的数值等(包括个数、数值、量、范围等)时，除非特别指出以及原理上明确限定为特定数值时等，并不限定于特定数值，可以为特定数值以上或以下。在以下实施方案中，除非特别指出以及原理上明确为必须时等，其构成要素(也包括要素步骤等)未必是必需的构成要素。同样，在以下实施方案中，涉及构成要素等的形状、位置关系等时，除非特别指出以及原理上明确不是这样时等，包括实质上与该形状等近似或类似的形状等。上述数值及范围也是同样的。以下基于附图详细说明本发明的实施方案。需要说明的是，在用于说明实施方案的全部附图中，具有同一功能的部件标记为同一符号，省略重复说明。另外，在以下实施方案中，除非特别必要，原则上不重复同一或相同部分的说明。在实施方案使用的附图中，为了便于观察附图，有时在截面图中也省略影线。另外，为了便于观察附图，有时在平面图中也标记影线。另外，干式清洗技术被公开于一之濑等的日本专利申请第2006-3704号(2006年 1月11日提出申请)、日本专利申请第2006-12355号(2006年1月20日提出申请)、二濑等的日本专利申请第2006-107780号(2006年4月10日提出申请)、二濑等的日本专利申请第2007-81147号(2007年3月27日提出申请)。另外，二濑等的日本专利申请第 2007-81147 Q007年3月27日提出申请)公开了在自对准硅化物技术中用作应力控制膜 (控制半导体衬底活性区域的应力的膜)及防止氧透过的膜的形成于自对准硅化物材料膜上的隔离膜的效果等。(实施方案1)下面参照

本实施方案的半导体器件制造工序。图1 图8是作为本发明的实施方案之一的半导体器件、例如具有CMISFET (互补型金属-绝缘体-半导体场效应晶体管(Complementary Metal Insulator Semiconductor Field Effect Transistor))的半导体器件的制造工序中的主要部分剖面图。首先，如图1所示，准备具有例如1 10 Ω cm左右的电阻率的ρ型的由单晶硅等构成的半导体衬底(半导体晶片)1。然后，热氧化该半导体衬底1，在其表面上形成例如厚度Ilnm左右的绝缘膜2后，在该绝缘膜的上层利用CVD (化学气相沉积(Chemical Vapor Deposition))法等沉积例如厚度90nm左右的绝缘膜3。绝缘膜2由氧化硅等构成，绝缘膜 3由氮化硅膜等构成。然后，如图2所示，以光致抗蚀剂图案(图中未示出)为蚀刻掩模依次干蚀刻绝缘膜3、绝缘膜2及半导体衬底1，由此在元件分离形成预定区域的半导体衬底 1上形成例如深度为300nm左右的沟(元件分离用沟)4a。沟如是用于分离元件的沟，即， 用于形成后述的元件分离区域4的沟。接下来，如图3所示，通过使用了热磷酸等的湿蚀刻除去绝缘膜3后，在半导体衬底1的主面上，包括沟如内部(侧壁及底部)，形成例如厚度IOnm左右的绝缘膜4b。然后，在半导体衬底1的主面上(即绝缘膜4b上)利用CVD法等形成(沉积)绝缘膜4c，以填埋沟如内部。绝缘膜4b由氧化硅膜或氧氮化硅膜构成。绝缘膜4b为氧氮化硅膜时，具有以下效果能够防止由绝缘膜4b形成工序以后的热处理使沟如的侧壁发生氧化所引起的体积膨胀，并能降低作用于半导体衬底1上的压应力。绝缘膜如是通过HDP-CVD (High Density Plasma CVD 高密度等离子体CVD)法成膜的氧化硅膜、或O3-TEOS氧化膜等。需要说明的是，O3-TEOS氧化膜是使用O3(臭氧) 及TEOS (Tetraethoxy silane 四乙氧基硅烷，也称为原硅酸四乙酉旨(Tetra Ethyl Ortho Silicate))为原料气(source gas)，通过热CVD法形成的氧化硅膜。绝缘膜如是利用 HDP-CVD法成膜的氧化硅膜时，绝缘膜4b具有防止在沉积绝缘膜如时损坏半导体衬底1的效果。接下来，如图4所示，利用CMP (Chemical Mechanical Polishing 化学机械研磨) 法研磨绝缘膜4c，除去沟如外部的绝缘膜如，在沟如的内部残留绝缘膜4b、4c，由此形成元件分离区域(元件分离)4。然后，将半导体衬底1在例如1150°C左右下进行热处理，由此烧结埋入沟如的绝缘膜4c。烧结前的状态下，利用HDP-CVD法成膜的氧化硅膜比O3-TEOS氧化膜致密。因此， 绝缘膜4c为O3-TEOS氧化膜时，具有烧结引起的绝缘膜如的收缩能降低作用于半导体衬底1上的压应力的效果。而绝缘膜4c为利用HDP-CVD法成膜的氧化硅膜时，与绝缘膜如为O3-TEOS氧化膜时相比，烧结时的绝缘膜如的收缩小，所以，元件分离区域4作用于半导体衬底1的压应力变大。如上所述地形成由埋入沟如内的绝缘膜4b、k构成的元件分离区域4。本实施方案中元件分离区域4不是通过LOCOS(硅的局部氧化(Local Oxidization of Silicon)) 法形成的，而是优选利用STI (浅沟槽隔离(Shallow Trench Isolation))法形成的。即， 本实施方案的元件分离区域4优选由埋入形成于半导体衬底1的元件分离用沟如内的绝缘体(此处指绝缘膜4b、4c)构成。后述的η沟道型MISFETQn (即构成η沟道型MISFETQn 的栅极绝缘膜7、栅电极8a及源极·漏极用η—型半导体区域9a及η.型半导体区域9b)形成于由元件分离区域4规定(包围)的活性区域。后述的ρ沟道型MISFETQp(即构成ρ沟道型MISFETQp的栅极绝缘膜7、栅电极8b及源极·漏极用ρ—型半导体区域IOa及ρ+型半导体区域IOb)也形成于由元件分离区域4规定(包围)的活性区域。接下来，如图5所示，从半导体衬底1的主面至规定的深度形成ρ型阱5及η型阱
6。ρ型阱5可以通过以覆盖ρ沟道型MISFET形成预定区域的光致抗蚀剂膜(图中未示出) 作为离子注入阻止掩模，在η沟道型MISFET形成预定区域的半导体衬底1上离子注入例如硼(B)等ρ型杂质的方法等而形成。η型阱6可以通过以覆盖η沟道型MISFET形成预定区域的其他光致抗蚀剂膜(图中未示出)作为离子注入阻止掩模，在P沟道型MISFET形成预定区域的半导体衬底1上离子注入例如磷(P)或砷(As)等η型杂质的方法等而形成。接下来，通过例如使用了氢氟酸(HF)水溶液的湿蚀刻等清洁(洗涤)半导体衬底 1的表面后，在半导体衬底1的表面(即P型阱5及η型阱6的表面)上形成栅极绝缘膜
7。栅极绝缘膜7例如由薄的氧化硅膜等构成，例如可以通过热氧化法等形成。
接下来，在半导体衬底1上(即，P型阱5及η型阱6的栅极绝缘膜7上)形成多晶硅膜之类的硅膜8作为栅电极形成用导体膜。硅膜8中的η沟道型MISFET形成预定区域 (成为后述的栅电极8a的区域)可以通过使用光致抗蚀剂膜(图中未示出)作为掩模，离子注入磷(P)或砷(As)等η型杂质的方法等形成低电阻的η型半导体膜(掺杂聚硅膜)。 硅膜8中的ρ沟道型MISFET形成预定区域(成为后述的栅电极8b的区域)通过使用其他光致抗蚀剂膜(图中未示出)作为掩模，离子注入硼(B)等ρ型杂质的方法等，形成低电阻的P型半导体膜(掺杂聚硅膜)。硅膜8也可以在成膜时为非晶硅膜，经成膜后(离子注入后)的热处理变成多晶硅膜。接下来，如图6所示，通过使用光刻法及干蚀刻法使硅膜8形成图案，由此形成栅电极8a、m3。成为η沟道型MISFET的栅电极的栅电极8a由导入了 η型杂质的多晶硅(η型半导体膜、掺杂聚硅膜)构成，间隔栅极绝缘膜7形成于ρ型阱5上。即，栅电极8a形成于ρ 型阱5的栅极绝缘膜7上。成为ρ沟道型MISFET的栅电极的栅电极8b由导入了 ρ型杂质的多晶硅(P型半导体膜、掺杂聚硅膜)构成，间隔栅极绝缘膜7形成于η型阱6上。S卩，栅电极8b形成于η型阱6的栅极绝缘膜7上。栅电极8a、8b的栅极长可以根据需要进行变化，例如为50nm左右。接下来，如图7所示，通过在ρ型阱5的栅电极8a的两侧区域离子注入磷(P)或砷(As)等η型杂质，形成(一对)η_型半导体区域9a，通过在η型阱6的栅电极8b的两侧区域离子注入硼(B)等ρ型杂质，形成(一对)ρ—型半导体区域10a。η-型半导体区域9a 及ρ-型半导体区域IOa的深度(结深)例如可以为30nm左右。接下来，在栅电极8a、8b的侧壁上形成由例如氧化硅或氮化硅、或上述绝缘膜的层合膜等构成的侧壁间隔(spacer)或侧壁(side wall)(侧壁绝缘膜)11作为绝缘膜。例如可以通过在半导体衬底1上沉积氧化硅膜或氮化硅膜或上述膜的层合膜，利用RIE (反应离子蚀刻(Reactive Ion Etching))法等各向异性蚀刻该氧化硅膜或氮化硅膜或上述膜的层合膜，形成侧壁11。形成侧壁11后，例如通过在ρ型阱5的栅电极8a及侧壁11的两侧区域，离子注入磷(P)或砷(As)等η型杂质，形成(一对)η+型半导体区域9b(源极、漏极)。例如，以 5X1015/cm2左右注入磷(P)、以4X1015/cm2左右注入砷(As)而形成。另外，例如通过在η 型阱6的栅电极8b及侧壁11的两侧区域，离子注入硼(B)等ρ型杂质，形成(一对)p+型半导体区域IOb (源极、漏极)。例如以4X1015/cm2左右注入硼(B)而形成。可以先形成η+ 型半导体区域％，或者也可以先形成ρ+型半导体区域10b。离子注入后，也可以利用在例如1050°C左右的尖峰退火(Spike Anneal)处理进行用于活化导入的杂质的退火处理。η+ 型半导体区域9b及ρ+型半导体区域IOb的深度(结深)例如可以为SOnm左右。n+型半导体区域9b的杂质浓度高于n_型半导体区域9a，p+型半导体区域IOb的杂质浓度高于P_型半导体区域10a。由此使作为η沟道型MISFET的源极或漏极发挥作用的η型半导体区域(杂质扩散层)由η+型半导体区域(杂质扩散层)9b及η—型半导体区域 9a形成，作为ρ沟道型MISFET的源极或漏极发挥作用的ρ型半导体区域(杂质扩散层)由 P+型半导体区域(杂质扩散层)IOb及？_型半导体区域IOa形成。所以，η沟道型MISFET 及ρ沟道型MISFET的源极·漏极区域具有LDD(轻掺杂漏极(Lightly doped Drain))结构。η—型半导体区域9a相对于栅电极8a自对准形成，η+型半导体区域9b相对于形成于栅电极8a的侧壁上的侧壁11自对准形成。p_型半导体区域IOa相对于栅电极8b自对准形成，P+型半导体区域IOb相对于形成于栅电极8b的侧壁上的侧壁11自对准形成。由此，在P型阱5上形成η沟道型MISFET (金属-绝缘体-半导体场效应晶体管) Qn作为场效应晶体管。在η型阱6上形成ρ沟道型MISFET (金属-绝缘体-半导体场效应晶体管)Qp作为场效应晶体管。由此得到图7的结构。η沟道型MISFETQn可以视为η沟道型场效应晶体管，P沟道型MISFETQp可以视为ρ沟道型场效应晶体管。n+型半导体区域 9b可以视为η沟道型MISFETQn的用于制造源极或漏极的半导体区域，ρ+型半导体区域IOb 可以视为P沟道型MISFETQp的用于制造源极或漏极的半导体区域。接下来，利用自对准硅化物(salicide =Self Aligned Silicide)技术在η沟道型 MISFETQn的栅电极8a及源极 漏极区域(此处对应于η.型半导体区域9b)的表面和ρ沟道型MISFETQp的栅电极8b及源极·漏极区域(此处对应于p+型半导体区域IOb)的表面上形成低电阻的金属硅化物层(对应于后述的金属硅化物层41)。以下说明该金属硅化物层的形成工序。图8是图7之后的半导体器件制造工序中的主要部分剖面图。图9是表示本实施方案的半导体器件制造工序的一部分的制造工艺流程图，表示在得到图7的结构后，利用自对准硅化物(salicide =Self Aligned Silicide)处理在栅电极8a、8b、n+型半导体区域 9b及ρ+型半导体区域IOb的表面上形成金属硅化物层(金属·半导体反应层)的工序的制造工艺流程图。图10是硅化物材料(金属硅化物层41形成用材料膜，此处对应于金属膜12及隔离膜13)的成膜装置的平面简图，图11是硅化物材料的成膜工序图(工艺流程图)，图12是硅化物材料的成膜装置中配备的干式清洗处理室的剖面简图，图13是用于说明在硅化物材料成膜装置中配备的干式清洗处理室中的半导体晶片处理工序的处理室剖面简图。图14 图17是图8之后的半导体器件制造工序中的主要部分剖面图。需要说明的是，图9是对应于图8及图14的工序的制造工艺流程图，图11是对应于图8的工序的制造工艺流程图。如上所述，得到图7的结构后，如图8所示，使栅电极8a、8b、n+型半导体区域9b 及P+型半导体区域IOb的表面露出后，在半导体衬底1的主面(整个表面)上，包括栅电极 8a、8b、n+型半导体区域9b及p+型半导体区域IOb上，利用例如溅射法形成(沉积)金属膜12 (图9的步骤Si)。即，在步骤Sl中，在半导体衬底1上，包括η.型半导体区域9b及 P+型半导体区域IOb上，形成金属膜12，以覆盖栅电极8a、8b。然后，在金属膜12上形成(沉积)隔离膜(第1隔离膜、应力控制膜、抗氧化膜、 盖帽膜(cap film))13(图9的步骤S2)。步骤Sl (金属膜12沉积工序)前使用HF气体、NF3气体、NH3气体或H2气体中的至少一种进行干式清洗处理(对应于后述的工序P》，除去栅电极8a、8b、n+型半导体区域 9b及ρ+型半导体区域IOb的表面的自然氧化膜，然后，不将半导体衬底1置于大气中(含有氧的气氛中)，而是进行步骤Sl及步骤S2，较为理想。金属膜12例如由镍(Ni)膜构成，其厚度(沉积膜厚)例如可以为9nm左右。除 Ni (镍)膜以外，例如也可以使用Ni-Pt合金膜(Ni和Pt的合金膜)、Ni-Pd合金膜(Ni和 Pd的合金膜)、Ni-Y合金膜(Ni和Y的合金膜)、Ni-Yb合金膜(Ni和％的合金膜)、Ni_Er合金膜(Ni和Er的合金膜)或Ni-镧系元素合金膜(Ni和镧系元素的合金膜)之类镍合金膜等作为金属膜12。隔离膜13例如由氮化钛(TiN)膜或钛(Ti)膜构成，其厚度(沉积膜厚)例如可以为15nm左右。隔离膜13作为应力控制膜(控制半导体衬底活性区域的应力的膜)及防止氧透过的膜发挥作用，被设置在金属膜12上用于控制作用于半导体衬底1 上的应力或防止金属膜12氧化等。以下说明金属膜12及隔离膜13的优选形成方法之一例。金属膜12及隔离膜13的成膜使用图10所示的硅化物材料的成膜装置20。如图10所示，成膜装置20配置有第1搬送室2Ia和第2搬送室2Ib 二个搬送室， 在第1搬送室21a周围通过作为开闭手段的闸阀(gate valve) 22装配加载互锁真空室 (load-lock chamber) 23,24及3个室25、26、27，在第2搬送室21b的周围通过作为开闭手段的闸阀22装配2个室观、29，为多室型装置。另外，第1搬送室21a和第2搬送室21b之间配置2个搬送用室30、31。第1搬送室21a通过排气机构等保持规定的真空度，在其中央部设置用于搬送半导体晶片SW的多关节臂结构的搬送用机器手32a。同样，第2搬送室 21b通过排气机构等保持规定的真空度，在其中央部设置用于搬送半导体晶片SW的多关节臂结构的搬送用机器手32b。第1搬送室21a上配置的室25 J6是进行相对高温的加热处理的加热处理用室， 室27是干式清洗处理(处置)用室，第2搬送室21b上配置的室观是利用溅射法形成金属膜12 (例如镍膜)的成膜用室，室四是用溅射法形成隔离膜13 (例如氮化钛膜)的成膜用室。利用等离子体CVD法形成隔离膜13时，室四成为利用等离子体CVD法形成隔离膜 13 (例如钛膜)的成膜用室。配置在第1搬送室21a和第2搬送室21b之间的室30、31是半导体晶片SW在第 1搬送室21a和第2搬送室21b之间进行交接的交接用室，另外，也是用于冷却半导体晶片 SW的冷却用室。需要说明的是，在成膜装置20中，仅配置在第1搬送室21a上的室为3个， 仅配置在第2搬送室21b上的室为2个，但并不限定于此，也可以补充相同用途的室或其他用途的室。首先，利用设置在晶片输入输出室33内的搬送用机器手36将1张半导体晶片SW 从任意一个环箍(hoop) 34中取出(图11的工序Pl)，搬送至加载互锁真空室23或M的任一个中。环箍34是半导体晶片SW的分批搬送用密闭收纳容器，通常以25张、12张、6张等批单位收纳半导体晶片SW。环箍34的容器外壁除微细的通气过滤器部以外为气密结构，尘埃几乎完全被排除。所以，即使在1000级的气氛中搬送，内部也能保持1级的清洁度。与成膜装置20的对接(docking)是将环箍34的门扉安装在入口 35上，导入晶片输入输出室 33内部，从而在保持洁净的状态下进行的。然后，将加载互锁真空室23内抽真空后，利用搬送用机器手3 将半导体晶片SW从第1搬送室21a真空搬送至干式清洗处理室27 (图 11的工序P2)。图12表示室27的剖面简图。如图12所示，室27主要由晶片台(wafer stage) 27a、晶片升降销(wafer lift pin) 27b、喷淋头(shower head) 27c及远程等离子体发生装置27d构成。晶片台27a及晶片升降销27b具有独立的升降机构，可以任意控制喷淋头27c和半导体晶片SW的距离及半导体晶片SW和晶片台27a的距离。设置在晶片台27a 的上方的喷淋头27c通常维持一定温度，该温度例如为180°C。将半导体晶片SW输入到室27中时，如图13(a)所示，使晶片台27a下降，使晶片升降销27b上升，在晶片升降销27b上承载半导体晶片SW。喷淋头27c和半导体晶片SW的距离例如设定为16. 5 士 12. 7mm，半导体晶片SW和晶片台27a的距离例如设定为25. 4士 17. 8mm。接下来，在干式清洗处理半导体晶片SW的主面时，如图13(b)所示，使晶片台27a 上升，使晶片升降销27b下降，在晶片台27a上承载半导体晶片SW。喷淋头27c和半导体晶片Sff的距离例如设定为17. 8 士 5. Imm0干式清洗处理时，在远程等离子体发生装置27d中，激发添加了还原气体例如NF3 气体及NH3气体的Ar气，生成等离子体，将该等离子体导入室27内。被导入室27内的等离子体通过喷淋头27c供给到半导体晶片SW的主面上，通过等离子体与形成于硅(构成栅电极8a、8b的多晶硅和构成形成了 η+型半导体区域9b及p+型半导体区域IOb的半导体衬底1的单晶硅)的表面的自然氧化膜之间发生的例如式(1)所示的还原反应，除去自然氧化膜。干式清洗处理时的工序条件例如为喷淋头温度180°C、NF3气体流量Hsccm、NH3气体流量70sccm、压力400Pa、等离子体功率30W。Si&+2NF3+2NH3 — (NH4)2SiF6 (s)+2N2+2H20 式(1)此时，由还原反应生成的生成物((NH4)2Siig残留在半导体晶片SW的主面上。半导体晶片SW只承载在晶片台27a上，上述生成物还残留在半导体晶片SW的侧面及背面的一部分。残留在半导体晶片SW的侧面及背面的一部分的生成物在将半导体晶片SW搬送至其他室等时剥落，导致污染或起尘。所以，干式清洗处理(处置)后，通过在室27内对半导体晶片SW实施热处理，除去残留在半导体晶片SW的主面上的生成物，同时，除去半导体晶片SW的侧面及背面的一部分上残留的生成物。接下来，在热处理半导体晶片SW时，如图13 (c)所示，使晶片台27a下降，使晶片升降销27b上升，使半导体晶片SW接近温度设定为180°C的喷淋头27c。喷淋头27c和半导体晶片SW的距离例如设定为3. 8士2. 6mm，半导体晶片SW和晶片台27a的距离例如设定为5. 9mm以上。热处理时，利用喷淋头27c的加热温度(180°C )加热半导体晶片SW。使半导体晶片SW的温度变成100 150°C，上述干式清洗处理(处置)时，形成于半导体晶片SW的主面上的生成物((NH4)2SiF6)例如通过式(2)所示的反应升华除去。另外，通过该热处理，半导体晶片SW的侧面及背面也被加热，残留在侧面及背面的一部分的生成物也被除去。(NH4)2SiF6(S) — (NH4) 2SiF6 (g) 式 O)但是，上述干式清洗处理时，形成于半导体晶片SW上的生成物的组成即使稍微偏离(NH4)2SiF6,在温度100 150°C的热处理中，也难以发生式(2)的反应，导致不能完全除去生成物，在半导体晶片SW的主面上残留极微少的生成物。如上所述，如果半导体晶片SW 的主面上残留微少的生成物，则使后来形成于半导体晶片SW的主面上的金属硅化物层(例如镍硅化物层)的电阻不均。所以，在以后的工序中，对半导体晶片SW实施温度高于150°C 的热处理，除去残留在半导体晶片SW的主面上的微少生成物。接下来，利用搬送用机器手3 将半导体晶片SW从干式清洗处理室27通过第1 搬送室21a真空搬送至加热处理用室25 (或室26)，承载在配置于室25 (或室沈)中的台 (stage)上(图11的工序P3)。在室25 (或室沈)的台上承载半导体晶片SW，由此将半导体晶片SW在规定的温度下加热，升华除去在100 150°C的温度下不升华而残留在半导体晶片SW的主面上的生成物。关于半导体晶片SW的主面上的温度，例如150 400°C被认为是合适的范围(当然也取决于其他条件，并不限定于该范围)。作为适合批量生产的范围， 考虑为165 350°C，180 220°C等以200°C为中心值的范围被认为是最合适的。接下来，利用搬送用机器手3 将半导体晶片SW从加热处理用室25 (或室26)通过第1搬送室21a真空搬送至冷却 交接用室30 (或室31)，承载在配置于室30 (或室31) 中的台上(图11的工序P4)。通过在室30(或室31)的台上承载半导体晶片SW，冷却半导体晶片SW。接下来，利用搬送用机器手32b将半导体晶片SW从冷却·交接用室30(或室31) 通过第2搬送室21b真空搬送至金属膜12成膜用室28 (图11的工序P。。通过排气机构使室观内达到规定的真空度、例如1. 33 X IO-6Pa左右后，将半导体晶片SW加热至规定温度， 以规定流量向室观内导入Ar气，利用溅射法在半导体晶片SW的主面上沉积金属膜12 (例如镍膜)。该金属膜12的沉积工序对应于上述步骤Sl (图9的步骤Si)。金属膜12的厚度例如为9nm，成膜时的溅射条件例如为成膜温度40°C、Ar气流量13sCCm。接下来，利用搬送用机器手32b将半导体晶片SW从金属膜12成膜用室观通过第 2搬送室21b真空搬送至隔离膜13成膜用室四(图11的工序P6)。通过排气机构使室四内达到规定的真空度后，将半导体晶片SW加热至规定温度，以规定流量向室四内导入Ar 气及N2气，利用溅射法在半导体晶片SW的主面上沉积由氮化钛膜等构成的隔离膜13。该隔离膜13的沉积工序对应于上述步骤S2 (图9的步骤S2)。隔离膜13的厚度例如为15nm， 成膜时的溅射条件例如为成膜温度40°C、Ar气流量^sccm、氮气流量SOsccm。接下来，利用搬送用机器手32b将半导体晶片SW从隔离膜13成膜用室四通过第 2搬送室21b真空搬送至冷却·交接用室30 (或室31)(图11的工序P7)。接下来，利用搬送用机器手3 将半导体晶片SW从冷却·交接用室30(或室31) 真空搬送至任意一个加载互锁真空室23或24，再利用搬送用机器手36将半导体晶片SW 从加载互锁真空室23或M通过晶片输入输出室33返回到任意一个环箍34 (图11的工序 P8)。需要说明的是，上述干式清洗处理中，远程等离子体发生装置27d中，激发添加了还原气体例如NF3气体及NH3气体的Ar气(作为等离子体激发用气体，通常使用Ar气，也可以是其他稀有气体或它们的混合气体)，生成等离子体，将该等离子体导入室27内，通过还原反应除去自然氧化膜。作为其他方案，可以不使用等离子体，而向室27内导入HF气体和NH3气体、或NF3气体和NH3气体等还原气体，通过还原反应除去自然氧化膜。另外，并不限定于远程等离子体装置，只要在其他特性上没有问题，可以使用通常的等离子体装置。远程等离子体具有不损伤衬底的优点。使用等离子体进行处理时，并不限定于上述气体的组合，只要是生成氮、氢、氟各自的自由基(包括上述物质的复合自由基)或反应种的气体，并且不影响该处理即可，可以是其他气体的组合。即，可以适当使用氮、氢及氟自由基生成气体(包括混合气体)、等离子体激发气体和其他添加气体等的混合气体气氛。还原气体等反应气体并不限定于上述气体，可以是生成反应种的气体，该反应种在较低温度下与硅表面的氧化膜反应气化。如此形成金属膜12及隔离膜I3后，对半导体衬底1实施第1热处理(退火处理) (图9的步骤S； )。步骤S3的第1热处理优选在惰性气体(例如氩(Ar)气或氦(He)气)
16或氮气(N2)气氛中，于常压下进行。金属膜12为镍(Ni)膜时，步骤S3的第1热处理优选在400 500°C下进行。例如，可以在惰性气体或氮气气氛中，使用RTA(快速热退火(Rapid Thermal Anneal))法，在410°C左右的温度下，对半导体衬底进行10秒以上、1分以下的热处理，由此进行步骤S3的第1热处理，为了使施加在金属膜12的热量均勻分布在半导体衬底1的主面的整个区域，更优选设定低升温速度(3°C /秒 10°C /秒左右)。通过步骤S3的第1热处理，如图14所示，使构成栅电极8a、8b的多晶硅膜与金属膜12、及构成η+型半导体区域9b及ρ+型半导体区域IOb的单晶硅与金属膜12选择性地反应，形成金属·半导体反应层即金属硅化物层41。本实施方案中，通过步骤S3的第1热处理，形成由构成金属膜12的金属元素M的单硅化物(即MSi)组成的金属硅化物层41。通过使栅电极8a、8b、n+型半导体区域9b及ρ+型半导体区域IOb的各上部(上层部)与金属膜12反应，形成金属硅化物层41，所以，金属硅化物层41形成于栅电极8a、8b、n+型半导体区域％及ρ+型半导体区域IOb的各表面(上层部)。S卩，通过步骤S3的第1热处理，使构成金属膜12的金属元素M和构成栅电极8a、 汕的多晶硅的Si(硅)反应(M+Si — MSi)，在栅电极8a、8b的表面上(栅电极8a、8b的上层部)形成由MSi构成的金属硅化物层41。另外，通过步骤S3的第1热处理，使构成金属膜12的金属元素M与η+型半导体区域9b的Si (硅)反应(M+Si — MSi)，在η+型半导体区域9b的表面上(η+型半导体区域9b的上层部)形成由MSi构成的金属硅化物层41。通过步骤S3的第1热处理，使构成金属膜12的金属元素M和ρ+型半导体区域IOb的Si (硅) 反应(M+Si — MSi)，在ρ+型半导体区域IOb的表面上(ρ+型半导体区域IOb的上层部)形成由MSi组成的金属硅化物层41。如上所述，在步骤S3的第1热处理中，使(构成)栅电极8a、8b、n+型半导体区域 9b及ρ+型半导体区域IOb (的硅)与金属膜12选择性地进行反应，形成金属硅化物层41， 在进行步骤S3的第1热处理的阶段，金属硅化物层41成为MSi (金属单硅化物)相，而没有成为M2Si (二金属硅化物)相或MSi2 (金属二硅化物)相。此处，MSi (金属单硅化物) 是构成金属膜12的金属元素M的单硅化物，MSi2 (金属二硅化物)是构成金属膜12的金属元素M的二硅化物。例如，金属膜12是镍(Ni)膜的情况下，在进行步骤S3的第1热处理的阶段，金属硅化物层41成为NiSi (镍单硅化物)相，而没有成为Ni2Si ( 二镍硅化物)相或NiSi2 (镍二硅化物)相。需要说明的是，本实施方案1及以下的实施方案2 6中，构成金属膜12的金属元素以化学式表示为M，以片假名表示为“ J夕义(metal)，，。例如，金属膜12为镍(Ni) 膜时，上述M(构成金属膜12的金属元素M)为Ni，上述MSi (金属单硅化物)为NiSi (镍单硅化物)，上述M2Si ( 二金属硅化物)为Ni2Si ( 二镍硅化物)，上述MSi2 (金属二硅化物)为NiSi2 (镍二硅化物)。金属膜12是Ni为98原子％、Pt为2原子％的Ni-Pt合金膜(Nia98Ptaci2合金膜)时，上述M(构成金属膜12的金属元素M)是M及Pt(其中，如果考虑Ni禾口 Pt的组成比，则上述M为Nia98PtaJ，上述MSi是Nia98Ptaci2Si,上述M2Si是 (Ni0.98Pt0.02) 2Si，上述 MSi2 是 Ni0.98Pt0.Q2Si2。金属膜 12 是 Ni 为 99 原子 ％、Pd 为 1 原子 ％ 的 Ni-Pd合金膜(Nia99Ptacil合金膜)时，上述M(构成金属膜12的金属元素M)是Ni及Pd(其中，如果考虑Ni和Pd的组成比，则上述M则为Ni0.99Pd0.01)，上述MSi是Ni0.99Pd0.01Si，上述 M2Si是(Nia99Pda J2Si,上述MSi2是Nia99PdaC11Si215金属膜12是其他组成的合金膜时也可以同样地考虑。接下来，通过进行湿式清洗处理，除去隔离膜13、和未反应的金属膜12(即，未与栅电极8a、8b、n+型半导体区域9b或p+型半导体区域IOb反应的金属膜12)(图9的步骤 S4)。此时，在栅电极8a、8b、n+型半导体区域9b及p+型半导体区域IOb的表面上残存金属硅化物层41。步骤S4的湿式清洗处理可以通过使用硫酸的湿式清洗、或使用硫酸和过氧化氢水溶液的湿式清洗等进行。接下来，对半导体衬底1实施第2热处理(退火处理)(图9的步骤S5)。步骤S5 的第2热处理优选在充满惰性气体(例如氩(Ar)气或氦(He)气)或氮气(N2)气氛的环境中，于常压下进行。步骤S5的第2热处理在高于上述步骤S3的第1热处理的热处理温度的热处理温度下进行。例如，可以在惰性气体或氮气气氛中，使用RTA法对半导体衬底1 实施10秒以上、1分钟以下的热处理，由此进行步骤S5的第2热处理。通过进行该步骤S5的第2热处理，能稳定金属硅化物层41。即，通过步骤S3的第 1热处理形成MSi相的金属硅化物层41，该金属硅化物层41即使进行步骤S5的第2热处理，仍然为MSi相，但通过进行步骤S5的第2热处理，使金属硅化物层41内的组成更均勻， 金属硅化物层41内的金属元素M和Si的组成比以化学计量比计，更接近1 1，能稳定金属硅化物层41。需要说明的是，MSi相的电阻率低于1^1相及MSi2相，在步骤S5以后(至半导体器件的制造结束)，金属硅化物层41也维持低电阻的MSi相，在制成的半导体器件中 (即使在例如将半导体衬底1形成独立的半导体芯片的状态下)，金属硅化物层41成为低电阻的MSi相。如果步骤S5的第2热处理的热处理温度T2低于步骤S3的第1热处理的热处理温度T1，则即使进行步骤S5的第2热处理，金属硅化物层41也基本不变，不能表现稳定金属硅化物层41的效果，所以，使步骤S5的第2热处理的热处理温度T2高于步骤S3的第1热处理的热处理温度T1 (T2 > T1)。通过在高于步骤S3的第1热处理的热处理温度T1的热处理温度T2 (即T2 > T1)下进行步骤S5的第2热处理，能使金属硅化物层41内的组成均勻化，使金属硅化物层41内的金属元素M和Si的组成比以化学计量比计更接近1 1，从而稳定金属硅化物层41。但是，本发明人经研究发现如果步骤S5的第2热处理的热处理温度T2过高，则步骤S5的第2热处理导致构成金属硅化物层41的金属元素M过度扩散，MSi2 (金属二硅化物)容易从金属硅化物层41向沟道部异常生长。另外，还发现有可能形成不需要的MSi2部分，使每个场效应晶体管的金属硅化物层41的电阻不均。因此，在本实施方案中，使步骤S5的第2热处理的热处理温度T2低于构成金属膜 12的金属元素M的二硅化物即MSi2 (金属二硅化物)的晶格大小(晶格常数)和半导体衬底1的晶格大小(晶格常数)一致的温度T3 (第1温度)(T3 > T2)。由此，在进行步骤S5 的第2热处理时，可以抑制或防止MSi2 (金属二硅化物)从金属硅化物层41向沟道部异常生长，并且，可以抑制或防止不需要的MSi2部分的形成，从而降低各金属硅化物层41的电阻不均。之后对此进行详细说明。由此在η沟道型MISFETQn的栅电极8a及源极·漏极区域(n+型半导体区域9b) 的表面(上层部)、和ρ沟道型MISFETQp的栅电极8b及源极 漏极区域(p+型半导体区域 IOb)的表面(上层部)形成由MSi (金属单硅化物)组成的金属硅化物层41。另外，金属硅化物层41的膜厚取决于金属膜12的膜厚，金属膜12的膜厚例如为9nm左右时，金属硅化物层41的膜厚例如为19nm左右。接下来，如图15所示，在半导体衬底1的主面上形成绝缘膜42。g卩，在半导体衬底1上，包括金属硅化物层41上，形成绝缘膜42，以覆盖栅电极8a、8b。绝缘膜42例如由氮化硅膜构成，可以通过成膜温度(衬底温度)450°C左右的等离子体CVD法等形成。然后在绝缘膜42上形成厚度大于绝缘膜42的绝缘膜43。绝缘膜43例如由氧化硅膜等构成，可以使用TE0S(Tetra ethoxy silane 四乙氧基硅烷，也称为原硅酸四乙基酯(Tetra Ethyl Ortho Silicate))，通过成膜温度450°C左右的等离子体CVD法等形成。由此形成由绝缘膜42、43构成的层间绝缘膜。然后，通过CMP法对绝缘膜43的表面进行研磨等，使绝缘膜 43的上面平坦。即使由于基底不平坦，在绝缘膜42的表面形成凹凸形状，也可以通过利用 CMP法研磨绝缘膜43的表面来得到其表面平坦化的层间绝缘膜。接下来，如图16所示，使用形成于绝缘膜43上的光致抗蚀剂图案(图中未示出) 作为蚀刻掩模，干蚀刻绝缘膜43、42，由此在绝缘膜42、43上形成接触孔(贯通孔、孔)44。 此时，首先在与绝缘膜42相比绝缘膜43容易被蚀刻的条件下干蚀刻绝缘膜43，以绝缘膜 42作为蚀刻阻止(Etching Stopper)膜，在绝缘膜43上形成接触孔44后，在与绝缘膜43 相比绝缘膜42容易被蚀刻的条件下干蚀刻除去接触孔44的底部的绝缘膜42。在接触孔 44的底部，露出半导体衬底1的主面的一部分、例如η+型半导体区域9b及ρ+型半导体区域IOb的表面上的金属硅化物层41的一部分或栅电极8a、8b的表面上的金属硅化物层41 的一部分等。接下来，在接触孔44内形成由钨(W)等构成的栓塞(plug)(连接用导体部、埋入式栓塞、埋入式导体部)45。为了形成栓塞45，例如，在绝缘膜43上，包括接触孔44的内部 (底部及侧壁上)，通过成膜温度(衬底温度)450°C左右的等离子体CVD法形成隔离导体膜 45a(例如钛膜、氮化钛膜或它们的层合膜)。然后，通过CVD法等在隔离导体膜4 上形成由钨膜等构成的主导体膜45b，以填埋接触孔44，利用CMP法或蚀刻法等除去绝缘膜43上不需要的主导体膜4 及隔离导体膜45a，由此能形成栓塞45。形成于栅电极8a、8b、n+型半导体区域9b或ρ+型半导体区域IOb上的栓塞45在其底部与栅电极8a、8b、n+型半导体区域9b或ρ+型半导体区域IOb的表面上的金属硅化物层41连接，从而进行电连接。接下来，如图17所示，在埋入了栓塞45的绝缘膜43上，依次形成阻止绝缘膜51及布线形成用绝缘膜52。阻止绝缘膜51是在对绝缘膜52进行沟加工时阻止蚀刻的膜，并使用相对于绝缘膜52具有蚀刻选择比的材料。阻止绝缘膜51例如可以是通过等离子体CVD 法形成的氮化硅膜，绝缘膜52例如可以是通过等离子体CVD法形成的氧化硅膜。另外，在阻止绝缘膜51和绝缘膜52上形成以下说明的第1层布线。接下来，利用单镶嵌(single damascene)法形成第1层布线。首先，以抗蚀剂图案(图中未示出)为掩模进行干蚀刻，在绝缘膜52及阻止绝缘膜51的规定区域形成布线沟53后，在半导体衬底1的主面上(即绝缘膜52上，包括布线沟的底部及侧壁)形成隔离导体膜(阻挡金属膜)54。隔离导体膜M例如可以使用氮化钛膜、钽膜或氮化钽膜等。接下来，利用CVD法或溅射法等在隔离导体膜M上形成铜的种子层(seed layer)，进一步使用电解镀法等在种子层上形成铜镀膜。由铜镀膜填埋布线沟53的内部。然后，利用CMP法除去布线沟53以外的区域的铜镀膜、种子层及阻挡金属膜M，形成以铜为主导电材料的第1层布线55。布线55通过栓塞45与η沟道型MISFETQn及ρ沟道型MISFETQp的源极或漏极用η.型半导体区域9b及ρ+型半导体区域10b、栅电极8a、8b等电连接。然后，利用双镶嵌(dual damascene)法形成第2层布线，此处省略图示及其说明。接下来，更详细地说明本实施方案的效果。图18是表示比较例的半导体器件中 NiSi层141b的形成工序的工艺流程图，对应于本实施方案的图9。图19 图21是比较例的半导体器件制造工序中的主要部分剖面图。图22是比较例的半导体器件制造工序中的主要部分剖面图，表示形成了对应于图21的工序阶段的η沟道型MISFET的区域。图18 图22的比较例的半导体器件中，相当于本实施方案的金属硅化物层41的 NiSi层141b由不同于本实施方案的工序形成，除此以外，与本实施方案的半导体器件相同地制造。制造比较例的半导体器件时，得到相当于本实施方案的上述图7的结构之后，如图19所示，在半导体衬底1的主面上，包括栅电极8a、8b、n+型半导体区域9b及ρ+型半导体区域IOb上，沉积Ni膜112 (相当于本实施方案的金属膜12)(图18的步骤S101)。然后， 在Ni膜112上沉积氮化钛膜113(相当于本实施方案的隔离膜13)(图18的步骤S102)。 然后，如图20所示，利用RTA法在320°C左右下进行30秒左右热处理，由此使(构成)栅电极8a、8b、n+型半导体区域9b及p+型半导体区域IOb (的硅)与Ni膜112选择性地反应， 从而在栅电极8a、8b、n+型半导体区域9b及p+型半导体区域IOb的表面上形成Ni2Si ( 二镍硅化物)层141a (图18的步骤S103)。接下来，通过进行湿式清洗处理，除去氮化钛膜113和未反应的Ni膜112(图18 的步骤S104)后，利用RTA法在550°C左右进行30秒左右热处理(图18的步骤S105)。使 Ni2Si层141a和栅电极8a、8b、η+型半导体区域9b及ρ+型半导体区域IOb的硅(Si)在步骤S105的热处理中进一步反应(进行Ni2Si+Si — 2NiSi的反应)，如图21所示，在栅电极 8a、8b、n+型半导体区域9b及p+型半导体区域IOb的表面上形成由与Ni2Si相相比稳定且为低电阻率的NiSi相构成的NiSi层141b。即，通过前面的步骤S103的热处理形成Ni2Si 相(Ni2Si层141a)，使其在其后的步骤S105的热处理中变成NiSi相(NiSi层141b)。然后， 比较例的半导体器件也与本实施方案相同地形成绝缘膜42、43、接触孔44、栓塞45、阻止绝缘膜51、绝缘膜52及布线55，这里省略其图示及说明。由此制造比较例的半导体器件。形成钴硅化物时，Si(硅)为扩散种，通过Si向Co膜中移动，形成钴硅化物，而在形成镍硅化物时，Ni(镍)为扩散种，通过Ni(镍)向硅区域侧移动，形成镍硅化物。本发明人仔细研究如上所述制造的比较例的半导体器件，发现NiSi2 (镍二硅化物)容易从NiSi层141b向沟道部异常生长。图22中将NiSi2容易异常生长的区域模式地表示为NiSi2异常生长区域141c。上述NiSi2异常生长区域141c的发生通过本发明人的实验(半导体器件的剖面观察及剖面的组成分析等)得到确认。并且还发现如果NiSi2 从NiSi层141b向沟道部异常生长，则导致MISFET的源极·漏极之间的漏电流增大，或者导致源极·漏极区域的扩散电阻增大。所以，在本实施方案中，如上所述，步骤Sl是在半导体衬底1的主面上，包括栅电极8a、8b、n+型半导体区域9b及p+型半导体区域IOb上，沉积金属膜12，然后进行步骤S2， 即在金属膜12上沉积隔离膜13，然后进行作为步骤S3的第1热处理，通过该第1热处理， 形成MSi (金属单硅化物)相的金属硅化物层41。即，通过步骤S3的第1热处理，使(构成)栅电极8a、8b、n+型半导体区域9b及p+型半导体区域IOb (的硅)与金属膜12选择性地反应，形成金属硅化物层41，在进行该步骤S3的第1热处理的阶段，金属硅化物层41不是M2Si ( 二金属硅化物)相或MSi2 (金属二硅化物)相，而是MSi (金属单硅化物)相。例如，金属膜12为镍(Ni)膜时，在进行步骤S3的第1热处理的阶段，金属硅化物层41不是 Ni2Si (二镍硅化物)相或NiSi2 (镍二硅化物)相，而是NiSi (镍单硅化物)相。因此，在本实施方案中，在高于上述比较例的步骤S103的热处理温度的热处理温度下进行步骤S3的第1热处理。金属膜12为镍(Ni)膜时，步骤S3的第1热处理的热处理温度优选在400 500°C的范围内，例如可以设为410°C。在半导体衬底上形成ρ+型硅区域及n+型硅区域，在其上形成IOnm左右的Ni膜及 15nm左右的TiN(氮化钛)膜，然后通过热处理使Ni膜和p+型硅区域及n+型硅区域反应， 形成镍硅化物层，除去未反应的M膜及TiN膜，图23是表示此时形成的镍硅化物层的薄层电阻(sheet resistance)的热处理温度依赖性的曲线。图23的曲线的横轴对应于通过热处理使Ni膜和ρ+型硅区域及η+型硅区域反应的热处理温度，图23的曲线的纵轴对应于通过该热处理形成的镍硅化物层的薄层电阻值。图23所进行的热处理是利用RTA进行30秒左右。另外，图23的曲线中，用白圆圈(ρ+型硅区域+Ni膜)表示通过热处理使Ni膜和ρ+ 型硅区域反应形成的镍硅化物层的薄层电阻值，用黑圆圈(η+型硅区域+M膜)表示通过热处理使Ni膜和η+型硅区域反应形成的镍硅化物层的薄层电阻值。如图23的曲线所示，对于镍硅化物层，NiSi (镍单硅化物)相时的薄层电阻低于 Ni2Si (二镍硅化物)相(Ni2Si相时为30 Ω / □左右、NiSi相时为10Ω/□左右)。由图 23的曲线图可知，如果热处理温度低，则形成的镍硅化物层为高电阻的Ni2Si相，如果提高热处理温度，则形成的镍硅化物层变成低电阻的NiSi相。另外，与通过热处理使Ni膜和η+ 型硅区域反应形成的镍硅化物层(对应于图23中黑圆圈表示的曲线)相比，通过热处理使 Ni膜和ρ+型硅区域反应形成的镍硅化物层(对应于图23中白圆圈表示的曲线)从Ni2Si 相变成NiSi相的温度低(即，能够在更低的热处理温度下形成NiSi相)。热处理温度为 4000C以上时，ρ+型硅区域及η+型硅区域中的任一区域均能形成NiSi相的镍硅化物层。上述比较例中，为了通过步骤S103的热处理形成Ni2Si层141a，步骤S103的热处理温度低于形成NiSi相的温度，例如为320°C左右。而在本实施方案中，为了通过步骤S3 的第1热处理形成MSi相金属硅化物层41，而不形成M2Si相金属硅化物层41，步骤S3的第1热处理在能形成MSi相的热处理温度(高于能形成MSi相的最低热处理温度的温度) 下进行。例如金属膜12为镍(Ni)膜时，由图23可知，步骤S3的第1热处理优选在400°C 以上的温度下进行，例如在410°C左右下进行。由此，在进行步骤S3的第1热处理的阶段， 可以使金属硅化物层41为MSi (金属单硅化物)相，而不是M2Si ( 二金属硅化物)相。但是，步骤S3的第1热处理中，随着金属元素M的移动，发生M+Si — MSi的反应， 由于金属元素M为容易移动的状态，所以，如果热处理温度过高，则即使存在隔离膜13，也有可能导致金属元素M过度扩散(移动)，部分形成MSi2 (金属二硅化物)。另外，如果步骤 S3的第1热处理的热处理温度高于从MSi相变成MSi2相的温度，则导致金属硅化物层41 全体变成MSi2相。因此，例如金属膜12为镍(Ni)膜时，步骤S3的第1热处理的热处理温度优选为500°C以下，较优选为450°C以下，由此能够防止在形成由MSi组成的金属硅化物层41时形成MSi2。所以，金属膜12为镍(Ni)膜时，步骤S3的第1热处理的热处理温度优选在400 500°C的范围内。进行伴有金属元素M扩散(移动)引起的反应的热处理时，金属元素M异常扩散， 容易发生MSi2从金属硅化物层向沟道部的异常生长。在本实施方案中，在步骤S3的第1热处理中，由于发生伴随金属元素M的移动的M+Si — MSi的反应，金属元素M为容易移动的状态，所以，金属元素M有可能异常扩散，进而发生MSi2从金属硅化物层41向沟道部异常生长，但隔离膜13防止上述情况的发生。S卩，上述比较例是在镍硅化物层没有被隔离膜覆盖的状态下，进行镍硅化物层发生相变化(使Ni2Si层141a变成NiSi层141b)之类的热处理(上述步骤S105的热处理)， 导致在形成NiSi相时表面存在氧(0)。因此，氧引起的缺陷增加，通过产生的缺陷，Ni变得容易扩散，从而促使在用于形成NiSi层141b的热处理中NiSi2异常生长。而在本实施方案中，通过步骤S3的第1热处理形成由MSi组成的金属硅化物层41 时，隔离膜13抑制或防止氧(0)的透过，从而能够防止向金属硅化物层41供给氧(0)。由此，通过步骤S3的第1热处理形成由MSi构成的金属硅化物层41时，能够抑制或防止产生氧导致的缺陷，并能够抑制或防止通过氧导致的缺陷使金属元素M发生扩散。所以，能够抑制或防止在步骤S3的第1热处理时MSi2W金属硅化物层41向沟道部异常生长。为了提高上述效果，隔离膜13优选为不透过(难以透过)氧(0)的膜，即隔离膜13优选为无透氧性的膜，作为这样的隔离膜13，优选氮化钛(TiN)膜或钛(Ti)膜。在本实施方案中，隔离膜13优选为使半导体衬底1产生拉伸应力的膜。S卩，在将使半导体衬底1产生拉伸应力的膜即隔离膜13设置在金属膜12上的状态下，进行步骤S3 的第1热处理，使金属膜12和硅区域(栅电极8a、8b、n+型半导体区域9b及p+型半导体区域IOb)反应，形成MSi相的金属硅化物层41。在半导体衬底1的晶格大小接近MSi2 (金属二硅化物)的晶格大小的状态下，进行伴有金属元素M扩散(移动)引起的反应的热处理时，在金属元素M和Si (构成半导体衬底1的Si)的晶格间容易发生置换，所以，热处理中金属元素M容易异常扩散，MSi2容易从金属硅化物层41向沟道部异常生长。而在本实施方案中，通过在形成了使半导体衬底1产生拉伸应力的隔离膜13的状态下，进行步骤S3的第1热处理，由此与没有隔离膜13的情形相比，能够在隔离膜13产生的拉伸应力的作用下，增大半导体衬底1的晶格大小，可以增大半导体衬底1的晶格大小和 MSi2(金属二硅化物)的晶格大小之差。因此，能够抑制或防止在步骤S3的第1热处理时 MSi2从金属硅化物层41向沟道部异常生长。另外，在本实施方案中，如上所述，进行步骤S3的第1热处理形成MSi相的金属硅化物层41后，作为步骤S4进行湿式清洗处理，由此除去隔离膜13、未反应的金属膜12，然后作为步骤S5进行第2热处理。在本实施方案中，在进行步骤S3的第1热处理的阶段，金属硅化物层41已经变成MSi相，即使进行步骤S5的第2热处理，金属硅化物层41也仍然为MSi相，在步骤S5的第2热处理前后，金属硅化物层41的相(MSi相)不变。与比较例的步骤S105的热处理不同，本实施方案的步骤S5的第2热处理不是为了使金属硅化物层 41发生相变化(WM2Si相变成MSi相)而进行的处理，而是为了稳定金属硅化物层41而进行的稳定化退火。在步骤S5的第2热处理后、至半导体器件的制造结束(例如，至切割半导体衬底1形成独立的半导体芯片)，不使半导体衬底1的温度高于步骤S5的第2热处理的热处理温度T2。S卩，在步骤S5的第2热处理之后的各种加热工序(例如，各种绝缘膜或导体膜的成膜工序之类的伴随半导体衬底1的加热的工序)中，不使半导体衬底1的温度高于步骤S5的第2热处理的热处理温度T2,在步骤S5的第2热处理后，不进行使半导体衬底1的温度高于第2热处理的热处理温度T2的处理。换言之，预先使步骤S5的第2热处理的热处理温度T2高于步骤S5之后的所有加热工序(例如各种绝缘膜或导体膜的成膜工序之类的伴随半导体衬底1的加热的工序)中的半导体衬底1的加热温度。由此，能够防止步骤S5之后的工序中的加热(例如各种绝缘膜或导体膜的成膜工序)使得构成金属硅化物层41 (MSi相)的金属元素M扩散到半导体衬底1 (栅电极8a、8b、n+型半导体区域9b 及P+型半导体区域IOb)中导致MISFET的特性变化的情况。在与本实施方案不同的不进行步骤S5的第2热处理的情况下，根据其后的加热工序(例如各种绝缘膜或导体膜的成膜工序之类的伴随半导体衬底1的加热的工序)的条件，金属硅化物层41的特性有可能发生变化，所以，必须慎重管理或重新设计伴随半导体衬底1的加热的工序。而在本申请发明中，因为通过进行步骤S5的热处理稳定金属硅化物层41，所以能够抑制或防止由步骤S5之后的加热工序(例如各种绝缘膜或导体膜的成膜工序之类的伴随半导体衬底1的加热的工序)的条件导致的金属硅化物层41的特性变化，并容易进行伴随半导体衬底1的加热的工序的管理或重新设计。优选预先使步骤S5的第2热处理的热处理温度T2高于步骤S5之后的所有加热工序(例如各种绝缘膜或导体膜的成膜工序之类的伴随半导体衬底1的加热的工序)中的半导体衬底1的加热温度，由此能够在步骤S5之后不进行使半导体衬底1的温度高于第2热处理的热处理温度T2的处理。如果这样，金属硅化物层41的特性就不会受步骤S5之后的加热工序(例如各种绝缘膜或导体膜的成膜工序之类的伴随半导体衬底1的加热的工序) 的条件的变化的影响。所以，极容易管理或重新设计步骤S5之后的伴随半导体衬底1的加热的工序。如上所述，通过进行步骤S5的第2热处理，能得到金属硅化物层41的稳定化效果和防止特性变化的效果等。在步骤S3的第1热处理中，由于发生M+Si — MSi的反应，因此金属元素M大量扩散(移动)到硅区域(栅电极8a、8b、n+型半导体区域9b及ρ+型半导体区域IOb)中，与之相比，在步骤S5的第2热处理中，由于不发生上述反应(M+Si — MSi)，所以金属硅化物层41 中的金属元素M难以扩散(移动)至硅区域中。另外，步骤S3的第1热处理在形成了金属膜12的状态下进行，所以由金属膜12供给金属元素M，但步骤S5的第2热处理在除去了金属膜12的状态下进行，所以不再供给金属元素M。因此，为了提高进行了步骤S3的第1热处理的阶段的MSi相的金属硅化物层41的稳定性，通过步骤S5的第2热处理提高MSi相的金属硅化物层41的稳定性与提高步骤S3的第1热处理相比，能够有效地防止MSi2从最终的金属硅化物层41向沟道部异常生长。但是，根据本发明人的研究发现，步骤S5的第2热处理中，根据热处理温度T2的不同，构成金属硅化物层41的金属元素M也有可能过度扩散，使MSi2 (金属二硅化物)从金属硅化物层41向沟道部异常生长。另外，根据本发明人的研究还发现，根据步骤S5的第2 热处理的热处理温度T2的不同，有可能形成不需要的MSi2部分，从而使每个场效应晶体管中金属硅化物层41的电阻不均。下面详细说明该步骤S5的第2热处理的热处理温度T2。
步骤S5的第2热处理的热处理温度T2如果低于步骤S3的第1热处理的热处理温度T1，则即使进行步骤S5的第2热处理，金属硅化物层41也基本不变，无法得到金属硅化物层41的稳定化效果，所以，必须使步骤S5的第2热处理的热处理温度T2高于步骤S3的第1热处理的热处理温度T1 (T2 > T1)。通过使步骤S5的第2热处理的热处理温度T2高于步骤S3的第1热处理的热处理温度T1 (T2 > T1)，能够通过步骤S5的第2热处理使金属硅化物层41内的组成更均勻，金属硅化物层41内的金属元素M和Si的组成比以化学计量比计更接近1 1，进而能够稳定金属硅化物层41。通过稳定金属硅化物层41，能抑制MISFET 的源极·漏极之间的漏电流等。但是，如果步骤S5的第2热处理的热处理温度T2过高，则步骤S5的第2热处理使得构成金属硅化物层41的金属元素M过度扩散，导致MSi2 (金属二硅化物)容易从金属硅化物层41向沟道部异常生长。即，如果步骤S5的第2热处理的热处理温度T2过高，则导致发生上述图22中NiSi2异常生长区域141c所表示的MSi2 (金属二硅化物)的异常生长。根据本发明人的实验(半导体器件的剖面观察及剖面的组成分析等)确认了步骤S5 的第2热处理的热处理温度T2导致MSi2 (金属二硅化物)从金属硅化物层41向沟道部异常生长。该MSi2 (金属二硅化物)从金属硅化物层41向沟道部的异常生长如上所述导致场效应晶体管的源极 漏极之间的漏电流增大，或者导致源极 漏极区域的扩散电阻增大， 所以，为了提高场效应晶体管的性能和可靠性，必须防止MSi2 (金属二硅化物)从金属硅化物层41向沟道部的异常生长。本发明人研究了步骤S5的第2热处理和MSi2 (金属二硅化物)从金属硅化物层 41向沟道部的异常生长的关系，获得以下发现。即，使步骤S5的第2热处理的热处理温度 T2低于构成金属膜12的金属元素M的二硅化物即MSi2 (金属二硅化物)的晶格大小(晶格常数)和半导体衬底1的晶格大小(晶格常数)一致的温度T3CT2 < T3)极有效地防止了 MSi2(金属二硅化物)从金属硅化物层41向沟道部异常生长。这是由于热处理中，如果处于半导体衬底1和MSi2 (金属二硅化物)的晶格大小(晶格常数)一致的状态，则容易发生MSi2 (金属二硅化物)从金属硅化物层41向沟道部的异常生长。需要说明的是，本申请中晶格大小是指晶格常数(单位晶格的长度)。S卩，如果半导体衬底1的晶格大小远离MSi2 (金属二硅化物)的晶格大小，则即使进行步骤S5的第2热处理，金属元素M和Si的晶格之间也难以发生取代，所以，金属元素 M难以从MSi相的金属硅化物层41扩散至半导体衬底区域(单晶硅区域)，进而难以生成 MSi2(金属二硅化物)部分。相反，如果半导体衬底1的晶格大小接近MSi2(金属二硅化物)的晶格大小，则金属元素M和Si的晶格之间容易发生置换，所以在热处理的作用下，金属元素M容易从MSi相的金属硅化物层41扩散至半导体衬底区域(单晶硅区域)，进而容易生成MSi2 (金属二硅化物)部分。因此，进行步骤S5的第2热处理时，只要不处于半导体衬底1和MSi2(金属二硅化物)的晶格大小(晶格常数)一致的状态，就能够抑制或防止MSi2 (金属二硅化物)从金属硅化物层41向沟道部的异常生长。所以，在本实施方案中，使步骤S5的第2热处理的热处理温度T2低于MSi2 (金属二硅化物)的晶格大小和半导体衬底ι的晶格大小一致的温度T3CT2 < T3)，由此，在进行步骤S5的第2热处理时，能够不处于半导体衬底1和MSi2 (金属二硅化物)的晶格大小一致的状态。由此，通过步骤S5的第2热处理，能够抑制或防止MSi2 (金属二硅化物)从金属硅化物层41向沟道部的异常生长，并能防止在制成的半导体器件中产生从金属硅化物层41 到沟道部的MSi2 (金属二硅化物)的异常生长区域。接下来，对半导体衬底1为单晶硅(Si)衬底、金属膜12为镍(Ni)膜、金属硅化物层41为镍硅化物(NiSi)层时的适用例进行更具体的说明。此种情况下，上述金属元素M 为Ni (镍)，上述MSi成为NiSi (镍单硅化物)，上述MSi2成为NiSi2 (镍二硅化物)。图M是表示单晶硅(Si)和NiSi2(镍二硅化物)的晶格大小的温度依赖性的曲线图。图M的曲线的横轴对应于温度，图M的曲线的纵轴对应于晶格大小或后述的晶格大小的失配(mismatch) α。图M的曲线中，用实线表示单晶硅(Si)的晶格大小(对应于晶格常数、后述的晶格大小Ls或长度L1)的温度依赖性，用点划线表示NiSi2 (镍二硅化物) 的晶格大小(对应于晶格常数、后述的晶格大小Lm或长度L2)的温度依赖性。另外，用虚线表示单晶硅(Si)的晶格大小和NiSi2 (镍二硅化物)的晶格大小的失配α的温度依赖性。单晶硅(Si)和NiSi2 (镍二硅化物)随温度的上升均膨胀，但两者的线膨胀系数 (热膨胀系数)不同。如图M的曲线所示，单晶硅(Si)在室温下的晶格大小大于NiSi2 (镍二硅化物)，但NiSi2 (镍二硅化物)的线膨胀系数大于单晶硅(Si)，所以，随温度从室温升高，单晶硅(Si)和NiSi2 (镍二硅化物)的晶格大小之差逐渐缩小。并且，在温度T4时结晶硅(Si)和NiSi2(镍二硅化物)的晶格大小(晶格常数)一致。如果温度高于温度T4，则 NiSi2(镍二硅化物)的晶格大小大于单晶硅(Si)。单晶硅(Si)和NiSi2(镍二硅化物)的晶格大小一致的温度T4约为590°C (T4 = 590°C )。如果半导体衬底1的晶格大小远离NiSi2 (镍二硅化物)的晶格大小，则即使进行步骤S5的第2热处理，在Ni和Si的晶格之间也难以发生置换，所以，Ni难以从NiSi相的镍硅化物层(金属硅化物层41)扩散至半导体衬底区域(单晶硅区域)，进而难以生成 NiSi2(镍二硅化物)部分。但是，如果与本实施方案不同，步骤S5的第2热处理的热处理温度T2为温度T4以上(T2彡T4)，则在步骤S5的第2热处理时，当半导体衬底1的温度达到温度T4,发生构成半导体衬底1的单晶硅(Si)的晶格大小与NiSi2 (镍二硅化物)的晶格大小一致的状态。此时，Ni和Si的晶格之间容易发生置换，导致Ni从镍硅化物层(金属硅化物层41)扩散至单晶硅区域(半导体衬底区域)，促进NiSi2 (镍二硅化物)的异常生长。因此，在本实施方案中，半导体衬底1为单晶硅(Si)衬底、且金属膜12为Ni膜时， 使步骤S5的第2热处理的热处理温度T2低于温度T4 (T2 < T4)。由此，在步骤S5的第2热处理时，第2热处理从开始至结束，构成半导体衬底1的单晶硅(Si)的晶格大小一直大于 NiSi2(镍二硅化物)的晶格大小，难以发生构成半导体衬底1的单晶硅(Si)的晶格大小与 NiSi2(镍二硅化物)的晶格大小一致的状态。所以，能够抑制或防止在步骤S5的第2热处理中NiSi2 (镍二硅化物)从NiSi相的镍硅化物层(金属硅化物层41)向沟道部异常生长。如上所述，单晶硅(Si)和NiSi2(镍二硅化物)的晶格大小(晶格常数)一致的温度T4约为590°C (T4 = 590°C )，所以，在半导体衬底1为单晶硅(Si)衬底、且金属膜12 为镍(Ni)膜时，使步骤S5的第2热处理的热处理温度T2低于温度T4即590°C (T2 < T4 = 590 °C )。接下来，更具体地说明半导体衬底1为单晶硅(Si)衬底、金属膜12为镍(Ni)和钼 (Pt)的合金膜、即Ni-Pt合金膜、金属硅化物层41为镍钼硅化物(NihPtxSi)层时的适用例。此种情况下，上述金属元素M为Ni及Pt，上述MSi为NipxPtxSi,上述MSi2为NihPtxSi2。图25是表示单晶硅(Si)和Ni1JtxSi2的晶格大小的温度依赖性的曲线，对应于上述图M。图25的曲线的横轴对应于温度，图25的曲线的纵轴对应于晶格大小或后述的晶格大小的失配a。图25的曲线中，用实线表示单晶硅(Si)的晶格大小(对应于晶格常数、后述的晶格大小Ls或长度L1)的温度依赖性，用点划线表示NihPtxSi2的晶格大小 (对应于晶格常数、后述的晶格大小Lm或长度L2)的温度依赖性。另外，用虚线表示单晶硅 (Si)的晶格大小和NihPtxSi2的晶格大小的失配α的温度依赖性。但是，图25的曲线所表示的是NihPtxSi2中χ = 0. 02的情形，即NihPtxSi2为Nia98Pta02Si2的情形。如上所述，NihPtxSi2的χ为χ = 0. 02时，对应于构成金属膜12的Ni-Pt合金膜中的Pt的比率为2. 0原子％ (Ni的比率为98原子％ )、即金属膜12为Ni0.98Pt0.02合金膜的情形。图25中所示的单晶硅(Si)的晶格大小的温度依赖性与上述图M中的单晶硅 (Si)的晶格大小的温度依赖性相同。另一方面，NVxPtxSi2的晶格大小(室温下的晶格大小)可以使用Vegard定理(Vegard法则)求出。NiSi2的Ni位点的一部分(此处相对于Ni的位点为2% )被Pt置换，比较图24及图25可知，Nia98Ptaci2Si2的晶格大小(室温下的晶格大小)大于NiSi2的晶格大小(室温下的晶格大小)。并且，Pt含有率小时，例如 NihPtxSi2 中 χ 为 0. 02 (χ = 0. 02)左右时，可以视为 NihPtxSi2 (即 Nia98Ptaci2Si2)的线膨胀系数(热膨胀系数)与NiSi2的线膨胀系数(热膨胀系数)大致相同。如此求出的 NihPtxSi2 (图25中Nia98Ptaci2Si2)的晶格大小的温度依赖性如图25的曲线所示。如图25的曲线所示，Ni1JtxSi2在室温下的晶格大小大于单晶硅(Si)，Ni1JtxSi2 的线膨胀系数大于单晶硅(Si)，但随温度从室温上升，单晶硅(Si)和NihPtxSi2的晶格大小差异缩小。并且，在温度T5时结晶硅(Si)和NihPtxSi2的晶格大小一致，如果温度高于温度T5,则NihPtxSi2的晶格大小大于单晶硅(Si)。NihPtxSi2中χ为0. 02时(即 NWta02Si2时)，单晶硅(Si)和NihPtxSi2的晶格大小一致的温度T5约为4950C (T5 = 495 0C )。本实施方案中，半导体衬底1为单晶硅(Si)衬底、且金属膜12为Ni-Pt合金膜时， 使步骤S5的第2热处理的热处理温度T2低于单晶硅(Si)和NihPtxSi2的晶格大小一致的温度T5CT2 < T5)。由此，在步骤S5的第2热处理时，第2热处理从开始至结束，构成半导体衬底1的单晶硅(Si)的晶格大小(晶格常数)始终大于NihPtxSi2的晶格大小，不发生构成半导体衬底1的单晶硅(Si)的晶格大小与NihPtxSi2的晶格大小一致的状态。所以，能够抑制或防止在步骤S5的第2热处理中Ni1JtxSi2从Ni1JtxSi相的含有Pt的镍硅化物层(金属硅化物层41)向沟道部异常生长。如上所述，单晶硅(Si)和Nia98Ptaci2Si2的晶格大小一致的温度T5约为495°C (T5 =495°C )。因此，在半导体衬底1为单晶硅(Si)衬底、且金属膜12为Nia98Ptaci2膜(将 Ni含有率为98原子％、Pt含有率为2. 0原子％的合金膜表示为Nia98Ptaci2膜或Nia98Ptaci2 合金膜)时，使步骤S5的第2热处理的热处理温度T2低于温度T5即495°C (T2 < T5 = 495 °C )。另外，半导体衬底1为单晶硅(Si)衬底、且金属膜12为Ni-Pt合金膜时，根据金属膜12中的Pt含有率，上述温度T5发生变化。Ni-Pt合金膜(金属膜12)中的Pt含有率为2. 0原子％时，上述温度T5约为495°C，Ni-Pt合金膜(金属膜12)中的Pt含有率小于2. 0原子％时，上述温度T5偏移至高于约495°C的温度，Ni-Pt合金膜(金属膜12)中的Pt 含有率大于2. 0原子％时，上述温度T5偏移至低于约495°C的温度。另外，上述温度T4或上述温度T5对应于上述温度T3。g卩，半导体衬底1为单晶硅 (Si)衬底、且金属膜12为镍(Ni)膜时，半导体衬底1的晶格大小和MSi2 (金属二硅化物) 的晶格大小一致的温度T3为上述温度T4CT3 = T4)。另外，半导体衬底1为单晶硅(Si)衬底、且金属膜12为Ni-Pt合金膜时，半导体衬底1的晶格大小和MSi2(金属二硅化物)的晶格大小一致的温度T3为上述温度T5CT3 = T5)。以金属膜12为Ni膜的情形和为Ni-Pt合金膜的情形为例进行说明，但金属膜12 为Ni-Pd合金膜、Ni-Y合金膜、Ni-Yb合金膜、Ni-Er合金膜或Ni-镧系元素合金膜等的情形也同样。即，金属膜12为NihPtx合金膜时，使步骤S5的第2热处理的热处理温度T2低于Ni1JtxSi2的晶格大小和半导体衬底1的晶格大小一致的温度，金属膜12为NihPdx合金膜时，使步骤S5的第2热处理的热处理温度T2低于NihPdxSi2的晶格大小和半导体衬底 1的晶格大小一致的温度。金属膜12为NihYbx合金膜时，使步骤S5的第2热处理的热处理温度T2低于NihYbxSi2的晶格大小和半导体衬底1的晶格大小一致的温度。金属膜12 为NihErx合金膜时，使步骤S5的第2热处理的热处理温度T2低于Ni1JrxSi2的晶格大小和半导体衬底1的晶格大小一致的温度。金属膜12为Ν‘ΧΥΧ合金膜时，使步骤S5的第2 热处理的热处理温度T2低于NihYxSi2的晶格大小和半导体衬底1的晶格大小一致的温度。 金属膜12为NihLnx合金膜(此处Ln 镧系元素)时，使步骤S5的第2热处理的热处理温度T2低于NihLnxSi2的晶格大小和半导体衬底1的晶格大小一致的温度。如上所述，本实施方案中，至少使步骤S5的第2热处理的热处理温度T2低于MSi2 的晶格大小和半导体衬底1的晶格大小一致(即，失配α为0%)的温度T3CT2 < T3)。并且，步骤S5的第2热处理的热处理温度T2下的MSi2 (金属二硅化物)的晶格大小和半导体衬底1的晶格大小之差(的绝对值)较优选为半导体衬底1的晶格大小的0. 01%以上(即 α彡0.01% )，进一步优选半导体衬底1的晶格大小的0.02%以上(即α彡0.02%)。MSi2 (金属二硅化物)的晶格大小Lm(对应于后述的长度L2)和半导体衬底1的晶格大小Ls(对应于后述的长度L1)之差相对于半导体衬底1的晶格大小Ls的比率(比例) 以百分率表示，作为失配α，该失配α用下式表示。α = [ (Ls-Lm) /Ls] X 100 (单位为 % )上述图M及图25的曲线中，上述失配α的温度依赖性以虚线表示，在图M及图 25中的任一种情况下，上述式中的Ls均对应于单晶硅(Si)的晶格大小，图M的情况下，上述式中的Lm对应于NiSi2的晶格大小，图25的情况下，上述式中的Lm对应于Nia98Ptaci2Si2 的晶格大小。图M的情况下，随温度从室温上升，结晶硅(Si)和NiSi2的晶格大小之差逐渐缩小，所以，上述失配α变小，温度T4(约590°C)时结晶硅(Si)和NiSi2W晶格大小一致(Ls =Lm)，上述失配α为0% (α =0%)ο另一方面，图25的情况下，随温度从室温上升，结晶硅(Si)和Nia98Ptaci2Si2W晶格大小之差逐渐缩小，上述失配α逐渐变小，在温度T5 (约 495 0C )下结晶硅(Si)和Nia98Ptaci2Si2的晶格大小一致(Ls = Lm)，上述失配α为0% (α =0% )。步骤S5的第2热处理中，不仅不形成半导体衬底1的晶格大小和MSi2的晶格大小
27一致的状态，而且维持半导体衬底1的晶格大小和MSi2的晶格大小之差为某一程度的较大差值的状态，由此能够更确实地抑制金属元素M从MSi相的金属硅化物层41扩散至半导体衬底区域，并能更确实地防止MSi2向沟道部异常生长。因此，在步骤S5的第2热处理的热处理温度T2下上述失配α优选大于0% (α >0%)，较优选为0.01%以上(a ^0.01%), 进一步优选为0.02%以上(α ^ 0. 02% )0所以，如果将上述失配α为0.01%的温度设为温度T6、上述失配α为0.02%的温度设为温度Τ7，则步骤S5的第2热处理的热处理温度 T2较优选为上述失配α为0.01%的温度T6以下(K T6),进一步优选为上述失配α为 0. 02%的温度T7以下(T2彡T7)。由此，在步骤S5的第2热处理时，变成半导体衬底1的晶格大小和MSi2的晶格大小之差为某一程度的较大差值的状态，所以，能够更确实地抑制金属元素M从MSi相的金属硅化物层41扩散至半导体衬底区域，并能更确实地防止MSi2向沟道部的异常生长。如图M的曲线所示，半导体衬底1为单晶硅(Si)衬底、且金属膜12为镍(Ni) 膜时，即金属硅化物层41为镍硅化物(NiSi)层时，上述失配α为0.01%的温度T6约为 5750C (T6 = 575°C )，上述失配 α 为 0. 02% 的温度 T7 约为 560°C (T7 = 560°C )。所以，半导体衬底1为单晶硅(Si)衬底、且金属膜12为镍(Ni)膜时，步骤S5的第2热处理的热处理温度T2至少为上述失配α为0%的温度T4(约590°C)以下，较优选为上述失配α为 0. 01%的温度T6以下、即约575°C以下(T2彡T6 = 5750C )。并且，步骤S5的第2热处理的热处理温度T2进一步优选为上述失配α为0.02%的温度T7以下、即约560°C以下(T2ST7 =560 0C )。如图25的曲线所示，半导体衬底1为单晶硅(Si)衬底、且金属膜12为Nia98Ptaci2 合金膜时、即金属硅化物层41为Nia98Ptaci2Si层时，上述失配α为0.01%的温度T6约为 4800C (T6 = 480°C )，上述失配 α 为 0. 02% 的温度 T7 约为 470°C (T7 = 470°C )。所以，半导体衬底1为单晶硅(Si)衬底、且金属膜12为Nia98Ptaci2合金膜时，步骤S5的第2热处理的热处理温度T2至少为上述失配α为0%的温度T5(约495°C)以下，较优选为上述失配α为0.01%的温度T6以下、即约480°C以下(T2彡T6 = 480°C )。并且，步骤S5的第2 热处理的热处理温度T2进一步优选为上述失配α为0.02%的温度T7以下、即约470°C以下(T2 彡 T7 = 470 0C )。图沈是表示漏电流的分布(不均)的曲线图。图沈表示根据本实施方案的步骤 Sl S5形成镍硅化物层(对应于金属硅化物层41)的情形(图沈中用白圆圈表示“有第 2热处理”)、和与本实施方案不同、省略步骤S5的第2热处理形成镍硅化物层(对应于金属硅化物层41)的情形(图沈中用黑圆圈表示“无第2热处理”)。需要说明的是，图沈的曲线为在n+型硅区域上形成Ni膜，从而形成镍硅化物层的情形，第2热处理的热处理温度 T2设为550°C。图沈的曲线的横轴对应于漏电流值(arbitrary unit 任意单位)，图沈的曲线的纵轴对应于概率分布(累积频率、Cumulative Frequency)。与本实施方案不同、省略步骤S5的第2热处理时，镍硅化物层(金属硅化物层41) 为不稳定的NiSi (MSi)相，如图沈的曲线所示，漏电流增加的可能性变高。与在ρ+型硅区域上形成Ni膜、从而形成镍硅化物层时相比，在η+型硅区域上形成Ni膜、从而形成镍硅化物层时上述漏电流的增加显著，由上述图23可知，这是由于与ρ+型硅区域相比，η+型硅区域形成NiSi相的温度高，容易导致形成的NiSi层不稳定。
而如本实施方案所述，进行步骤S5的第2热处理时，镍硅化物层(金属硅化物层 41)内的组成更加均勻，镍硅化物层(金属硅化物层41)内的Ni (金属元素M)和Si的组成比以化学计量比计，更接近1 1，所以能稳定镍硅化物层(金属硅化物层41)。通过步骤 S5的第2热处理，使镍硅化物层(金属硅化物层41)稳定，由此如图沈的曲线所示，能够防止漏电流的增加。所以，能够防止每个MISFET的特性变化，并能提高半导体器件的性能。图27是表示根据本实施方案的步骤Sl S5形成的镍硅化物层(对应于金属硅化物层41)的薄层电阻的分布(不均)的曲线图。需要说明的是，图27的曲线是在ρ+型硅区域上形成Ni膜，从而形成镍硅化物层的情形。图27的曲线的横轴对应于薄层电阻值，图 27的曲线的纵轴对应于概率分布(累积频率、Cumulative Frequency)。图27的曲线表示步骤S5的第2热处理的热处理温度T2为550°C时的情形(图27中用圆标记表示的曲线) 和为600°C时的情形(图27中用四方形标记表示的曲线)。如上所述，单晶硅(Si)与NiSi2的晶格大小一致的温度1\约为590°C (T4 = 590°C )。因此，图27的曲线图所示的步骤S5的第2热处理的热处理温度T2为550°C的情形对应于如本实施方案所述使步骤S5的第2热处理的热处理温度T2低于NiSi2 (MSi2)的晶格大小和半导体衬底1的晶格大小一致的温度T4(T3) (T2 < T4即T2 < T3)的情形(使第 2热处理的热处理温度T2略低于上述温度T7的情形)。而图27的曲线图所示的步骤S5的第2热处理的热处理温度T2为600°C的情形对应于与本实施方案不同使步骤S5的第2热处理的热处理温度T2高于NiSi2(MSi2)的晶格大小和半导体衬底1的晶格大小一致的温度 T4(T3) (T2 > T4 即 T2 > T3)的情形。由图27的曲线可知，与使步骤S5的第2热处理的热处理温度T2为600°C的情形相比，T2为550°C时，镍硅化物层的薄层电阻值的不均小。即，与使步骤S5的第2热处理的热处理温度T2为600°C的情形相比，T2为550°C时导致镍硅化物层成为高电阻(高薄层电阻)的比例降低。认为其理由如下。即，使步骤S5的第2热处理的热处理温度T2为600°C时，热处理温度T2高于NiSi2 (MSi2)的晶格大小和半导体衬底1的晶格大小一致的温度T4(T3),所以， 步骤S5的第2热处理中，在镍硅化物层(对应于金属硅化物层41)中产生高电阻的NiSi2 部分，导致薄层电阻变高的可能性增大。而将步骤S5的第2热处理的热处理温度T2设为 550°C时，热处理温度T2低于NiSi2(MSi2)的晶格大小和半导体衬底1的晶格大小一致的温度T4(T3),所以，即使进行步骤S5的第2热处理，也能够抑制或防止镍硅化物层(对应于金属硅化物层41)中生成高电阻的NiSi2部分。本实施方案中，通过使步骤S5的第2热处理的热处理温度T2低于MSi2 (NiSi2)的晶格大小和半导体衬底1的晶格大小一致的温度T3(T4) (T2 < T3),能够抑制或防止在金属硅化物层41中生成MSi2部分(NiSi2部分)。因此，不仅使金属硅化物层41的电阻为低电阻的MSi相的电阻值，而且能够降低各金属硅化物层41的电阻的不均。所以，在半导体衬底1上形成多个MISFET、在各MISFET上形成金属硅化物层41时，能够使各MISFET的金属硅化物层41的电阻均勻，并能够防止MISFET的特性变化。所以，能够提高半导体器件的性能。如上所述，在本实施方案中，使步骤S5的第2热处理的热处理温度T2低于MSi2的晶格大小和半导体衬底1的晶格大小一致(即上述失配α为0% )的温度T3CT2 < T3)，较
29优选为上述失配α为0.01%的温度T6以下(Τ2<Τ6)，进一步优选为上述失配α为0.02% 的温度T7以下(T2 ( T7)。由此能够抑制或防止如上述图22所示的NiSi2异常生长区域 141c之类的MSi2的异常生长，这通过本发明人的实验(半导体器件的剖面观察及剖面的组成分析等)得到了确认。另外，能够抑制或防止MSi2的异常生长引起的MISFET的源极 漏极之间的漏电流的增大或源极·漏极区域的扩散电阻的增大。在本实施方案中，通过进行步骤S5的第2热处理，能够稳定金属硅化物层41，所以能够防止MISFET的特性变化(每个 MISFET的特性变化)。因此，能够提高半导体器件的性能。本实施方案中，在形成了隔离膜13的状态下进行步骤S3的第1热处理，使金属膜 12与衬底区域等反应，形成MSi相的金属硅化物层41，如上所述，隔离膜13优选为能使半导体衬底1产生拉伸应力的膜。S卩，隔离膜13的膜应力(膜自身的应力)发挥压应力(利用溅射法形成的氮化钛膜时，例如为2GPa(吉帕斯卡(gigapascal))左右的压应力)的作用，能通过作用·反作用使半导体衬底1(形成MISFET的活性区域)产生拉伸应力。作为上述使半导体衬底1产生拉伸应力的膜(此处为隔离膜13)，优选为氮化钛(TiN)膜或钛 (Ti)膜。隔离膜13使半导体衬底1产生的应力的方向或大小不仅取决于膜的材料，还取决于成膜法。隔离膜13为氮化钛(TiN)膜时，如果利用等离子体CVD法成膜，则隔离膜13有可能成为使半导体衬底1产生压应力的膜，通过利用溅射法(PVD法物理气相沉积(Wiysical Vapor Deposition)法)成膜，隔离膜13能够成为使半导体衬底1产生拉伸应力的膜。另一方面，隔离膜13为钛(Ti)膜时，如果利用溅射法成膜，则隔离膜13有可能成为使半导体衬底1产生压应力的膜，但通过利用等离子体CVD法成膜，隔离膜13能成为使半导体衬底 1产生拉伸应力的膜。因此，隔离膜13为氮化钛(TiN)膜时，优选利用溅射法(PVD法)形成，隔离膜13为钛(Ti)膜时，优选利用等离子体CVD法形成。隔离膜13使半导体衬底1产生的应力的方向和大小还取决于成膜温度。隔离膜 13为使用溅射法(PVD法)形成的氮化钛(TiN)膜时，成膜温度越低，隔离膜13能使半导体衬底1产生的拉伸应力越大，相反，成膜温度过高时，隔离膜13有可能成为使半导体衬底1 产生压应力的膜。因此，隔离膜13为使用溅射法(PVD法)形成的氮化钛(TiN)膜时，隔离膜13的成膜温度(衬底温度)优选为300°C以下，由此能使隔离膜13成为使半导体衬底1 确实地产生拉伸应力的膜。另外，通过在成膜装置上设置冷却机构，能使成膜温度(衬底温度)为室温以下。而隔离膜13是利用等离子体CVD法形成的钛(Ti)膜时，成膜温度越低，隔离膜13 能使半导体衬底1产生的拉伸应力越大，相反，如果成膜温度过高，则隔离膜13有可能成为使半导体衬底1产生压应力的膜。另外，如果成膜温度过高，则形成隔离膜13时，金属膜12 和(构成)栅电极8a、8b、η+型半导体区域9b及ρ+型半导体区域IOb (的硅)有可能过度反应。因此，隔离膜13为使用等离子体CVD法形成的钛(Ti)膜时，隔离膜13的成膜温度 (衬底温度)优选为450°C以下。由此，隔离膜13能成为使半导体衬底1确实地产生拉伸应力的膜，同时，能够抑制或防止在形成隔离膜13时金属膜12和(构成)栅电极8a、8b、n+ 型半导体区域9b及ρ+型半导体区域IOb (的硅)过度反应。氮化钽(TaN)膜或钽(Ta)膜均能成为使半导体衬底1产生拉伸应力的膜，所以， 能用作隔离膜13。但是，使用氮化钽(TaN)膜或钽(Ta)膜时，步骤S4的湿式清洗处理必须使用氢氟酸(HF)，有可能导致在湿式清洗时蚀刻至隔离膜13及金属膜12以外的部分。因此，作为隔离膜13，与氮化钽(TaN)膜和钽(Ta)膜相比，较优选使用通过步骤S4的湿式清洗处理容易除去的氮化钛(TiN)膜或钛(Ti)膜。隔离膜13为难以与金属膜12反应的膜，优选为即使进行步骤S3的第1热处理也不与金属膜12反应的膜。如果通过步骤S3的第1热处理，使得隔离膜13与金属膜12反应，则有可能导致阻碍金属硅化物层41的形成，或者金属硅化物层41的组成发生h变化。 本实施方案中，通过使隔离膜13为难以与金属膜12反应的膜，能够防止在步骤S3的第1热处理中金属膜12和隔离膜13反应，并能够通过步骤S3的第1热处理确实地形成金属硅化物层41。作为上述难以与金属膜12反应的隔离膜13，优选氮化钛(TiN)膜或钛(Ti)膜。形成的金属硅化物层41的厚度如果过厚，则有可能导致漏电流的增加，并且对 MISFET的微细化也不利。因此，在本实施方案中，较优选金属膜12的膜厚不过厚。S卩，在本实施方案中，步骤Sl中形成的金属膜12的膜厚(沉积膜厚、垂直于半导体衬底1主面的方向上的厚度)优选为15nm以下。如果金属膜12过薄，则金属硅化物层41的厚度过薄，扩散电阻增大。因此，通过步骤Sl形成的金属膜12的膜厚(沉积膜厚、垂直于半导体衬底1 主面的方向上的厚度)较优选为3 15nm，进一步优选为6 12nm，例如可以为9nm。在半导体衬底1表面(栅电极8a、8b、n+型半导体区域9b及p+型半导体区域IOb 的表面)存在自然氧化膜的状态下形成金属膜12时，该自然氧化膜具有阻碍金属膜12和硅(栅电极8a、8b、η+型半导体区域9b及ρ+型半导体区域IOb的硅)反应的作用。因此， 在半导体衬底1表面上存在自然氧化膜的状态下形成金属膜12时，必须形成较厚的金属膜 12，使金属膜12的金属元素M容易扩散至硅区域(栅电极8a、8b、n+型半导体区域9b及p+ 型半导体区域10b)中，但在本实施方案中，如上所述，可以使金属膜12不过厚。所以，在本实施方案中，优选在半导体衬底1表面(栅电极8a、8b、n+型半导体区域9b及p+型半导体区域IOb的表面)上没有自然氧化膜的状态下形成金属膜12。因此，优选进行干式清洗导体衬底1主面的栅电极8a、8b、n+型半导体区域9b及p+型半导体区域IOb的表面的工序 (对应于上述图11的工序P2)，除去上述表面的自然氧化膜，然后，不将半导体衬底1置于大气中(含有氧的气氛中)，而是进行步骤Sl (金属膜12的沉积工序)及步骤S2(隔离膜 13的沉积工序)。由此能够在没有自然氧化膜的状态下形成金属膜12，即使金属膜12不厚，也能确实地形成由MSi组成的金属硅化物层41。所以，能够防止金属硅化物层41过厚使漏电流增加。还有利于MISFET的微细化。在本实施方案中，如上所述，在干式清洗处理工序(上述图11的工序P》和在半导体衬底1的主面上沉积金属膜12的工序(图9的步骤Sl即图11的工序P2)之间，对半导体衬底1实施为了除去干式清洗处理(处置)时生成的生成物而在150 400°C下进行的热处理(图11的工序P3)。因此，沉积在半导体衬底1的主面上的金属膜12的自对准反应(由步骤S3的第1热处理引起的M+Si — MSi的反应)不被上述生成物阻碍，而是在栅电极8a、8b、n+型半导体区域9b及p+型半导体区域IOb的表面均勻发生，从而能得到电阻不均小的金属硅化物层41。由于在干式清洗处理工序(上述图11的工序P》和金属膜12沉积工序(图9的步骤Si、图11的工序P5)之间实施为了除去干式清洗处理时生成的生成物的热处理(图 11的工序P3)，所以，金属膜12的自对准反应不被上述生成物阻碍，即使金属膜12不厚，也能确实地形成由MSi组成的金属硅化物层41。所以，能防止金属硅化物层41的厚度过厚导致漏电流增加的情况。还有利于MISFET的微细化。本实施方案中，在栅电极8a、8b、n+型半导体区域9b、p+型半导体区域IOb的表面形成金属硅化物层41的工序中，通过高于150°C的温度下的热处理除去由干式清洗处理 (处置)残留在半导体衬底1主面上的生成物。因此，硅(构成栅电极8&的11型多晶硅、构成栅电极8b的ρ型多晶硅、构成形成了 n+型半导体区域9b、p+型半导体区域IOb的半导体衬底1的单晶硅)和金属膜12的自对准反应不被生成物阻碍，均勻地发生反应，进而能得到电阻不均小的金属硅化物层41。在本实施方案中，至半导体器件的制造结束(例如，通过切割等将半导体衬底1形成独立的半导体芯片的阶段)，金属硅化物层41都为MSi (金属单硅化物)相。这是由于制成的半导体器件通过使金属硅化物层41为电阻率低于MSi2相及M2Si相的MSi相，使金属硅化物层41为低电阻，并能降低接触电阻、源极 漏极的扩散电阻，从而提高形成了 MISFET的半导体器件的性能。因此，作为第1条件，如果将本实施方案适用于由电阻率低于MSi2 (金属二硅化物)相及M2Si ( 二金属硅化物)相的MSi (金属单硅化物)相之类的金属硅化物形成金属硅化物层41的情况，则效果明显。因为本实施方案能够在抑制或防止MSi2异常生长的同时，形成MSi相金属硅化物层41，所以作为第2条件，如果适用于由可能存在MSi2 (金属二硅化物)相的硅化物形成金属硅化物层41的情况，则效果明显。本实施方案能够在防止热处理工序中金属元素M不必要(过剩)的扩散(移动)， 从而抑制或防止MSi2的异常生长的同时，形成MSi相的金属硅化物层41，所以，作为第3条件，如果将本实施方案适用于在形成金属硅化物层时，不是Si (硅)而是金属元素M成为扩散种的情况，则效果明显。如果考虑上述第1 第3条件，则金属膜12为Ni膜或Ni合金膜时，特别是Ni (镍) 膜、Ni-Pt(镍-钼)合金膜、Ni-Pd(镍-钯)合金膜、Ni-Y(镍-钇)合金膜、Ni-Yb(镍-镱) 合金膜、Ni-Er (镍-铒)合金膜或Ni-镧系元素合金膜时，如果适用本实施方案，则效果明显。如果金属膜12为Ni膜、Ni-Pt合金膜、Ni-Pd合金膜、Ni-Y合金膜、Ni-Yb合金膜、 Ni-Er合金膜或Ni-镧系元素合金膜，则形成金属硅化物层时，不是Si (硅)而是金属元素 M成为扩散种，存在MSi2相，并且MSi相的电阻率低于MSi2相及M2Si相。但是，金属膜12 为Ni膜、Ni-Pt合金膜、Ni-Pd合金膜、Ni-Y合金膜、Ni-Yb合金膜、Ni-Er合金膜或Ni-镧系元素合金膜中的任意一种时，均发生MSi2从金属硅化物层向沟道部异常生长的问题、金属硅化物层中由于形成MSi2部分导致电阻不均增大的问题，特别是金属膜12为Ni (镍)膜时，上述问题最显著。因此，如果在金属膜12为Ni (镍)膜时适用本实施方案，则效果最明显。这对于以下实施方案也同样。与ρ沟道型MISFET相比，容易在η沟道型MISFET形成如上述图22所示的 NiSi2 (镍二硅化物)从NiSi层141b向沟道部的异常生长区域141c。由上述图23可知，与 η型硅区域相比，ρ型硅区域在更低的温度下进行Ni和Si的反应，与η型硅区域相比，ρ型硅区域容易扩散Ni。因此，与η型阱6相比，在Ni容易扩散的ρ型阱5容易产生NiSi2异常生长区域141c。因此，与ρ沟道型MISFETQp相比，在η沟道型MISFETQn中，适用本实施方案时的能够防止MSi2W金属硅化物层41向沟道部异常生长的效果更明显。这对于以下实施方案也同样。如参照上述图27所进行的说明，与通过在η型硅区域上形成Ni膜并进行热处理， 形成镍硅化物层相比，通过在P型硅区域上形成Ni膜并进行热处理，形成镍硅化物层时，镍硅化物层的薄层电阻容易不均。认为这也是由于与η型区域相比，ρ型区域容易扩散Ni，容易促进Ni和Si的反应，所以形成的NiSi相的镍硅化物层中容易形成高电阻的NiSi2部分。 因此，与η沟道型MISFETQn相比，在ρ沟道型MISFETQp中，适用本实施方案时的能够降低金属硅化物层41的电阻不均的效果更明显。这对于以下实施方案也同样。本实施方案对在用于制造源极或漏极的半导体区域(9b，10b)上和栅电极(8a、 8b)上形成金属硅化物层41的情形进行了说明，但作为其他方案，也可以是在栅电极8a、8b 上不形成金属硅化物层41，在用于制造源极或漏极的半导体区域(此处为η+型半导体区域 %、ρ+型半导体区域IOb)上形成金属硅化物层41的方案。这对于以下实施方案也同样。本实施方案中，作为最佳方案，对在形成于半导体衬底1上的用于制造源极或漏极的半导体区域(这里指η+型半导体区域9b、ρ+型半导体区域IOb)上形成金属硅化物层 41的方案进行了说明，但作为其他方案，还可以是在形成于半导体衬底1上的源极或漏极用以外的半导体区域上，利用与本实施方案相同的方法形成金属硅化物层41的方案。此种情况下，通过使用本实施方案所述的金属硅化物层41形成法，能够防止在形成的金属硅化物层中形成MSi2部分，从而能够得到降低金属硅化物层的电阻不均的效果。但是，如本实施方案所述，如果是在形成于半导体衬底1上的用于制造源极或漏极的半导体区域(这里指η+型半导体区域9b、ρ+型半导体区域IOb)上形成金属硅化物层41，则由于不仅具有防止在金属硅化物层41中形成MSi2部分，从而降低金属硅化物层41的电阻不均的效果，而且能得到防止MSi2向沟道区域的异常生长的效果，所以效果极其显著。本实施方案中，构成金属膜12的金属元素M(例如Ni)扩散至用于制造源极或漏极的半导体区域(这里指η+型半导体区域9b、p+型半导体区域IOb)，形成由MSi组成的金属硅化物层41。因此，半导体衬底1优选由含硅(Si)材料构成，例如可以由单晶硅、掺杂杂质的硅、多晶硅、非晶硅、硅锗(SixGei_x、此处0<x< 1)或掺碳硅(carbon doped silicon) (SixC1YMa(XSCxCl)等构成，最优选为单晶硅。另外，也可以使用SOI (绝缘体上硅 (Silicon On Insulator))衬底之类在绝缘衬底上形成了含硅(Si)材料层的衬底作为半导体衬底1。这对于以下实施方案也同样。如果在元件分离区域4发挥使半导体衬底1 (是用元件分离区域4规定的活性区域，形成有MISFET的活性区域)产生压应力的作用时适用本实施方案，则效果明显。这对于以下实施方案也同样。其理由如下。如果元件分离区域4使半导体衬底1产生压应力，则该压应力具有缩小半导体衬底1(活性区域)的晶格大小，使其接近MSi2的晶格大小的作用。因此，如果在元件分离区域4使得半导体衬底1产生压应力的状态下进行热处理，则导致在半导体衬底1的晶格大小在该压应力的作用下变小并接近MSi2W晶格大小的状态下进行热处理，从而使热处理中金属元素M容易扩散(移动)，所以容易发生MSi2W金属硅化物层41向沟道部的异常生长。而在本实施方案中，在金属膜12上设置使半导体衬底1产生拉伸应力的膜即隔离膜13，在该状态下进行步骤S3的第1热处理，使金属膜12和硅区域(栅电极8a、8b、n+型半导体区域9b及p+型半导体区域10b)反应，形成MSi相的金属硅化物层41。因此，隔离膜13具有抵消起因于元件分离区域4的压应力(元件分离区域4作用于形成有MISFET的活性区域的压应力)的作用。隔离膜13的拉伸应力能够抑制或防止起因于元件分离区域 4的压应力缩小半导体衬底1的晶格大小的作用，所以能够抑制或防止在步骤S3的第1热处理时MSi2从金属硅化物层41向沟道部的异常生长。进而，在本实施方案中，使步骤S5的第2热处理的热处理温度T2低于MSi2的晶格大小和半导体衬底1的晶格大小一致(即上述失配α为0% )的温度T3CT2 < T3)，较优选为上述失配α为0.01%的温度T6以下(K T6),进一步优选为上述失配α为0.02%的温度T7以下(T2 ( T7)。因此，即使起因于元件分离区域4的压应力具有缩小半导体衬底 1 (活性区域)的晶格大小的作用，也可以通过将步骤S5的第2热处理的热处理温度T2控制在上述温度，抑制或防止在步骤S5的第2热处理中MSi2 (金属二硅化物)从金属硅化物层41向沟道部异常生长。本实施方案的情况下，通过用绝缘体材料(绝缘膜4b、4c)填埋形成于半导体衬底 1的沟如内部来形成元件分离区域4的情形即利用STI法形成元件分离区域4的情形，与利用LOCOS法形成元件分离的情形相比，作用于元件分离区域4之间的活性区域的压应力变大。这是由于形成于半导体衬底1上的沟如的侧壁挤压活性区域侧产生的压应力作用于元件分离区域4之间的活性区域。特别是在填埋沟如内部的元件分离区域4用绝缘体材料(这里为绝缘膜4c)是通过等离子体CVD法(特别是HDP-CVD法)成膜的绝缘膜(例如氧化硅膜)时，与O3-TEOS氧化膜(利用热CVD法形成的绝缘膜)等相比，烧结时的收缩小，元件分离区域4作用于形成MISFET的活性区域的压应力变大。如上所述，如果在元件分离区域4作用于形成MISFET的活性区域的压应力大时适用本实施方案，则效果明显，这对于以下实施方案也同样。使用CBED (会聚束电子衍射)法测定时，利用STI法形成的元件分离区域4作用于半导体衬底1(活性区域中的接近元件分离区域4的区域)的压应力为-0. 035GI^左右。因此，隔离膜13使半导体衬底1产生的拉伸应力较优选为0. 035GPa (吉帕斯卡)以上，由此， 能够确实地防止在步骤S3的第1热处理时，起因于元件分离区域4的压应力的影响(MSi2 的异常生长等)。另外，隔离膜13使半导体衬底1产生的拉伸应力进一步优选为2. 5GPa (吉帕斯卡)以下，隔离膜13容易成膜。所以，隔离膜13使半导体衬底1产生的拉伸应力较优选为0. 035 2. 5GPa(吉帕斯卡)左右。隔离膜13使半导体衬底1产生的拉伸应力的上述数值(上述0. 035 2. 5GPa)是由在半导体衬底1单体(未形成栅电极和杂质扩散层之类构成物的状态的半导体衬底)的一侧主面的整个面上形成隔离膜13时的半导体衬底1 和隔离膜13整体的翘曲量(室温下的翘曲量)计算得到的值。需要说明的是，在使形成隔离膜13的一面朝上的状态下，半导体衬底1朝上呈凸型翘曲时，在半导体衬底1上产生拉伸应力。被埋入元件分离用沟如内部的绝缘体主要使用等离子体CVD法(特别是HDP-CVD 法)形成时(即利用等离子体CVD法(特别是HDP-CVD法)形成绝缘膜如时)，在成膜阶段形成致密的膜，在成膜后进行烧结时收缩小。因此，元件分离区域4作用于半导体衬底 1 (用元件分离区域4规定的活性区域)上的压应力变大，该压应力在形成金属硅化物层时容易产生影响。即使元件分离区域4作用于半导体衬底1上的压应力变大，本实施方案也能在形成金属硅化物层41时防止产生不良影响(例如MSi2的异常生长)。因此，如果在被埋入元件分离用沟如内部的绝缘体(构成元件分离区域4的绝缘体，此处为绝缘膜4b、4c) 由主要通过等离子体CVD法(特别是HDP-CVD法)形成的绝缘膜(此处为绝缘膜4c)构成时适用本实施方案，则该效果极明显。这对于以下实施方案也同样。接下来，说明MSi2 (金属二硅化物)的异常生长和结晶结构的关系。半导体衬底1为硅(单晶硅)时，硅的结晶结构为金刚石结构，晶系为立方晶系， 空间群为Fd;3nK227)，该结晶结构的单晶格长对应于晶格常数、即晶格大小。图观是表示硅(Si)的结晶结构即金刚石结构的说明图(透视图)。图观所示的立方体为硅(Si)的单晶，该立方体一边(单晶格)的长度L1为硅(Si)的晶格常数、即硅 (Si)的晶格大小。所以，该长度L1对应于在半导体衬底1为硅(单晶硅)时的上述Ls (L1 =Ls) 0图观中，在配置球的位置配置Si原子。另一方面，MSi2 (金属二硅化物)是NiSi2 (镍二硅化物)时，NiSi2 (镍二硅化物) 的结晶结构为萤石结构(CaF2型结构)，晶系为立方晶系，空间群为Fm;3nK225)，该结晶结构的单晶格长度对应于晶格常数即晶格大小。图四是表示NiSi2 (镍二硅化物)的结晶结构即萤石结构的说明图(透视图)。图四所示的立方体为NiSi2 (镍二硅化物)的单晶，该立方体的一边(单晶格)的长度L2S NiSi2 (镍二硅化物)的晶格常数、即NiSi2 (镍二硅化物)的晶格大小。所以，该长度1^2对应于在上述MSi2为NiSi2时的上述Lm (L2 = Lm)。图四中，在配置球的位置配置Ni原子或 Si原子。图四所示的萤石结构是具有AB2 (A，B分别为不同的元素)的组成的化合物的结构，NiSi2对应于上述AB2中A = Ni、B = Si的化合物。该萤石结构由A元素(NiSi2的情况下为Ni)的面心立方结构(图30(a)的结构)和B元素(NiSi2的情况下为Si)的简单立方结构(图30(b)的结构)的组合构成。图30的(a)表示具有々化组成的萤石结构中的A元素(NiSi2的情况下为Ni)的结晶结构，图30的(b)是表示具有组成的萤石结构中的B元素(NiSi2的情况下为Si) 的结晶结构的说明图(透视图)。在图30(a)所示的立方体中，在球的位置配置Ni元素。S卩，图30(a)是在立方体的各顶点和立方体各面的中心配置Ni元素的面心立方结构。图30(a)的面心立方结构的一边(单晶格)的长度与上述1^2相同，与NiSi2(镍二硅化物)的晶格常数即NiSi2(镍二硅化物)的晶格大小相同。在图30(b)所示的立方体中，在球的位置配置Si元素。S卩，图30(b)是在立方体的各顶点配置Si元素的简单立方结构。图30(b)的简单立方结构的一边(单晶格)的长度L3为上述长度L2的一半，存在L2 = 2L3的关系。组合图30 (a)的结构(面心立方结构)和图30 (b)的结构(简单立方结构)，使各自的重心一致，构成图四的萤石结构。构成半导体衬底1的单晶Si (硅)的晶格大小和NiSi2 (镍二硅化物)的晶格大小一致的状态对应于硅(Si)的晶格常数即上述长度L1和NiSi2 (镍二硅化物)的晶格常数即上述长度L2相等(即L1 = L2)的状态。另外，构成半导体衬底1的单晶硅(Si)的晶格大小和NiSi2 (镍二硅化物)的晶格大小一致的上述温度T4对应于硅(Si)的晶格常数即上述长度L1和NiSi2 (镍二硅化物)的晶格常数即上述长度L2 —致(相等，即L1 = L2)的温度。
图观的金刚石结构和图四的萤石结构相似性高。即，在图四的萤石结构中，如果在面心立方结构的Ni的位点不配置Ni，而配置Si，且在简单立方结构的8个Si位点中的4个位点(图30 (b)中用符号61表示的4个位点)配置Si，在剩余4个位点(图30 (b) 中用符号62表示的4个位点)不配置Si，则成为与图观的金刚石结构相同的结构。观察图28的硅的金刚石结构中Si的配置和图四的NiSi2的萤石结构中Si的配置，在图观的硅的金刚石结构中，位于{400}、{200}、{100}面的[110]方向的2个Si原子之间的距离为(1/2)°_5ΧΙ^。而在NiSi2的萤石结构中，图30(b)的Si的简单立方结构的各面对角线的距离(即[110]方向的Si原子间的距离)为(2)0 5XL3 = (1/2)°_5XL2。L1 = L2时，两者一致(相等)。通过进行热处理，Si和Ni相互扩散。如果步骤S5的第2热处理温度T2接近构成半导体衬底1的单晶硅(Si)的晶格大小和NiSi2的晶格大小一致的上述温度T4，则在步骤 S5的第2热处理时，金刚石结构和萤石结构的高度相似性使金刚石结构的Si具有与NiSi2 的萤石结构内的Si相同的配置(特别是{400}面的Si)。因此，通过步骤S5的第2热处理，Ni和Si的晶格间容易发生置换，进而容易生成NiSi2部分。所以，半导体衬底1的结晶结构和MSi2 (金属二硅化物)的结晶结构的相似性高时，特别是半导体衬底1的结晶结构为金刚石结构、MSi2(金属二硅化物)的结晶结构为萤石结构时，显著发生如上所述的MSi2从金属硅化物层向沟道部异常生长的问题或在金属硅化物层中形成MSi2部分导致电阻不均增大的问题。因此，如果在半导体衬底1的结晶结构和MSi2(金属二硅化物)的结晶结构的相似性高时，特别是在半导体衬底1的结晶结构为金刚石结构、MSi2 (金属二硅化物)的结晶结构为萤石结构时，适用本实施方案，则效果显著。所以，半导体衬底1最优选使用单晶硅，但只要是与单晶硅相同地具有金刚石结构型的结晶结构的物质，即使是单晶硅以外的物质， 也可以适用于半导体衬底1。这对于以下的实施方案也相同。如果使用Ni膜作为金属膜12，则能够形成的上述MSi2为萤石结构的NiSi2，所以适用本实施方案的效果显著，但在金属膜12中使用Ni膜以外的、能形成的MSi2为萤石结构型的结晶结构的金属或合金时，本实施方案也是有效的。例如，金属膜12为镍合金膜、特别是Ni-Pt (镍-钼)合金膜、Ni-Pd(镍-钯)合金膜、Ni-Y(镍-钇)合金膜、Ni-Yb (镍-镱) 合金膜、Ni-Er (镍-铒)合金膜或Ni-镧系元素合金膜时，形成的MSi2能够成为萤石结构 (其中，图30(a)的面心立方结构的Ni位点的一部分被构成合金的其他金属取代)，所以优选适用本实施方案。这对于以下实施方案也同样。(实施方案2)图31是表示本实施方案的半导体器件制造工序的一部分的制造工艺流程图，对应于上述实施方案1的图9。图31表示得到上述图7的结构后，利用自对准硅化物处理工艺在栅电极8a、8b、n+型半导体区域9b及p+型半导体区域IOb的表面上形成金属硅化物层 (金属·半导体反应层)的工序的制造工艺流程。图32 图35是本实施方案的半导体器件的制造工序中的主要部分剖面图。本实施方案的半导体器件制造工序中直至通过在上述步骤S4中进行湿式清洗处理除去隔离膜13和未反应的金属膜12的工序与上述实施方案1相同，所以这里省略说明， 而对上述步骤S4之后的工序进行说明。
与上述实施方案1相同地进行至上述步骤S4，得到与上述图14基本相当的图32 的结构后，如图33所示，在半导体衬底1的主面(整面)上，包括金属硅化物层41上，形成 (沉积)隔离膜(第2隔离膜、应力控制膜、盖帽膜)13a(图31的步骤Sll)。接下来，进行与上述实施方案1相同的步骤S5的第2热处理。在本实施方案中， 步骤S5的第2热处理在形成隔离膜13a的状态下进行，步骤S5的第2热处理的条件或作用与上述实施方案1相同。因此，与上述实施方案1相同，在本实施方案中，步骤S5的第2热处理也不是为了使金属硅化物层41发生相变化(从M2Si相到MSi相的相变化)而进行的，而是为了稳定金属硅化物层41而进行的稳定化退火。本实施方案的步骤S5的第2热处理的热处理温度T2 与上述实施方案1中的步骤S5的第2热处理的热处理温度T2相同，这里省略其说明。另外，本实施方案的步骤S5的第2热处理时的气氛也与上述实施方案1相同。与上述实施方案1相同，在本实施方案中，也从步骤S5的第2热处理后至半导体器件制造结束(例如切断半导体衬底1制成独立的半导体芯片)，使半导体衬底1不达到高于步骤S5的第2热处理的热处理温度的温度。在步骤S5的第2热处理后，通过进行湿式清洗处理等，如图34所示，除去隔离膜 13a (图31的步骤S12)。此时，在栅电极8a、8b、n+型半导体区域9b及p+型半导体区域IOb 的表面上残留金属硅化物层41。可以通过使用了硫酸的湿式清洗、或使用了硫酸和过氧化氢水溶液的湿式清洗等进行步骤S12的湿式清洗处理。清洗处理以后的工序与上述实施方案1相同。S卩，如图35所示，与上述实施方案1 相同地形成绝缘膜42及绝缘膜43，在绝缘膜43、42上形成接触孔44，在接触孔44内形成栓塞45，在埋入了栓塞45的绝缘膜43上形成阻止绝缘膜51及绝缘膜52，形成布线沟53， 在布线沟53内填埋隔离导体膜M及铜膜形成布线55。隔离膜13a与隔离膜13相同，是使半导体衬底1产生拉伸应力的膜。因此，可以使用与隔离膜13相同的膜作为隔离膜13a，可以优选使用氮化钛(TiN)膜或钛(Ti)膜。本实施方案中，为了抵消元件分离区域4对半导体衬底1的活性区域产生的压应力，形成使半导体衬底1产生拉伸应力的隔离膜13a，所以，隔离膜13a可以视为应力控制膜(控制半导体衬底1的活性区域的应力的膜)。如同上述实施方案1中对隔离膜13进行的说明，半导体衬底1产生的应力的方向和大小不仅取决于膜的材料，还取决于成膜法，所以根据与隔离膜13相同的理由，隔离膜13a为氮化钛(TiN)膜时，优选使用溅射法(PVD法)形成，隔离膜13a为钛(Ti)膜时， 优选利用等离子体CVD法形成。根据与隔离膜13相同的理由，隔离膜13a为使用了溅射法 (PVD法)形成的氮化钛(TiN)膜时，隔离膜13a的成膜温度(衬底温度)优选为300°C以下，隔离膜13a为使用了等离子体CVD法形成的钛(Ti)膜时，隔离膜13a的成膜温度(衬底温度)优选为450°C以下。氮化钽(TaN)膜或钽(Ta)膜也是可以使半导体衬底1产生拉伸应力的膜，所以可以用作隔离膜13a。但是，使用氮化钽(TaN)膜或钽(Ta)膜时，步骤S12的湿式清洗处理时，必须使用氢氟酸(HF)，有可能在湿式清洗时蚀刻至隔离膜13a以外的部分。所以，与氮化钽(TaN)膜或钽(Ta)膜相比，较优选使用通过步骤S12的湿式清洗处理容易除去的氮化钛(TiN)膜或钛(Ti)膜作为隔离膜13a。隔离膜13a的拉伸应力的优选范围也与隔离膜13相同。与隔离膜13相同，隔离膜13a也为不透过(难以透过)氧(0)的膜。S卩，隔离膜 13a为无透氧性的膜。因为隔离膜13a防止氧(0)透过，所以能够在步骤S5的第2热处理时，防止向金属硅化物层41供给氧(0)。由此能够抑制或防止发生起因于氧的缺陷，抑制或防止通过起因于氧的缺陷使金属元素M发生扩散，从而能够更确实地抑制或防止在步骤S5 的第2热处理时MSi2W金属硅化物层41向沟道部的异常生长。作为上述不透过氧(0)的隔离膜13a，优选氮化钛(TiN)膜或钛(Ti)膜。隔离膜13a是难以与金属硅化物层41发生反应的膜，即使进行步骤S5的第2热处理，也不与金属硅化物层41反应。如果通过步骤S5的第2热处理使隔离膜13a与金属硅化物层41反应，则有可能导致金属硅化物层41的组成发生变化，在本实施方案中，通过使隔离膜13a为难以与金属硅化物层41反应的膜，能防止在步骤S5的第2热处理中金属硅化物层41和隔离膜13a发生反应，从而能确实地形成金属硅化物层41。作为上述难以与金属硅化物层41发生反应的隔离膜13a，优选氮化钛(TiN)膜或钛(Ti)膜。在上述实施方案1中，通过控制步骤S5的第2热处理的热处理温度T2，抑制或防止了步骤S5的第2热处理中MSi2 (金属二硅化物)从金属硅化物层41向沟道部异常生长。 但是，如果考虑半导体器件的更高性能化和高可靠性化，则优选尽可能减少MSi2从金属硅化物层41向沟道部的异常生长。因此，在本实施方案中，除去隔离膜13及金属膜12露出金属硅化物层41的表面后，作为步骤S11，在半导体衬底1的主面(整面)上，包括金属硅化物层41上，形成隔离膜13a，然后在用隔离膜13a覆盖金属硅化物层41的状态下进行步骤S5的第2热处理。该隔离膜13a与隔离膜13相同，是使半导体衬底1产生拉伸应力的膜。本实施方案中通过在形成了使半导体衬底1产生拉伸应力的隔离膜13a的状态下进行步骤S5的第2热处理，与无隔离膜13a时相比，隔离膜13a所产生的拉伸应力能使半导体衬底1的晶格大小变大，使半导体衬底1的晶格大小和MSi2的晶格大小之差变大，进而能够确实地防止金属元素M的异常扩散。由此能够更确实地防止在步骤S5的第2热处理中MSi2从金属硅化物层41向沟道部异常生长。本实施方案中不仅将步骤S5的第2热处理的热处理温度T2控制在上述实施方案 1中说明的温度，而且在形成了使半导体衬底1产生拉伸应力的隔离膜13a的状态下进行步骤S5的第2热处理，所以隔离膜13a具有抵消起因于元件分离区域4的压应力的作用。可以通过隔离膜13a的拉伸应力抑制或防止起因于元件分离区域4的压应力具有的减小半导体衬底1的晶格大小的作用，所以即使元件分离区域4发挥使半导体衬底1(活性区域)产生压应力的作用，也能更确实地防止在步骤S5的第2热处理时MSi2从金属硅化物层41向沟道部异常生长。因此，本实施方案中除了能得到上述实施方案1的效果，还能更确实地防止在步骤S5的第2热处理中MSi2从金属硅化物层41向沟道部异常生长。另外，更确实地防止金属硅化物层41中产生高电阻的NiSi2部分，进而能更确实地降低金属硅化物层41的电阻不均。所以，能够进一步提高半导体器件的性能和可靠性。(实施方案3)本发明人对上述图18 图21的比较例的工序进行进一步研究，发现与η沟道型MISFET相比，ρ沟道型MISFET的源极·漏极因形成镍硅化物层141b，容易发生结漏电流增加及结漏电流不均(每个晶体管的结漏电流的变化)的问题。为了降低上述结漏电流，减小沉积在半导体衬底1上的M膜112的厚度，从而减小镍硅化物层141b的厚度是有效的。但是，镍硅化物层141b是为了低电阻化而设置的。因此，如果使η沟道型MISFET和ρ沟道型MISFET两者的镍硅化物层141b的厚度变薄，则即使是不易影响结漏电流的η沟道型MISFET，也会导致镍硅化物层141b带来的低电阻化效果降低。所以，在本实施方案中，通过利用以下工序形成金属硅化物层来解决上述问题。图36是表示本实施方案的半导体器件制造工序的一部分的制造工艺流程图，对应于上述实施方案1的图9。图36表示在得到上述图7的结构之后，利用自对准硅化物处理工艺在栅电极8a、8b、n+型半导体区域9b及p+型半导体区域IOb的表面形成金属硅化物层(金属 半导体反应层)的工序的制造工艺流程。图37及图38是本实施方案的半导体器件制造工序中的主要部分剖面图，对应于上述图14。本实施方案的半导体器件制造工序在上述步骤S3的第1热处理工序之前即直至通过上述步骤Si、S2形成金属膜12及隔离膜13的工序与上述实施方案1相同，所以，此处省略其说明，对相当于上述步骤S3的步骤S3a的第1热处理工序及其以后的工序进行说明。与上述实施方案1相同地进行至上述步骤S1、S2的工序(至图11的工序P8)，得到上述图8的结构后(即形成金属膜12及隔离膜13后)，对半导体衬底1实施第1热处理 (退火处理)(图36的步骤S3a)。与上述步骤S3的第1热处理相同，步骤S3a的第1热处理优选在充满惰性气体(例如氩(Ar)气或氦(He)气)或氮气(N2)气氛的环境中，于常压下进行。通过步骤S3a的第1热处理，如图37所示，使构成栅电极8a、8b的多晶硅膜和金属膜12、及构成η.型半导体区域9b及ρ+型半导体区域IOb的单晶硅(单晶Si)与金属膜12 选择性反应，形成金属·半导体反应层即金属硅化物层41a。通过使栅电极8a、8b、n+型半导体区域9b及ρ+型半导体区域IOb的各上部(上层部)和金属膜12反应，形成金属硅化物层41a，所以，在栅电极8a、8b、n+型半导体区域9b及p+型半导体区域IOb的各表面(上层部)形成金属硅化物层41a。在本实施方案3中，步骤S3a的第1热处理在使构成金属膜12的金属元素M和构成P+型半导体区域IOb的Si反应时的金属膜12的反应率低于构成金属膜12的金属元素 M和构成η+型半导体区域9b的Si反应时的金属膜12的反应率的温度范围进行。S卩，在步骤S3a的第1热处理阶段构成金属膜12的金属元素M和构成η+型半导体区域9b的Si的反应中，将金属元素M全部消耗掉，在η+型半导体区域9b的表面上(η+型半导体区域9b的上层部)形成金属硅化物层41a，或不将金属元素M全部消耗，而在η.型半导体区域9b的表面上(η+型半导体区域9b的上层部)残留未反应的金属元素M,形成金属硅化物层41a。而在步骤S3a的第1热处理阶段构成金属膜12的金属元素M和构成p+ 型半导体区域IOb的Si的反应中，不将金属元素M完全消耗，在ρ+型半导体区域IOb的表面上(P+型半导体区域IOb的上层部)残留未反应的金属元素M,形成金属硅化物层41a。 此处，如上所述，在使构成金属膜12的金属元素M和构成ρ+型半导体区域IOb的Si反应时的金属膜12的反应率低于使构成金属膜12的金属元素M和构成η+型半导体区域9b的 Si反应时的金属膜12的反应率的温度范围进行第1热处理。由此在进行了步骤S3a的第 1热处理的阶段的n+型半导体区域9b的表面上(η+型半导体区域9b的上层部)形成第1 厚度的金属硅化物层41a，在进行了步骤S3a的第1热处理的阶段的p+型半导体区域IOb 的表面上(P+型半导体区域IOb的上层部)形成比上述第1厚度薄的第2厚度的金属硅化物层41a。进而，在本实施方案中，通过步骤S3a的第1热处理形成由构成金属膜12的金属元素M的二金属硅化物(即M2Si)构成的金属硅化物层41a。S卩，通过步骤S3a的第1热处理，使构成金属膜12的金属元素M和构成栅电极8a、 8b的多晶硅膜的Si反应，在栅电极8a、8b的表面上(栅电极8a、8b的上层部)形成由M2Si 组成的金属硅化物层41a。另外，通过步骤S3a的第1热处理，使构成金属膜12的金属元素 M和η+型半导体区域9b的Si反应，在η+型半导体区域9b的表面上(η+型半导体区域9b 的上层部)形成由M2Si组成的金属硅化物层41a。通过步骤S3a的第1热处理，使构成金属膜12的金属元素M和ρ+型半导体区域IOb的Si反应，在ρ+型半导体区域IOb的表面上 (P+型半导体区域IOb的上层部)形成由M2Si组成的金属硅化物层41a。隔离膜13是难以与金属膜12反应的膜，优选即使进行步骤S3a的第1热处理也难以与金属膜12反应的膜。如果步骤S3a的第1热处理导致隔离膜13与金属膜12反应， 则有可能抑制金属硅化物层41a的形成，或者导致金属硅化物层41a的组成发生变化。与上述实施方案1相同，在本实施方案中也可以通过使用难以与金属膜12反应的膜作为隔离膜13，防止步骤S3a的第1热处理导致金属膜12和隔离膜13反应，从而能够利用步骤S3a 的第1热处理确实地形成金属硅化物层41a。作为上述难以与金属膜12反应的隔离膜13， 优选氮化钛(TiN)膜或钛(Ti)膜。例如，金属膜12为Ni膜时，步骤S3a的第1热处理的温度在例如260°C以上、低于 320°C的温度范围是合适的(当然，因其他条件不同，也可能不限定在该温度范围)。另外， 最优选以290°C为中心值的270 310°C的温度范围。以下使用图39 图41详细说明金属膜12为Ni膜时将本实施方案3中的步骤S3a的第1热处理的热处理温度设定在260°C 以上、低于320°C的理由。在半导体衬底上形成ρ+型硅区域及n+型硅区域，在其上形成IOnm左右的Ni膜及 15nm左右的TiN膜，然后通过热处理使Ni膜和p+型硅区域、或使Ni膜和η+型硅区域反应， 形成镍硅化物层，除去未反应M及TiN膜，图39是表示此时形成的镍硅化物层的薄层电阻的热处理温度依赖性的曲线图。图39的曲线图的横轴对应于通过热处理使Ni膜和ρ+型硅区域、或使Ni膜和η+型硅区域反应的热处理温度，图39的曲线图的纵轴对应于通过该热处理形成的镍硅化物层的薄层电阻值。图39所进行的热处理为通过RTA进行30秒左右。在图39的曲线图中，用白圆圈表示通过热处理使Ni膜和ρ+型硅区域反应形成的镍硅化物层的薄层电阻值，用黑圆圈表示通过热处理使Ni膜和η+型硅区域反应形成的镍硅化物层的薄层电阻值。需要说明的是，图39对应于用更宽的温度区域表示的上述图23。如图39所示，如果热处理温度低，则形成的镍硅化物层为高电阻的Ni2Si相(Ni2Si 相为30 Ω / □左右)，如果热处理温度高，则形成的镍硅化物层变成低电阻的NiSi相(NiSi 相为10 Ω / □左右)。但是，关于由Ni2Si相变成NiSi相的温度，Ni膜和η+型硅区域反应时、和Ni膜和ρ+型硅区域反应时是不同的。例如使Ni膜和η+型硅区域反应时，通过低于 300°C的温度范围的热处理，Ni膜未被完全消耗，残留未反应的Ni，形成Ni2Si相的镍硅化物层，通过300°C以上、360°C以下的温度范围的热处理，Ni膜被完全消耗，形成Ni2Si相的镍硅化物层，通过390°C以上的温度范围的热处理形成NiSi相的镍硅化物层。而在使Ni 膜和P+型硅区域反应时，通过低于320°C的温度范围的热处理，Ni膜未被完全消耗，残留未反应的Ni，形成Ni2Si相的镍硅化物层，通过在320°C以上、低于340°C的温度范围进行热处理，Ni膜被完全消耗掉，形成Ni2Si相的镍硅化物层，通过在360°C以上的温度范围进行热处理，形成NiSi相的镍硅化物层。在半导体衬底上形成ρ+型硅区域及n+型硅区域，在其上形成IOnm左右的Ni膜及 15nm左右的TiN膜，然后通过热处理使Ni膜和p+型硅区域、或使Ni膜和η+型硅区域反应， 图40是表示此时的M膜的反应率的曲线图。图40的曲线的横轴对应于通过热处理使M 膜和P+型硅区域、或使Ni膜和η.型硅区域反应的热处理温度，图40的曲线图的纵轴对应于Ni膜的反应率。图40所示的热处理为利用RTA进行30秒左右。另外，在图40的曲线图中，用白圆圈表示通过热处理使Ni膜和ρ+型硅区域反应时的Ni膜的反应率，用黑圆圈表示通过热处理使Ni膜和η+型硅区域反应时的Ni膜的反应率。如图40所示，如果热处理温度为320°C以上，则使Ni膜和p+型硅区域反应时的Ni 膜的反应率和使Ni膜和n+型硅区域反应时的Ni膜的反应率基本相同，为100%，可知Ni 被完全消耗掉。由于Ni被完全消耗掉，所以，在热处理温度为320°C以上时，形成于ρ+型硅区域表面上(P+型硅区域的上层部)的镍硅化物层(Ni2Si相)的厚度与形成于η+型硅区域表面上(η+型硅区域的上层部)的镍硅化物层(Ni2Si相)的厚度相同。而当热处理温度低于320°C时，使Ni膜和p+型硅区域反应时的Ni膜的反应率和使Ni膜和η.型硅区域反应时的Ni膜的反应率不同。热处理温度在300°C以上、320°C以下的范围时，使M膜和n+型硅区域反应时的M膜的反应率大致为100%，M被全部消耗掉， η+型硅区域表面上(η+型硅区域的上层部)形成镍硅化物层(Ni2Si相)。热处理温度低于 300°C时，随着热处理温度降低，使Ni膜和η+型硅区域反应时的Ni膜的反应率降低，例如热处理温度为290°C时，反应率约为98%，热处理温度为270°C时，反应率约为60%。S卩，在该热处理温度范围(低于300°C)，Ni未被完全消耗，在η+型硅区域表面上(η+型硅区域的上层部)残留未反应的Ni，形成镍硅化物层(Ni2Si相)，其厚度也随着热处理温度降低而变薄。另一方面，热处理温度在低于320°C的范围时，使Ni膜和p+型硅区域反应时的Ni 膜的反应率随着热处理温度降低而降低，例如热处理温度为310°C时，反应率约为80%，热处理温度为270°C时反应率约为40%。即，在该热处理温度范围(低于320°C)时，Ni未被完全消耗，在P+型硅区域表面上(P+型硅区域的上层部)残留未反应的Ni，形成Ni2Si相镍硅化物层，其厚度也随着热处理温度降低而变薄。进而，如果热处理温度低于320°C，则使Ni膜和p+型硅区域反应时的Ni膜的反应率低于使Ni膜和n+型硅区域反应时的Ni膜的反应率。由使该Ni膜和ρ+型硅区域反应时的M膜的反应率与使M膜和n+型硅区域反应时的M膜的反应率的差异可知，与使M膜和η+型硅区域反应时形成于η+型硅区域表面上(η+型硅区域的上层部)的镍硅化物层的厚度相比，使Ni膜和ρ+型硅区域反应时形成于ρ+型硅区域表面上(ρ+型硅区域的上层部)的镍硅化物层的厚度变薄。图41是表示通过上述图40所示的热处理使Ni膜和n+型硅区域反应时的Ni膜的反应率与通过热处理使Ni膜和ρ+型硅区域反应时的Ni膜的反应率之差的曲线图。通过热处理使Ni膜和η+型硅区域反应时的Ni膜的反应率与通过热处理使Ni膜和P+型硅区域反应时的Ni膜的反应率之差在热处理温度为290°C时最大，约为45%。在热处理温度高于^KTC的温度范围，随着热处理温度升高，该反应率之差减小，在热处理温度为310°C时，反应率之差约为20%。在热处理温度低于的温度范围时，随着热处理温度降低，其反应率之差减小，热处理温度为270°C时，反应率之差约为22%。由图39 图41所示的数据可知，如果在260°C以上、低于320°C的温度范围进行热处理，使Ni膜和η+型硅区域及Ni膜和ρ+型硅区域反应，则在ρ+型硅区域表面上(ρ+型硅区域的上层部)形成Ni2Si相的镍硅化物层，其厚度小于形成在η+型硅区域表面上(η+型硅区域的上层部)的Ni2Si相的镍硅化物层。例如，在半导体衬底上形成ρ+型硅区域及η+型硅区域，在其上形成IOnm左右的Ni 膜及15nm左右的TiN膜，然后通过热处理温度为310°C、热处理时间为30秒的热处理，使 Ni膜与ρ+型硅区域及η+型硅区域反应。此时，在η+型硅区域表面上(η+型硅区域的上层部)形成厚度15nm(反应率为100%)的Ni2Si相的镍硅化物层，在p+型硅区域表面上(p+ 型硅区域的上层部)形成厚度12nm(反应率为80%)的Ni2Si相的镍硅化物层。此处，第 1热处理中的反应率为100%时，Ni2Si膜的厚度约为Ni膜厚度的1. 5倍。如上所述，在本实施方案中，在使构成金属膜12的金属元素M和ρ+型半导体区域 IOb的Si反应时的金属膜12的反应率低于使构成金属膜12的金属元素M与η+型半导体区域9b的Si反应时的金属膜的反应率的温度(金属膜12为Ni膜时，该温度为260°C以上、 低于320°C )进行步骤S3a的第1热处理。由此能使步骤S3a的第1热处理的阶段形成于 P+型半导体区域IOb的表面上(ρ+型半导体区域IOb的上层部)的金属硅化物层(M2Si) 41a 的厚度(上述第2厚度)小于在步骤S3a的第1热处理的阶段形成于η.型半导体区域9b 的表面上(η+型半导体区域9b的上层部)的金属硅化物层(M2Si) 41a的厚度(上述第1厚度)。接下来，通过进行湿式清洗处理，除去隔离膜13和未反应的构成金属膜12的金属元素M(即未与栅电极8a、8b、n+型半导体区域9b或p+型半导体区域IOb反应的构成金属膜12的金属元素M)(图36的步骤S4)。此时，在栅电极8a、8b、n+型半导体区域9b及p+ 型半导体区域IOb的表面上残留金属硅化物层41a。步骤S4的湿式清洗处理(隔离膜13 及未反应的金属膜12的除去工序)与上述实施方案1相同，可以通过使用了硫酸的湿式清洗、或使用了硫酸和过氧化氢水溶液的湿式清洗等进行。接下来，对半导体衬底1实施第2热处理(图36的步骤S5a)。与上述步骤S5的第2热处理相同，步骤S5a的第2热处理优选在充满惰性气体(例如Ar气或He气)或N2 气气氛的环境中，于常压下进行。步骤S5a的第2热处理在高于上述步骤S3a的第1热处理的热处理温度的热处理温度下进行。金属膜12为Ni膜时，步骤S5a的第2热处理温度例如可以在550°C左右。例如，在充满惰性气体(例如Ar气或He气)或队气气氛的环境中，于常压、温度550°C左右下，使用RTA法对半导体衬底1实施30秒左右的热处理，由此能够进行步骤S5a的第2热处理。通过进行步骤S5a的第2热处理，如图38所示，通过步骤S3a的第1热处理形成的M2Si相的金属硅化物层41a变成MSi相(MSi相的金属硅化物层41b)，金属元素M和Si的组成比以化学计量比计接近1 1，形成稳定的金属硅化物层 41b。需要说明的是，MSi相的电阻率低于M2Si相及MSi2相，在步骤S5a以后的工序(至半导体器件的制造结束)中金属硅化物层41b维持低电阻的MSi相，在制成的半导体器件中 (例如即使在将半导体衬底1变成独立的半导体芯片的状态)，金属硅化物层41b变成低电阻的MSi相。如果通过步骤S5a的第2热处理，从M2Si相的金属硅化物层41a变成MSi相的金属硅化物层41b，则膜厚也增加。但是，形成于η+型半导体区域9b的表面上(η+型半导体区域9b的上层部)的金属硅化物层(M2Si相)41a变成金属硅化物层(MSi相)41b时的膜厚的增加率与形成于P+型半导体区域IOb的表面上(ρ+型半导体区域IOb的上层部)的金属硅化物层(M2Si相)41a变成金属硅化物层(MSi相)41b时的膜厚的增加率相同。所以，维持在步骤S3a的第1热处理的阶段形成于n+型半导体区域9b的表面上(η+型半导体区域 9b的上层部)的金属硅化物层(M2Si相)41a的厚度与在步骤S3的第1热处理的阶段形成于P+型半导体区域IOb的表面上(ρ+型半导体区域IOb的上层部)的金属硅化物层(M2Si 相)41a的厚度之比，通过步骤S5a的第2热处理在p+型半导体区域IOb的表面上(p+型半导体区域IOb的上层部)及η.型半导体区域9b的表面上(η+型半导体区域9b的上层部) 形成金属硅化物层41b。例如，在半导体衬底上形成ρ+型硅区域及n+型硅区域，在其上形成IOnm左右的Ni 膜及15nm左右的TiN膜，然后进行步骤S3a，即通过热处理温度310°C、热处理时间30秒的第1热处理使Ni膜与ρ+型硅区域及η.型硅区域反应。此时，在η+型硅区域表面上(η+型硅区域的上层部)形成厚度15nm(反应率为100% )的Ni2Si相的镍硅化物层，在p+型硅区域表面上(P+型硅区域的上层部)形成厚度12nm(反应率为80% )的Ni2Si相的镍硅化物层。然后，通过进行湿式清洗处理，除去TiN膜及未反应的M后，进行步骤S5a，即进行热处理温度550°C、热处理时间30秒的第2热处理。由此在η+型硅区域表面上(η+型硅区域的上层部)形成厚度21nm(第1热处理中的反应率为100%时，NiSi膜的厚度约为Ni膜厚度的2.1倍)的NiSi相的镍硅化物层，在ρ+型硅区域表面上(ρ+型硅区域的上层部)形成厚度16. 8nm的NiSi相的镍硅化物层。为了容易理解，将上述关系总结如下。图42 图46是步骤S2、S3a、S4、S5各阶段的半导体器件制造工序中的主要部分剖面图，表示P+型半导体区域IOb的上部附近区域和n+型半导体区域9b的上部附近区域。图42表示进行步骤S1、S2形成金属膜12及隔离膜13的阶段(步骤S3a的第1热处理前的阶段)。图43表示进行了步骤S3a的第1热处理的阶段(进行步骤S4的金属膜12及隔离膜13的除去工序之前的阶段)。图44表示进行了步骤S4的金属膜12及隔离膜13除去工序的阶段(进行步骤S5a的第2热处理之前的阶段)。图45表示进行了步骤S5a的第2热处理的阶段(形成绝缘膜42之前的阶段)。如图42所示，在ρ+型半导体区域IOb及η+型半导体区域9b上形成共用的金属膜 12，所以，在进行步骤S3a的第1热处理之前的阶段，ρ+型半导体区域IOb上的金属膜12的厚度(膜厚)tnl与η+型半导体区域9b上的金属膜12的膜厚tn2相同(即tnl = tn2)。 并且，通过进行步骤S3a的第1热处理，如图43所示，使ρ+型半导体区域IOb及η+型半导体区域9b与金属膜12反应，在ρ+型半导体区域IOb及η+型半导体区域9b的表面上形成
43金属硅化物层41a。金属硅化物层41a相当于上述实施方案1的金属硅化物层41，在上述实施方案1中，通过步骤S3的第1热处理形成MSi相的金属硅化物层41，而在本实施方案中，通过步骤S3a的第1热处理形成M2Si相的金属硅化物层41a。如上所述，步骤S3a的第1热处理在ρ沟道型MISFETQp的P+型半导体区域IOb和金属膜12的反应率低于η沟道型MISFETQn的η+型半导体区域9b和金属膜12的反应率的温度范围进行。此处，P+型半导体区域IOb和金属膜12的反应率对应于位于ρ+型半导体区域IOb上的金属膜12中通过步骤S3a的第1热处理与p+型半导体区域IOb反应形成金属硅化物层41a的部分的比例。同样，n+型半导体区域9b和金属膜12的反应率对应于位于η.型半导体区域9b上的金属膜12中通过步骤S3a的第1热处理与η.型半导体区域 9b反应形成金属硅化物层41a的部分的比例。所以，在步骤S3a的第1热处理中，位于p+ 型半导体区域IOb上的金属膜12中的与ρ+型半导体区域IOb反应的部分的比例(厚度) 小于位于n+型半导体区域9b上的金属膜12中的与η.型半导体区域9b反应的部分的比例 (厚度)。换言之，在步骤S3a的第1热处理中，位于ρ+型半导体区域IOb上的金属膜12中的未反应部分(未与P+型半导体区域IOb反应的部分)的比例(厚度)大于位于n+型半导体区域9b上的金属膜12中的未反应部分(未与n+型半导体区域9b反应的部分的比例 (厚度)。因此，通过步骤S3a的第1热处理形成金属硅化物层41a的阶段，如图43所示，形成于P+型半导体区域IOb的表面上的金属硅化物层41a的厚度tn3小于形成于η.型半导体区域9b的表面上的金属硅化物层41a的厚度tn4(即tn3 < tn4)。在步骤S3a的第1热处理中，位于p+型半导体区域IOb上的金属膜12与位于η+ 型半导体区域％上的金属膜12相比，反应率低。因此，在第1热处理前位于ρ+型半导体区域IOb上的金属膜12经第1热处理并不都与ρ+型半导体区域IOb反应，其中的一部分与P+型半导体区域IOb反应。S卩，在步骤S3a的第1热处理工序中，在金属膜12与ρ+型半导体区域IOb的反应中，金属膜12并未被完全消耗掉(反应)，在形成于ρ+型半导体区域 IOb的表面上的金属硅化物层41a上残留未反应的构成金属膜12的金属元素M。所以，步骤S3a的第1热处理后，金属膜12中的未反应部分1 残留在ρ+型半导体区域IOb上的金属硅化物层41a上，其厚度(残留厚度)tn5小于初期厚度(膜厚tnl)(即tn5 < tnl)。另一方面，在步骤S3a的第1热处理中，位于n+型半导体区域9b上的金属膜12与位于P+型半导体区域IOb上的金属膜12相比，反应率高。因此，步骤S3a的第1热处理后， 残留在n+型半导体区域9b上的金属硅化物层41a上的金属膜12的未反应部分1 的厚度 (残留厚度)tn6小于残留在ρ+型半导体区域IOb上的金属硅化物层41a上的金属膜12的未反应部分12a的厚度(残留厚度)tn5(即tn6 < tn5)。需要说明的是，在步骤S3a的第 1热处理后，位于n+型半导体区域9b上的金属膜12可以全部与n+型半导体区域9b反应， 也可以不完全反应，只一部分与η.型半导体区域9b反应。位于η.型半导体区域9b上的金属膜12全部与η+型半导体区域9b反应时，步骤S3a的第1热处理后，在η.型半导体区域 9b上的金属硅化物层41a上不残留金属膜12的未反应部分12a，上述厚度(残留厚度)tn6 为0 (tn6 = 0)。而当位于n+型半导体区域9b上的金属膜12中的一部分与n+型半导体区域9b反应时，步骤S3a的第1热处理后在n+型半导体区域9b上的金属硅化物层41a上残留金属膜12的未反应部分12a (tn6 > 0)，其厚度tn6小于上述厚度tn5 (tn6 < tn5)。需要说明的是，图43表示η+型半导体区域9b上的金属硅化物层41a上残留金属膜12的未反应部分12a时的情形，但n+型半导体区域9b上的金属硅化物层41a上可以不残留金属膜12的未反应部分12a。步骤S3a的第1热处理后，如图44所示，通过步骤S4除去隔离膜13和金属膜12 的未反应部分12a，然后如图45所示，通过进行步骤S5a的第2热处理，使M2Si相的金属硅化物层41a变成MSi相的金属硅化物层41b。S卩，通过步骤S5a的第2热处理使M2Si相的金属硅化物层41a和栅电极8a、8b、n+型半导体区域9b及p+型半导体区域IOb的硅(Si) 进一步反应(进行M2Si+Si — 2MSi的反应)，在栅电极8a、8b、n+型半导体区域9b及p+型半导体区域IOb的表面上形成由比M2Si相稳定且为低电阻率的MSi相组成的金属硅化物层41b。因此，步骤S5a的第2热处理在能使M2Si相的金属硅化物层41a变成MSi相的金属硅化物层41b的温度下进行。p+型半导体区域IOb的表面上的金属硅化物层41a的厚度tn3小于η+型半导体区域9b的表面上的金属硅化物层41a的厚度tn4(tn3 < tn4)，所以，在步骤S5a的第2热处理后P+型半导体区域IOb的表面上的金属硅化物层41b的厚度tn7小于η+型半导体区域9b的表面上的金属硅化物层41b的厚度tn8 (即tn7 < tn8)。图46是表示根据本实施方案3的步骤Sl Sfe(Si，S2，S3a, S4、S5a)形成的镍硅化物层(在图46的曲线图中表示为“实施方案3”)和根据比较例的步骤形成的镍硅化物层(在图46的曲线图中表示为“比较例”)的漏电流的分布(不均)的曲线图。图46的曲线图的横轴对应于漏电流，图46的曲线图的纵轴对应于概率分布(累积频率、Cumulative Frequency)。图46中的比较例的步骤(工序)是本实施方案3的步骤Sl S5a，其中步骤 S3a的第1热处理的热处理温度为320°C。如图46所示，与根据上述比较例的步骤形成的镍硅化物层相比，根据本实施方案 3的步骤Sl Sfe形成的镍硅化物层的镍硅化物层漏电流不均小。认为其理由如下。比较例中，在P+型硅区域表面上(P+型硅区域的上层部)及η+型硅区域表面上(η+型硅区域的上层部)形成大致相同厚度的镍硅化物层。但是，由于与η+型硅区域相比，Ni容易扩散到 P+型硅区域，所以形成于P+型硅区域表面上(P+型硅区域的上层部)的镍硅化物层容易发生异常生长。因此，尽管形成相同厚度的镍硅化物层，与η+型硅化物区域相比，P+型硅区域容易发生结漏电流不均。而在本实施方案3中，形成于ρ+型硅区域表面上(ρ+型硅区域的上层部)的镍硅化物层的厚度小于形成于η+型硅化物区域的表面上(η+型硅区域的上层部)的镍硅化物层的厚度，所以，能够降低P+型硅化物区域中的结漏电流不均。S卩，与η+型硅区域相比，ρ+型硅区域容易扩散Ni (容易促进Ni和Si的反应)，与形成于η.型硅区域表面上的镍硅化物层相比，形成于P+型硅区域表面上的镍硅化物层容易发生异常生长。容易在P+型硅区域发生的镍硅化物层的异常生长主要是因为NiSi2的部分从NiSi相的镍硅化物层向其下的半导体区域(ρ+型硅区域、η+型硅区域)局部生长。 如果NiSi2部分从镍硅化物层向ρ+型硅区域或η.型硅区域局部生长，则导致其异常生长部 (NiSi2)接近接合面，使该ρ+型硅区域或η+型硅区域的结漏电流增大。另外，由于该镍硅化物层的异常生长不是在整个镍硅化物层发生，而是在局部发生，存在发生该异常生长的晶体管与不发生该异常生长的晶体管，所以，导致每个晶体管的结漏电流不均。与η+型硅区域相比，镍硅化物层容易在P+型硅区域发生异常生长，与η+型硅区域相比，P+型硅区域容易发生结漏电流的增加或结漏电流不均的增大。为了抑制ρ+型硅区域的结漏电流的增加或结漏电流不均的增大，减小形成于ρ+型硅区域表面上的镍硅化物层的厚度是有效的。如果减小形成于P+型硅区域表面上的镍硅化物层的厚度，则随着镍硅化物层的量变少(厚度变薄)，为进行NiSi2部分异常生长而被供给到NiSi/Si界面的Ni量变少，能够抑制NiSi2的部分从镍硅化物层向ρ+型硅区域侧局部异常生长。因此，能够降低镍硅化物层异常生长的晶体管的发生频率。另外，随着镍硅化物层变薄，从镍硅化物层至P+型硅区域的接合面的距离变长，进而能够降低结漏电流，所以， 即使镍硅化物层异常生长，也能抑制该异常生长对结漏电流的影响。所以，通过减小形成于 P+型硅区域表面上的镍硅化物层的厚度，能够抑制P+型硅区域的结漏电流的增加和结漏电流不均的增大。但是，在ρ+型硅区域表面上和n+型硅区域表面上形成相同厚度的镍硅化物层时， 如果使P+型硅区域表面上的镍硅化物层变薄，则导致难以发生异常生长(NiSi2部分从镍硅化物层向η.型硅区域局部生长)的η.型硅区域表面上的镍硅化物层也变薄。这导致在η. 型硅区域表面上形成镍硅化物层所产生的降低电阻的效果降低。所以，本实施方案3中使形成于ρ+型半导体区域IOb的表面上的金属硅化物层41b 的厚度小于形成于n+型半导体区域9b的表面上的金属硅化物层41b的厚度。因此，通过减小形成于容易发生异常生长(MSi2部分从金属硅化物层41b向ρ+型半导体区域IOb局部生长)的P+型半导体区域IOb的表面上的金属硅化物层41b的厚度，能够抑制ρ+型半导体区域IOb的结漏电流的增加和结漏电流不均的增大。另外，通过增大形成于难以发生异常生长(MSi2部分从金属硅化物层41b向η.型半导体区域9b的局部生长)的η.型半导体区域9b的表面上的金属硅化物层41b的厚度，能确实地得到在η.型半导体区域9b的表面上形成金属硅化物层41b所产生的降低电阻的效果。如上所述，在本实施方案3中，能够在维持形成于η+型半导体区域9b的表面上的金属硅化物层41b的厚度的同时，减小形成于p+型半导体区域IOb的表面上的金属硅化物层41b的厚度。因此，能够同时得到在η+型半导体区域9b的表面上形成相对厚的金属硅化物层41b所产生的电阻降低效果和在ρ+型半导体区域IOb的表面上形成与上述厚度相比相对薄的金属硅化物层41b所产生的降低ρ+型半导体区域IOb中的结漏电流及降低结漏电流不均的效果。所以，能提高半导体器件的可靠性。还能提高半导体器件的性能。通过控制步骤S3a的第1热处理的温度，能改变n+型半导体区域9b上和p+型半导体区域IOb上的金属硅化物层41a的厚度，由此能使步骤S5a的第2热处理后的p+型半导体区域IOb的表面上的金属硅化物层41b的厚度小于η.型半导体区域9b的表面上的金属硅化物层41b的厚度。因此，无需增加半导体器件的制造工序数，即可使ρ+型半导体区域 IOb的表面上的金属硅化物层41b的厚度小于η.型半导体区域9b的表面上的金属硅化物层41b的厚度。所以，能减少半导体器件的制造工序数，并能简化半导体器件的制造工序， 可以降低半导体器件的制造成本。p+型半导体区域IOb及η.型半导体区域9b的结深越浅，金属硅化物层异常生长时对结漏电流的影响越大。在本实施方案中，通过使形成于P+型半导体区域IOb的表面上的金属硅化物层41b比形成于η+型半导体区域9b的表面上的金属硅化物层41b薄，改善金属硅化物层的异常生长引起的结漏电流的问题。因此，能使P+型半导体区域IOb及η+型半导体区域9b的结深变浅，并能微细化场效应晶体管，有利于半导体器件的小型化。Pt(钼)存在Pt2Si相及PtSi相，但不存在PtSi2相。但是，本发明人经研究发现， 不仅在使用Ni膜或Ni合金膜作为金属膜12时，在使用Pt膜作为金属膜12时，与η沟道型MISFET相比，ρ沟道型MISFET的源极·漏极也容易发生结漏电流的增加及结漏电流不均，通过适用本实施方案的制造工序，能改善结漏电流的问题。因此，在本实施方案及以下的实施方案4中也可以使用Pt膜作为金属膜12。使用Ni膜或Ni合金膜作为金属膜12时，如上所述，MSi相的电阻率低于礼5丨相， 所以半导体器件完成时的金属硅化物层41b使用MSi相而不是M2Si相。而使用Pt膜作为金属膜12时，半导体器件完成时的金属硅化物层41b使用 Pt2Si (二钼硅化物)相而不是PtSi (钼单硅化物)相。这是因为PtSi和Pt2Si的电阻率都为30μ Ω · cm左右，Pt2Si的硅消耗量小于PtSi的Si消耗量，与金属硅化物层41b为 PtSi时相比，金属硅化物层41b为Pt2Si时可以增大金属硅化物层至结的距离，所以能减小漏电流。因此，使用Pt (钼)膜作为金属膜12时和使用Ni膜或Ni合金膜作为金属膜12 时，金属硅化物层41a、41b中的金属元素M和Si的组成比不同。如上所述，使用Ni膜或Ni 合金膜作为金属膜12时，金属硅化物层41a为M2Si相，金属硅化物层41b为MSi相。另一方面，使用Pt (钼)膜作为金属膜12时，通过上述步骤S3a的第1热处理， 使作为金属膜12的Pt膜与栅电极8a、8b、n+型半导体区域9b及p+型半导体区域IOb选择性反应，形成由Pt的硅化物组成的金属硅化物层41a。此种情况下的金属硅化物层41a 由与Pt2Si (二钼硅化物)相比更富含金属的硅化物(即与Pt2Si相比，Pt的原子比大的硅化物，即Pt的原子比大于2/3的硅化物)组成，更具体而言，由Pt5Si2 (五钼二硅化物)组成。此处，富含金属是指金属元素的原子比多。步骤S3a的第1热处理后除去未反应的Pt 膜，然后通过上述步骤Sfe的第2热处理，使金属硅化物层41a (Pt5Si2)变成由Pt的二金属硅化物即Pt2Si (二钼硅化物)组成的金属硅化物层41b，使其稳定。Pt2Si在700°C以下稳定，无相变，能得到Pt2Si相的金属硅化物层41b。如上所述，使用Pt膜作为金属膜12时， 通过步骤S3a第1热处理，形成由与Pt (构成金属膜12的金属元素)的二金属硅化物(即 Pt2Si)相比更富含金属的硅化物组成的金属硅化物层41a，通过步骤S5a 的第2热处理，使金属硅化物层41a变成由Pt (构成金属膜12的金属元素)的二金属硅化物(dimetalsilicide)(即Pt2Si)组成的金属硅化物层41b。但是，从Pt2Si相的金属硅化物层41b局部产生(异常生长)PtSi相，使从金属硅化物层41b至结的距离变小，有可能增加结漏电流，所以，使用Pt (钼)膜作为金属膜12时，适用本实施方案及下述实施方案4也是有效的。但是，与使用Pt膜作为金属膜12时相比，使用Ni膜或Ni合金膜(Ni合金膜优选 Ni-Pt合金膜、Ni-Pd合金膜、Ni-Y合金膜、Ni-Yb合金膜、Ni-Er合金膜或Ni-镧系元素合金膜)作为金属膜12时适用本实施方案及下述实施方案4的制造工序，效果更明显。本实施方案中利用步骤Sl形成的金属膜12的膜厚(沉积膜厚、垂直于半导体衬底1的主面的方向的厚度)优选为4 33nm。如果金属膜12过薄，则金属硅化物层41b的厚度变得过薄，电阻增大。金属硅化物层41b的厚度由设计所要求的金属硅化物层41b的薄层电阻和硅化物材料的电阻率求出，金属膜12为Ni膜时，必须为8. 4nm以上厚度的镍硅化物层(NiSi相)，所以Ni膜的下限膜厚为4nm。如果金属膜12过厚，则金属硅化物层41b 的厚度过厚，有可能导致漏电流的增加，对MIS的微细化也不利。金属膜12为M膜时，镍硅化物层(NiSi相)的厚度必须为21nm以下，在步骤S3的第1热处理的下限温度) 时的反应率为30%，所以Ni膜的上限膜厚为33nm。利用自对准硅化物技术，在η沟道型MISFETQn的栅电极8a及源极·漏极(此处为n+型半导体区域9b)的表面和ρ沟道型MISFETQp的栅电极8b及源极·漏极(此处为 P+型半导体区域IOb)的表面形成低电阻的金属硅化物层41b后，与上述实施方案1相同地形成布线。图47是图38之后的半导体器件的制造工序中的主要部分剖面图。S卩，如图47所示，与上述实施方案1相同地形成绝缘膜42及绝缘膜43，在绝缘膜 43,42上形成接触孔44，在接触孔44内形成栓塞45，填埋了栓塞45的绝缘膜43上形成阻止绝缘膜51及绝缘膜52，形成布线沟53，在布线沟53内埋入隔离导体膜M及铜膜，形成布线55。布线55并不限定于利用镶嵌法形成的埋入式布线，还可以为利用形成图案的导体膜形成的布线(例如钨布线或铝布线)等，这在上述实施方案1、2和下述实施方案4 6中也相同。在本实施方案中，在图36的步骤S5a的第2热处理后的各种加热工序(例如各种绝缘膜或导体膜的成膜工序之类伴随半导体衬底1的加热的工序)中，也使半导体衬底1 的温度不高于步骤S5a的第2热处理的热处理温度。由此能够防止因步骤Sfe之后的工序中的加热(例如各种绝缘膜或导体膜的成膜工序)，使得构成金属硅化物层(MSi相)41b的金属元素M在半导体衬底1 (栅电极&i、8b、n+型半导体区域9b及ρ+型半导体区域IOb)中扩散，导致η沟道型MISFETQn及ρ沟道型MISFETQp的特性变化。如上所述，根据本实施方案3能够仅使形成于ρ沟道型MISFETQp的源极 漏极用 P+型半导体区域IOb的表面上的金属硅化物层41b的厚度变薄，而不改变形成于η沟道型 MISFETQn的栅电极8a及ρ沟道型MISFETQp的栅电极汕的表面上及η沟道型MISFETQn的源极 漏极用η+型半导体区域9b的表面上的金属硅化物层41b的厚度。所以，不导致η沟道型MISFETQn的栅电极8a及ρ沟道型MISFETQp的栅电极8b的电阻值的增加及η沟道型 MISFETQn的源极·漏极用η.型半导体区域9b的结漏电流和电阻的增加，并能降低ρ沟道型MISFETQp的源极·漏极用ρ+型半导体区域IOb的结漏电流的不均。因此能够防止ρ沟道型MISFETQp的特性变化，进而能够提高半导体器件的性能。(实施方案4)在上述实施方案3中，在金属硅化物层41a上不形成隔离膜的状态下进行步骤Sfe 的第2热处理，但在本实施方案中，如下所述，在上述实施方案3的制造工序中在设置了隔离膜13a的状态下进行步骤S5a的第2热处理。图48是表示本实施方案4的半导体器件制造工序的一部分的制造工艺流程图，对应于上述实施方案2的图31或上述实施方案3的图36。图48表示得到上述图7的结构后，利用自对准硅化物处理工艺在栅电极8a、8b、n+型半导体区域9b及p+型半导体区域IOb 的表面形成金属硅化物层(金属·半导体反应层)的工序的制造工艺流程。图49 图52 是本实施方案4的半导体器件的制造工序中的主要部分剖面图。本实施方案4的半导体器件的制造工序至通过进行上述步骤S4的湿式清洗处理除去隔离膜13和未反应的金属膜12的工序与上述实施方案3相同，所以这里省略说明，对上述步骤S4之后的工序进行说明。与上述实施方案3相同地进行上述步骤S4，得到大致相当于上述图37的图49的结构后，如图50所示，在半导体衬底1上，包括金属硅化物层41a上，沉积(形成)隔离膜 (第2隔离膜、应力控制膜、盖帽膜)13a(图48的步骤Sll)。本实施方案中上述步骤Sll的隔离膜13a形成工序与上述实施方案2中步骤Sll 的隔离膜13a形成工序相同。即，本实施方案中的隔离膜13a的优选材料、成膜法及应力 (隔离膜13a使半导体衬底1产生的应力)与上述实施方案2中的隔离膜13a的情形相同。 所以，隔离膜13a是使半导体衬底1产生拉伸应力的膜。接下来，进行与上述实施方案3相同的步骤S5a的第2热处理。本实施方案4中， 步骤S5a的第2热处理在形成了隔离膜13a的状态下进行，步骤S5a的第2热处理的条件和作用与上述实施方案3相同。与上述实施方案3相同，本实施方案4也通过进行步骤S5a的第2热处理，使步骤 S3a的第1热处理中形成WM2Si相的金属硅化物层41a变成MSi相的金属硅化物层41b，金属元素M和Si的组成比以化学计量比计更接近1 1，形成稳定的金属硅化物层41b。另外，与上述实施方案3相同，在本实施方案4中也使步骤Sfe的第2热处理后的ρ+型半导体区域IOb的表面上的金属硅化物层(MSi)41b的厚度小于步骤S5a的第2热处理后的n+型半导体区域9b的表面上的金属硅化物层(MSi)41b的厚度。与上述实施方案3相同，在本实施方案4中的步骤S5a的第2热处理也在高于步骤S3a的第1热处理的热处理温度的热处理温度下进行，例如金属膜12为Ni时，热处理温度可以为550°C左右。另外，与上述实施方案3相同，本实施方案4中，也从步骤S5a的第2 热处理后直至半导体器件的制造结束(例如切割半导体衬底1变成独立的半导体芯片)，使半导体衬底1不处于高于步骤S5a的第2热处理的热处理温度的温度下。另外，隔离膜13a是难以与金属硅化物层41a、41b反应的膜，即使进行步骤S5a的第2热处理，也不与金属硅化物层41a、41b反应。如果步骤S5a的第2热处理使隔离膜13a 与金属硅化物层41a、41b反应，则有可能导致金属硅化物层41b的组成变化。因此，与上述实施方案2相同，在本实施方案中，通过使隔离膜13a为难以与金属硅化物层41a、41b反应的膜，能够防止在步骤S5a的第2热处理中金属硅化物层41a、41b和隔离膜13a反应，进而能确实地形成金属硅化物层41b。作为上述难以与金属硅化物层41a、41b反应的隔离膜 13a，优选氮化钛(TiN)膜或钛(Ti)膜。通过在步骤S5a的第2热处理之后进行湿式清洗处理等，如图51所示，除去隔离膜13a (图48的步骤S12)。此时，栅电极8a、8b、n+型半导体区域9b及p+型半导体区域IOb 的表面上残留金属硅化物层41b。步骤S12的湿式清洗处理可以通过使用了硫酸的湿式清洗、或使用了硫酸和过氧化氢水溶液的湿式清洗等进行。本实施方案中的上述步骤S12的隔离膜13a除去工序与上述实施方案2中的步骤S12的隔离膜13a除去工序相同。这之后的工序与上述实施方案3相同。即，与上述实施方案1 3相同，如图52 所示，形成绝缘膜42及绝缘膜43，在绝缘膜43、42上形成接触孔44，在接触孔44内形成栓塞45，在填埋了栓塞45的绝缘膜43上形成阻止绝缘膜51及绝缘膜52，形成布线沟53，在布线沟53内埋入隔离导体膜M及铜膜，形成布线55。
本实施方案中的隔离膜13a也与隔离膜13相同，用作应力控制膜(控制半导体衬底活性区域的应力的膜)及防止氧透过的膜，为了控制作用于半导体衬底1的应力和防止金属膜12的氧化等而设置在金属膜12上。因此，可以使用与隔离膜13相同的膜作为隔离膜13a，可以优选使用TiN膜或Ti膜。 如上述参照图18 图22所进行的说明，本发明人等发现在通过自对准硅化物技术形成镍硅化物层的制造过程中，NiSi2容易从镍硅化物层向MISFET的沟道部异常生长。本发明人通过实验(半导体器件的剖面观察及剖面的组成分析等)确认了上述MSi2的异常生长的发生。而且，如果NiSi2从镍硅化物层向沟道部异常生长，则导致MISFET的源极 漏极之间的漏电流的增大，或者导致源极·漏极区域的扩散电阻的增大。研究NiSi2从镍硅化物层向沟道部异常生长的原因发现主要因为以下2个原因。 第1个原因是形成镍硅化物层时，压应力作用于硅区域(Ni能扩散的硅区域)。第2个原因是形成镍硅化物层时，表面存在氧。第1个原因和第2个原因中，第1个原因的影响大。MISFET形成于由元件分离区域4规定的半导体衬底1的活性区域，但如第1个原因所述，在对形成MISFET的活性区域产生压应力的状态下，进行伴随Ni扩散(移动)引起的反应的热处理时，压应力有助于Ni的异常扩散，NiSi2容易从镍硅化物层向沟道部异常生长。认为原因在于如果压应力作用于半导体衬底1，则构成半导体衬底1(活性区域)的Si 的晶格大小(晶格间隔)变小，接近晶格间隔小于Si的NiSi2的晶格大小(晶格间隔)，由此使Ni和Si的晶格之间容易发生置换。另外，如第2个原因所述，如果存在氧，则氧所导致的缺陷增加，促进NiSi2的异常生长。这是由于Ni容易通过产生的缺陷进行扩散。如实施方案1 6所述，通过用绝缘体材料(绝缘膜4b、4c)填埋形成于半导体衬底1上的沟如内形成元件分离区域4时，即，利用STI法形成元件分离区域4时，与利用 LOCOS (Local Oxidation of Silicon)法形成元件分离区域时相比，作用于元件分离区域4 之间的活性区域的压应力变大。这是由于形成于半导体衬底1上的沟如的侧壁挤压活性区域侧产生的压应力作用于元件分离区域4之间的活性区域。特别是填埋沟如内的元件分离区域4用绝缘体材料(这里指绝缘膜4c)为利用等离子体CVD法(特别是HDP-CVD法) 成膜的绝缘膜(例如氧化硅膜)时，与O3-TEOS氧化膜(利用热CVD法形成的绝缘膜)时等相比，烧结时的收缩小，所以元件分离区域4作用于形成MIS的活性区域的压应力变大。在本实施方案4中，在起因于元件分离区域4的压应力(元件分离区域4作用于形成MISFET的活性区域的压应力)被使半导体衬底1产生拉伸应力的隔离膜13a抵消的状态下，进行步骤S5a的第2热处理，使M2Si相的金属硅化物层41a变成低电阻且稳定的 MSi相金属硅化物层41b。由此能防止压应力促进在步骤S5a的第2热处理中MSi2从金属硅化物层41a、41b向沟道部异常生长。所以，在本实施方案4中，除了能得到上述实施方案 3的效果，还能防止在步骤S5a的第2热处理中MSi2从金属硅化物层41a、41b向沟道部异常生长。所以，能进一步提高半导体器件的性能和可靠性。另外，在本实施方案4中，进行步骤S3a的第1热处理工序，然后进行步骤S4的湿式清洗处理工序，接下来通过步骤Sll在半导体衬底1上，包括金属硅化物层41a上形成隔离膜13a，在形成隔离膜13a前，可以进行与在步骤Sl (金属膜12形成工序)之前进行的干式清洗处理(对应于上述图11的工序P》相同的干式清洗处理。如果在金属硅化物层41a 的表面具有自然氧化膜的状态下形成隔离膜13a，进行步骤Sfe的第2热处理，则自然氧化膜中含有的氧被摄入金属硅化物层41a、41b中。如果在该状态下进行步骤S5a的第2热处理，则有可能发生金属硅化物层41b的电阻值变高、电阻值不均增大等不良情况。因此，优选在步骤Sll的形成隔离膜13a之前，除去金属硅化物层41a的表面的自然氧化膜。所以， 可以在进行步骤S4的湿式清洗处理工序之后进行干式清洗处理工序(干式清洗金属硅化物层41a的表面的工序)，在除去了自然氧化膜的状态下进行步骤Sll的隔离膜13a的沉积工序。这对于上述实施方案2也同样，但在上述实施方案2的情况下，将步骤S3a及步骤 S5a替换为步骤S3及步骤S5，将金属硅化物层41a和金属硅化物层41b替换为金属硅化物层41。也可以在步骤Sll的隔离膜13a的沉积工序中，在隔离膜13a的下层形成Ti膜。 Ti膜具有易摄取氧的性质，所以在步骤S4的湿式清洗处理后，即使在金属硅化物层41a的表面上形成自然氧化膜，也能通过Ti膜摄取该自然氧化膜中含有的氧而除去自然氧化膜。 所以，在步骤Sll的隔离膜13a的沉积工序中，可以首先在半导体衬底1上，包括金属硅化物层41a上，沉积Ti膜(钛膜)，然后沉积隔离膜13a(此种情况下优选氮化钛(TiN)膜)。 需要说明的是，可以在上述的步骤S4的湿式清洗处理工序和步骤Sll的隔离膜13a的沉积工序之间进行上述干式清洗处理工序，再在隔离膜13a下层沉积钛膜。在隔离膜13a的下层设置了 Ti膜时，该Ti膜也可以视为隔离膜13a的一部分，所以，隔离膜13a可以视为由下层的钛(Ti)膜和其上的氮化钛(TiN)膜的层合膜构成。由此，通过步骤S3a的第1热处理工序及步骤S4的湿式清洗处理工序，可以确实地除去形成于栅电极8a、8b、η+型半导体区域9b、p+型半导体区域IOb的表面的金属硅化物层41a的表面的自然氧化膜，进而能够防止通过步骤S5a的第2热处理形成的金属硅化物层41b的电阻值变高、电阻值不均增大等不良情况。这对于上述实施方案2也是相同的，但在上述实施方案2的情况下，将步骤S3a 及步骤Sfe替换为步骤S3及步骤S5，将金属硅化物层41a和金属硅化物层41b替换为金属硅化物层41。(实施方案5)如下所述，本实施方案是将上述实施方案3的制造工序中步骤S5a的第2热处理的热处理温度设定为与上述实施方案1的步骤S5的第2热处理相同的上限温度。图53是表示本实施方案的半导体器件制造工序的一部分的制造工艺流程图，对应于上述实施方案1的图9或上述实施方案3的图36。图53表示得到上述图7的结构之后，利用自对准硅化物处理工艺在栅电极8a、8b、n+型半导体区域9b及p+型半导体区域IOb 的表面形成金属硅化物层(金属·半导体反应层)的工序的制造工艺流程。图M 图56 是本实施方案的半导体器件的制造工序中的主要部分剖面图。本实施方案的半导体器件的制造工序至在上述步骤S4中通过进行湿式清洗处理除去隔离膜13和未反应的金属膜12的工序与上述实施方案3相同，所以，这里省略其说明，对上述步骤S4之后的工序进行说明。与上述实施方案3相同地进行至上述步骤S4的工序(即步骤Sl、S2、S3a、S4)，得到与上述图37大致相当的图M的结构。然后，对半导体衬底1进行第2热处理(图53的步骤S5b)。步骤S5b的第2热处理相当于上述实施方案3的步骤S5a的第2热处理，具有与上述实施方案3的步骤S5a的第2热处理相同的作用。与上述步骤S5a的第2热处理相同，步骤S5b的第2热处理优选在充满惰性气体(例如Ar气或He气)或队气气氛的环境中，于常压下进行。步骤S^3的第2热处理在高于上述步骤S3a的第1热处理的热处理温度的热处理温度下进行。通过进行步骤S5b的第2热处理，如图55所示，在步骤S3a的第1热处理中形成的M2Si相的金属硅化物层41a变成MSi相的金属硅化物层41b，金属元素M和Si的组成比以化学计量比计更接近1 1，能形成稳定的金属硅化物层41b。需要说明的是，MSi相的电阻率低于M2Si相及MSi2相，步骤S5b以后的工序(至半导体器件的制造结束)中，金属硅化物层41b也维持低电阻的MSi相，制成的半导体器件中(即使在例如将半导体衬底 1变成独立的半导体芯片的状态下)，金属硅化物层41b为低电阻的MSi相。与上述实施方案3相同，本实施方案在通过步骤S3a的第1热处理形成的M2Si相的金属硅化物层41a中，形成于η.型半导体区域9b的表面上的金属硅化物层41a的厚度也小于形成于P+型半导体区域IOb的表面上的金属硅化物层41a的厚度。因此，与上述实施方案3相同，在本实施方案中通过步骤S5b的第2热处理形成的MSi相的金属硅化物层 41b中，ρ+型半导体区域IOb的表面上的金属硅化物层41b的厚度也小于η+型半导体区域 9b的表面上的金属硅化物层41b的厚度。如在上述实施方案3中的说明，相对于n+型半导体区域％，金属元素M容易向p+ 型半导体区域IOb扩散，容易促进金属元素M和Si的反应，所以，与形成于η.型半导体区域9b的表面上的MSi相的金属硅化物层41b相比，MSi2部分容易在形成于ρ+型半导体区域IOb的表面上的MSi相的金属硅化物层41b中生成，从而异常生长。为了克服上述情况， 在上述实施方案3及本实施方案5中，使形成于ρ+型半导体区域IOb的表面上的金属硅化物层41b的厚度小于形成于n+型半导体区域9b的表面上的金属硅化物层41b的厚度。但是，更希望尽可能抑制金属硅化物层41b的异常生长(MSi2部分局部生长)。与上述实施方案1的步骤S5的第2热处理相同，本实施方案的步骤S5b的第2热处理中，如果半导体衬底1的晶格大小接近MSi2的晶格大小，则金属元素M和Si的晶格之间也容易发生置换，所以通过第2热处理使金属元素M容易从金属硅化物层41a、41b向半导体衬底区域(例如P+型半导体区域10b，n+型半导体区域9b)扩散，MSi2部分容易异常生长。因此，本实施方案的步骤S5b的第2热处理将热处理温度的上限设定为与上述实施方案1中的步骤S5的第2热处理相同，由此进一步抑制金属硅化物层41b的异常生长 (MSi2部分的局部生长)。S卩，与上述实施方案1的步骤S5的第2热处理相同，在本实施方案中，也使步骤 S5b的第2热处理的热处理温度T12低于MSi2的晶格大小和半导体衬底1的晶格大小一致的温度T3 (T12 < T3)。由此在进行步骤S5b的第2热处理时，不成为半导体衬底1和MSi2的晶格大小一致的状态。由此能够进一步确实地抑制或防止步骤S^3的第2热处理导致金属硅化物层41a、41b异常生长(MSi2部分局部生长)，其理由与在上述实施方案1的步骤S5 的第2热处理中能够防止MSi2的异常生长大致相同。因此，与上述实施方案1的步骤S5的第2热处理相同，在本实施方案中，例如在半导体衬底ι为单晶硅(Si)衬底且金属膜12为Ni膜时，也使步骤S5b的第2热处理的热处理温度T12低于单晶硅(Si)与NiSi2的晶格大小一致的上述温度T4(T4 = 5900C ) (T12 < T4 =5900C )。另外，例如在半导体衬底1为单晶硅(Si)衬底且金属膜12为Ni-Pt合金膜时，使步骤S5b的第2热处理的热处理温度T12低于单晶硅(Si)和NihPtxSi2的晶格大小一致的上述温度T5 (T12 < T5)。例如在金属膜12为NihPdx合金膜时，使步骤S^3的第2热处理的热处理温度T12低于NihPdxSi2的晶格大小和半导体衬底1的晶格大小一致的温度。 例如，在金属膜12为NVxYbx合金膜时，使步骤S5b的第2热处理的热处理温度T12低于 NihYbxSi2的晶格大小和半导体衬底1的晶格大小一致的温度。例如，金属膜12为NihErx 合金膜时，使步骤S^3的第2热处理的热处理温度T12低于NihErxSi2的晶格大小和半导体衬底1的晶格大小一致的温度。例如在金属膜12为Ν‘ΧΥΧ合金膜时，使步骤S5b的第2热处理的热处理温度T12低于NihYxSi2的晶格大小和半导体衬底1的晶格大小一致的温度。 例如在金属膜12为NihLnx合金膜(此处Ln 镧系元素)时，使步骤S5b的第2热处理的热处理温度T12低于NihLnxSi2的晶格大小和半导体衬底1的晶格大小一致的温度。如上所述，在本实施方案中，至少使步骤S5b的第2热处理的热处理温度T12低于 MSi2的晶格大小和半导体衬底1的晶格大小一致(即上述失配α为0% )的温度T3CT12 < T3)。并且，与上述实施方案1的步骤S5相同，在本实施方案中，较优选使步骤S5b的第 2热处理的热处理温度T12时的MSi2的晶格大小和半导体衬底1的晶格大小之差(的绝对值)为半导体衬底1的晶格大小的0.01%以上(即α彡0.01%)，进一步优选为半导体衬底1的晶格大小的0.02%以上(即α ^O. 02% )0需要说明的是，在本实施方案中失配 α的定义也与上述实施方案1相同。因此，与上述实施方案1的步骤S5的第2热处理相同，在本实施方案中也优选步骤S5b的第2热处理的热处理温度T12时的上述失配α大于0% (α >0%)，较优选为 0.01%以上(α彡0.01%)，进一步优选为0.02%以上(α彡0. 02% )。换言之，步骤S5b的第2热处理的热处理温度T12较优选为上述失配α为0. 01 %的上述温度T6以下(T12彡T6)， 进一步优选为上述失配α为0. 02%的上述温度T7以下(T12 ( T7)。由此在步骤S5b的第 2热处理中处于半导体衬底1的晶格大小和MSi2的晶格大小之差为某一程度的较大差值状态，所以能够更确实地防止金属硅化物层41a、41b异常生长(MSi2部分局部生长)。另外， 如上所述，例如在半导体衬底1为单晶硅(Si)衬底、且金属膜12为镍(Ni)膜时，即金属硅化物层41b为镍硅化物(NiSi)层时，上述失配α为0. 01%的温度T6约为575°C (T6 = 575°C )，上述失配 α 为 0. 02% 的温度 T7 约为 560°C (T7 = 560°C )。进行步骤S^3的第2热处理，在η沟道型MISFETQn的栅电极8a及源极 漏极(这里为n+型半导体区域9b)的表面和ρ沟道型MISFETQp的栅电极8b及源极 漏极(这里为 P+型半导体区域IOb)的表面形成MSi相的金属硅化物层41b后，进行与上述实施方案1、3 相同的工序。即，与上述实施方案1、3相同，如图56所示，形成绝缘膜42及绝缘膜43，在绝缘膜 43,42上形成接触孔44，在接触孔44内形成栓塞45，在填埋了栓塞45的绝缘膜43上形成阻止绝缘膜51及绝缘膜52，形成布线沟53，在布线沟53内埋入隔离导体膜M及铜膜，形成布线55。在本实施方案中，在图53的步骤S5b的第2热处理之后的各种加热工序(例如各种绝缘膜或导体膜的成膜工序之类伴随半导体衬底1的加热的工序)中，也使半导体衬底 1的温度不高于步骤S5b的第2热处理的热处理温度T12。由此能防止步骤S^3之后的工序中的加热(例如各种绝缘膜和导体膜的成膜工序)使构成金属硅化物层(MSi相)41b的金属元素M扩散到半导体衬底1 (栅电极8a、8b、n+型半导体区域9b及p+型半导体区域IOb)中，导致η沟道型MISFETQn及ρ沟道型MISFETQp的特性变化。在本实施方案中，除了能得到上述实施方案3的效果之外，还将步骤S5b的第2热处理的热处理温度T12的上限设定为与上述实施方案1中的步骤S5的第2热处理相同。艮口， 在本实施方案中使步骤S5b的第2热处理的热处理温度T12低于MSi2的晶格大小和半导体衬底1的晶格大小一致(即上述失配α为0%)的温度T3CT12 < T3),较优选为上述失配 α为0. 01%的温度T6以下(T12 ( T6)，进一步优选为上述失配α为0. 02%的温度T7以下 (T12 ( T7)。由此能得到上述实施方案3的效果，并且能够进一步确实地防止形成于η+型半导体区域9b的表面上及ρ+型半导体区域IOb的表面上的金属硅化物层41b的异常生长 (MSi2部分局部生长)，能够进一步降低η.型半导体区域9b及ρ+型半导体区域IOb中的结漏电流，也能进一步减小结漏电流的不均。所以能够进一步提高半导体器件的可靠性或性能。(实施方案6)本实施方案如下所述，是在上述实施方案4的制造工序中，将步骤S5a的第2热处理的热处理温度设定为与上述实施方案1的步骤S5的第2热处理的上限温度相同。图57是表示本实施方案的半导体器件制造工序的一部分的制造工艺流程图，对应于上述实施方案2的图31或上述实施方案5的图48。图57表示得到上述图7的结构之后，利用自对准硅化物处理工艺在栅电极8a、8b、n+型半导体区域9b及p+型半导体区域 IOb的表面形成金属硅化物层(金属 半导体反应层)的工序的制造工艺流程。图58 图 60是本实施方案的半导体器件的制造工序中的主要部分剖面图。本实施方案的半导体器件的制造工序至在上述步骤Sll中形成隔离膜13a的工序与上述实施方案4相同，这里省略其说明，对上述步骤Sl 1之后的工序进行说明。与上述实施方案4相同地进行至上述步骤Sll的工序(即步骤Si、S2、S3a、S4、 Sll)，得到与上述图50大致相当的图58的结构。然后，对半导体衬底1实施与上述实施方案5的步骤S5b的第2热处理相同的第2热处理(图57的步骤S5b)。在本实施方案6中，步骤S5b的第2热处理在形成隔离膜13a的状态下进行，但步骤S5b的第2热处理的条件(包括上限温度)和作用与上述实施方案5相同，所以省略重复说明。与上述实施方案5相同，在本实施方案6中，也通过进行步骤S5b的第2热处理， 使步骤S3a的第1热处理中形成的M2Si相的金属硅化物层41a变成MSi相的金属硅化物层 41b，使金属元素M和Si的组成比以化学计量比计更接近1 1，形成低电阻且稳定的金属硅化物层41b。另外，与上述实施方案5相同，在本实施方案6中，步骤S^3的第2热处理后的P+型半导体区域IOb的表面上的金属硅化物层41b的厚度也低于步骤S5a的第2热处理后的n+型半导体区域9b的表面上的金属硅化物层41b的厚度。需要说明的是，MSi相的电阻率低于M2Si相及MSi2相，并在步骤S5b以后的工序中(至半导体器件的制造结束)， 金属硅化物层41b也维持低电阻的MSi相，在制成的半导体器件中(即使例如将半导体衬底1变成独立的半导体芯片的状态下)，金属硅化物层41b也成为低电阻的MSi相。隔离膜13a是难以与金属硅化物层41a、41b反应的膜，即使进行步骤的第2热处理，也不与金属硅化物层41a、41b反应。如果在步骤S5b的第2热处理中隔离膜13a与金属硅化物层41a、41b反应，则有可能改变金属硅化物层41b的组成。因此，与上述实施方案2、4相同，在本实施方案中，也能够通过使隔离膜13a为难以与金属硅化物层41a、41b反应的膜，防止步骤S5b的第2热处理中金属硅化物层41a、41b和隔离膜13a反应，从而能够确实地形成金属硅化物层41b。作为上述难以与金属硅化物层41a、41b反应的隔离膜13a， 优选氮化钛(TiN)膜或钛(Ti)膜。在步骤S5b的第2热处理之后，与上述实施方案4相同，如图59所示，在本实施方案中也通过进行湿式清洗处理等，除去隔离膜13a(图57的步骤S12)。此时，在栅电极8a、 8b、n+型半导体区域9b及ρ+型半导体区域IOb的表面上残留金属硅化物层41b。本实施方案中的上述步骤S12的隔离膜13a除去工序可以与上述实施方案2、4中的步骤S12的隔离膜13a除去工序相同地进行。以后的工序与上述实施方案4相同。S卩，与上述实施方案4相同，如图60所示，形成绝缘膜42及绝缘膜43，在绝缘膜43、42上形成接触孔44，在接触孔44内形成栓塞45， 在填埋了栓塞45的绝缘膜43上形成阻止绝缘膜51及绝缘膜52，形成布线沟53，在布线沟 53内埋入隔离导体膜M及铜膜，形成布线55。在本实施方案中，也使图57的步骤S5b的第2热处理之后的各种加热工序(例如各种绝缘膜或导体膜的成膜工序之类伴随半导体衬底1的加热的工序)中的半导体衬底 1的温度不高于步骤S5b的第2热处理的热处理温度T12。由此，能够防止步骤S^3之后的工序中的加热(例如各种绝缘膜或导体膜的成膜工序)使构成金属硅化物层(MSi相)41b 的金属元素M扩散到半导体衬底1 (栅电极8a、8b、n+型半导体区域9b及p+型半导体区域 IOb)中，导致η沟道型MISFETQn及ρ沟道型MISFETQp的特性变化。与上述实施方案5相同，在本实施方案中也将步骤S5b的第2热处理的热处理温度T12的上限设定为与上述实施方案1的步骤S5的第2热处理相同。即，使步骤S5b的第2 热处理的热处理温度T12低于MSi2的晶格大小和半导体衬底1的晶格大小一致(即上述失配α为0%)的温度T3 (T12 < T3)，较优选为上述失配α为0. 01 %的温度T6以下(T12彡T6)， 进一步优选为上述失配α为0.02%的温度T7以下(Τ12<Τ7)。由此，能得到上述实施方案 4的效果，并且能更确实地防止金属硅化物层41b的异常生长(MSi2部分局部生长)，能进一步降低n+型半导体区域9b及ρ+型半导体区域IOb中的结漏电流，还能进一步减小结漏电流的不均。还能进一步提高防止步骤S5b的第2热处理中MSi2从金属硅化物层41a、41b 向沟道部异常生长的效果。因此，能够进一步提高半导体器件的可靠性和性能。与上述实施方案1、2相同，本实施方案及上述实施方案5通过使步骤S5b的第2 热处理的热处理温度低于MSi2的晶格大小和半导体衬底1的晶格大小一致的温度T3，防止金属硅化物层41b的异常生长(MSi2部分局部生长)。因此，与上述实施方案1、2相同，在由可能存在MSi2相的硅化物形成金属硅化物层41a、41b时适用本实施方案及上述实施方案5，效果也显著。另外，与上述实施方案1、2相同，在半导体衬底1的结晶结构和MSi2的结晶结构的相似性高时，特别是在半导体衬底1的结晶结构为金刚石结构、MSi2的结晶结构为萤石结构时，适用本实施方案及上述实施方案5，效果也显著。因此，与上述实施方案1、2相同，在使用Ni膜或Ni合金膜(Ni合金膜优选Ni-Pt 合金膜、Ni-Pd合金膜、Ni-Y合金膜、Ni-Yb合金膜、Ni-Er合金膜或Ni-镧系元素合金膜) 作为金属膜12时适用本实施方案及上述实施方案5，效果也显著。另外，与上述实施方案 1、2相同，本实施方案及上述实施方案5也最优选使用单晶硅作为半导体衬底1，但只要与单晶硅相同，具有金刚石结构型的结晶结构即可，即使是单晶硅以外的物质，也可以优选用作半导体衬底1。以上基于实施方案对本发明人所完成的发明进行具体说明，当然，本发明并不限定于上述实施方案，在不脱离其宗旨的范围可以进行各种改变。产业上的可利用件本发明有效地适用于装有具有金属硅化物层的半导体元件的半导体器件的制造技术。
权利要求
1.一种半导体器件的制造方法，包括以下工序(a)准备半导体衬底的工序，(b)在所述半导体衬底上形成半导体区域的工序，(c)在包括所述半导体区域上的所述半导体衬底上形成金属膜的工序，(d)进行第1热处理使所述金属膜和所述半导体区域反应，形成由构成所述金属膜的金属元素的单硅化物组成的金属硅化物层的工序，(e)在所述(d)工序之后，除去未反应的所述金属膜，在所述半导体区域上残留所述金属硅化物层的工序，(f)在所述(e)工序之后，进行热处理温度高于所述第1热处理的第2热处理的工序，(g)在所述(f)工序之后，在包括所述金属硅化物层上的所述半导体衬底上形成绝缘膜的工序，其特征在于，所述(f)工序的所述第2热处理的热处理温度低于构成所述金属膜的所述金属元素的二硅化物的晶格大小与所述半导体衬底的晶格大小一致的第1温度，构成所述金属膜的所述金属元素的单硅化物相的电阻率低于构成所述金属膜的所述金属元素的二硅化物相，在所述(f)工序的所述第2热处理后，所述金属硅化物层仍为所述金属元素的单硅化物相。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述金属膜是M膜或M合金月旲ο
3.如权利要求1所述的半导体器件的制造方法，其特征在于，所述金属膜是Ni膜、 Ni-Pt合金膜、Ni-Pd合金膜、Ni-Y合金膜、Ni-Yb合金膜、Ni-Er合金膜或Ni-镧系元素合金膜。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述(f)工序之后，不进行使所述半导体衬底的温度高于所述第2热处理的热处理温度的处理。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，所述金属膜为M膜，所述第1温度为590°C。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，为了所述金属硅化物层的稳定化而进行所述第2热处理。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，所述半导体衬底由含硅材料构成。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，所述半导体衬底的结晶结构为金刚石结构，所述金属元素的二硅化物的结晶结构为萤石结构。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第2热处理的热处理温度下所述金属元素的二硅化物的晶格大小与所述半导体衬底的晶格大小之差为所述半导体衬底的晶格大小的0.01%以上。
10.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第2热处理的热处理温度下所述金属元素的二硅化物的晶格大小与所述半导体衬底的晶格大小之差为所述半导体衬底的晶格大小的0. 02%以上。
11.如权利要求1所述的半导体器件的制造方法，其特征在于，所述(f)工序是在惰性气体或氮气气氛中进行所述第2热处理。
12.如权利要求1所述的半导体器件的制造方法，其特征在于，所述半导体区域是用于制造源极或漏极的半导体区域。
13.如权利要求12所述的半导体器件的制造方法，其特征在于，在所述(a)工序之后还具有以下工序(al)在所述半导体衬底上形成栅极绝缘膜的工序，(a2)在所述栅极绝缘膜上形成栅电极的工序，在所述(c)工序中，在包括所述半导体区域上的所述半导体衬底上形成所述金属膜， 覆盖所述栅电极。
14.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述(c)工序之后、所述(d)工序之前，还具有(Cl)在所述金属膜上形成第1隔离膜的工序，在所述(e)工序中除去所述第1隔离膜及未反应的所述金属膜。
15.如权利要求14所述的半导体器件的制造方法，其特征在于，所述第1隔离膜是使所述半导体衬底产生拉伸应力的膜。
16.如权利要求15所述的半导体器件的制造方法，其特征在于，所述第1隔离膜是即使进行所述第1热处理也不与所述金属膜反应的膜。
17.如权利要求15所述的半导体器件的制造方法，其特征在于，在所述(c)工序之前还具有(U)干式清洗所述半导体衬底主面的所述半导体区域的表面的工序，在所述(^)工序之后，不将所述半导体衬底置于大气中，而是进行所述(c)工序及所述(cl)工序。
18.如权利要求15所述的半导体器件的制造方法，其特征在于，在所述(a)工序之后还具有以下工序(a3)在所述半导体衬底上形成元件分离用沟的工序，(a4)形成由被埋入所述元件分离用沟内的绝缘体形成的元件分离区域的工序，所述(a4)工序中形成的所述元件分离区域具有使所述半导体衬底产生压应力的作用，在由所述元件分离区域规定的活性区域内形成所述半导体区域。
19.如权利要求14所述的半导体器件的制造方法，其特征在于，在所述(e)工序之后、 所述(f)工序之前，还具有(el)在包括所述金属硅化物层上的所述半导体衬底上形成第2 隔离膜的工序，在所述(f)工序之后、所述(g)工序之前，还具有(Π)除去所述第2隔离膜的工序。
20.如权利要求19所述的半导体器件的制造方法，其特征在于，所述第1隔离膜及所述第2隔离膜是使所述半导体衬底产生拉伸应力的膜。
全文摘要
本发明涉及半导体器件的制造方法，包括以下工序(a)准备半导体衬底，(b)在其上形成半导体区域，(c)在包括半导体区域的半导体衬底上形成金属膜，(d)进行第1热处理形成金属硅化物层，(e)除去未反应的金属膜，在半导体区域上残留金属硅化物层，(f)进行热处理温度高于第1热处理的第2热处理，(g)在包括金属硅化物层上的半导体衬底上形成绝缘膜，其中，第2热处理的热处理温度低于构成金属膜的金属元素的二硅化物的晶格大小与半导体衬底的晶格大小一致的第1温度，构成金属膜的金属元素的单硅化物相的电阻率低于构成金属膜的金属元素的二硅化物相，在第2热处理后，金属硅化物层仍为金属元素的单硅化物相。
文档编号H01L21/336GK102263033SQ20111022947
公开日2011年11月30日 申请日期2008年6月11日 优先权日2007年7月3日
发明者二濑卓也, 冈田茂业 申请人:瑞萨电子株式会社