专利名称：一种新型沟槽结构的功率mosfet器件及其制造方法
技术领域：
本发明涉及一种半导体器件及其制造方法，尤其是一种新型沟槽结构的功率 MOSFET器件及其制造方法，属于半导体器件的技术领域。
背景技术：
超结(Super Junction)理论和超结结构已经广泛应用于多种功率MOSFET器件当中，尤其是在500V至900V的平面型功率MOSFET器件系列里，已经成为该电压系列产品中的主流，这主要是因为具有超结结构的功率MOSFET对比普通的功率M0SFET，其特征导通电阻(导通电阻与芯片有源区面积的乘积)大大降低，开关速度大幅提升，从而降低了使用该产品的整机系统的功耗，显著提升了能效。影响现有超结结构功率MOSFET器件耐压能力和稳定性的最重要的条件是构成超结结构的P-N柱的电荷平衡，具体来讲，只有当P柱和N柱中的净电荷相等时，P-N柱才能最充分的耗尽和耐压。而影响P-N柱电荷平衡的直接因素包括P柱与N柱的杂质浓度、形貌。对于电压较低的功率MOSFET器件，为了提高器件的元胞集成度，降低导通电阻，通常采用沟槽形状的元胞结构，如60V至250V的沟槽型功率MOSFET (Trench MOSFET),由于器件的漏源击穿电压(BVdss)不高，因此，制作器件的外延层电阻率比较小，外延层杂质浓度比较高，如果要在此类器件中使用现有P-N柱的超结结构，则也要将P柱的P型杂质浓度掺杂的比较浓才能确保耐压，而较浓掺杂的要求对于现有形成P柱的工艺方法来讲，都具有较大的难度。目前已报道并广泛用于形成超结P-N柱的工艺方法包括多次外延的制造工艺， 在此方法中，P柱是通过多次光刻、多次离子注入和高温推结形成的，当P柱的P型杂质越浓时，最终的P柱形貌会非常容易受每次光刻的套准精度和高温推结的影响，从而降低了器件的耐压能力和一致性；另一种用于形成超结P-N柱的工艺方法包括深沟槽外延填充的制造工艺，在此方法中，P柱是通过深沟槽刻蚀和P型外延填充沟槽来形成的，对于具有较大深宽比的沟槽，要在沟槽中填充掺杂浓度高的外延，也是很难实现的。综上所述，上述两种已报道的并广泛用于在高压功率MOSFET器件中形成P-N柱超结结构的工艺方法很难在中低压功率MOSFET器件中实施和推广。公开号为CN 101246904A的中国专利申请公开了一种《半导体器件及其制造方法》，其附图1为其剖面结构示意图；文件中提出通过多次高能量的离子注入来向两个沟槽结构的元胞之间注入P型杂质离子，其中每次离子注入的能量有所不同，从而通过多次离子注入形成具有一定深度的P柱结构。但所述CN 101246904A公开专利申请具有超结结构的沟槽型功率MOSFET存在以下问题
1、采用多次大能量离子注入的方式形成P柱，由于注入最大能量的能力是由注入机决定的，而现有常用的注入机的最大注入能量相对有限，因此，P柱的深度无法太深，例如用 1. 5Mev注入硼离子，深度一般约为3 μ m左右，这样，P柱的深度就制约了器件的耐压能力。2、由于器件采用沟槽元胞结构，相邻元胞沟槽间的间距比较小，因此，大能量注入时伴随的侧向注入以及注入后最终的高温推结都会对P柱两侧的沟槽侧壁附近的P型杂质浓度和分布产生较大影响的可能，这样就会给器件的开启电压等参数特性带来较大风险， 降低器件的可靠性和一致性。3、与传统的沟槽型功率MOSFET器件一样，其沟槽底部区域仍然位于N型外延层当中，具体来讲，是沟槽中所填充的栅极导电多晶硅的底部仍然位于N型外延层当中，而且导电多晶硅与N型外延层之间的绝缘栅氧化层厚度一致并且较薄，因此，当器件在导通或关闭过程中栅漏之间的充电或放电电荷Qgd与传统的沟槽型功率MOSFET的Qgd相比，并未得到明显改善，这样，器件的开关速度和开关损耗也并未得到改善。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种新型沟槽结构的功率 MOSFET器件及其制造方法，其导通电阻低，栅漏电荷Qgd小，开关速度快、开关损耗低，工艺简单及成本低廉。按照本发明提供的技术方案，所述新型沟槽结构的功率MOSFET器件，在所述 MOSFET器件的俯视平面上，包括位于半导体基板的元件区和终端保护区，所述终端保护区位于元件区的外圈，且终端保护区环绕包围元件区；元件区内包括若干规则排布且相互平行并联设置的元胞；在所述MOSFET器件的截面上，半导体基板具有相对应的第一主面与第二主面，所述第一主面与第二主面间包括第一导电类型衬底及邻接所述第一导电类型衬底的第一导电类型外延层，第一导电类型外延层内的上部设有第二导电类型层；其创新在于
在所述MOSFET器件的截面上，元件区的元胞采用沟槽结构，所述元胞沟槽位于第二导电类型层，并由半导体基板的第一主面向下延伸，深度伸入所述第二导电类型层下方的第一导电类型外延层内；所述元胞沟槽内壁表面生长有绝缘氧化层，所述绝缘氧化层包括第一绝缘栅氧化层及第二绝缘栅氧化层，所述第一绝缘栅氧化层生长于元胞沟槽侧壁的上部，第二绝缘栅氧化层生长于元胞沟槽的下部并覆盖元胞沟槽侧壁的下部及底部，第二绝缘栅氧化层的厚度大于第一绝缘栅氧化层的厚度，且第一绝缘栅氧化层与第二绝缘栅氧化层上下连接；
在所述MOSFET器件的截面上，元胞沟槽内淀积有导电多晶硅，所述导电多晶硅包括第一导电多晶硅和第二导电多晶硅，所述第一导电多晶硅与第二导电多晶硅均由元胞沟槽的上部向下延伸至第二导电类型层的下方，且第一导电多晶硅在元胞沟槽内延伸的距离大于第二导电多晶硅延伸的距离；第一导电多晶硅位于元胞沟槽的中心区，第二导电多晶硅位于第一导电多晶硅的两侧，第一导电多晶硅与第二导电多晶硅间通过第三绝缘栅氧化层隔离，所述第三绝缘栅氧化层与第二绝缘栅氧化层上下连接；第二导电多晶硅与元胞沟槽内壁间通过第一绝缘栅氧化层隔离；
在所述MOSFET器件的截面上，相邻元胞沟槽间相对应的外壁上方均带有第一导电类型注入区；元胞沟槽的槽口由绝缘介质层覆盖，元胞沟槽的两侧设有源极接触孔，所述源极接触孔内填充有第二接触孔填充金属，所述第二接触孔填充金属与第一导电类型注入区及第二导电类型层欧姆接触；元胞沟槽上方设有源极金属，所述源极金属覆盖于绝缘介质层及第二接触孔填充金属上，源极金属与第二接触孔填充金属电性连接；第一导电多晶硅与源极金属等电位连接。
在所述MOSFET器件的截面上，元胞沟槽的上方设有第一接触孔，所述第一接触孔由绝缘介质层表面向下延伸至第一导电多晶硅上；第一接触孔内设有第一接触孔填充金属；第一导电多晶硅通过第一接触孔填充金属与源极金属等电位连接。所述半导体基板的第二主面上设有漏极金属。所述第一导电多晶硅与源极金属连接成零电位。一种新型沟槽结构的功率MOSFET器件制造方法，所述功率MOSFET的制造方法包括如下步骤
a、提供具有两个相对主面的半导体基板，所述半导体基板包括第一导电类型衬底及位于所述第一导电类型衬底上方的第一导电类型外延层，第一导电类型外延层的表面形成半导体基板的第一主面，第一导电类型衬底的表面形成半导体基板的第二主面；
b、在上述半导体基板的第一主面上，淀积硬掩膜层；
C、选择性地掩蔽和刻蚀硬掩膜层，形成沟槽刻蚀的硬掩膜窗口 ；
d、利用上述硬掩膜窗口，在第一主面上通过各向异性干法刻蚀半导体基板，在半导体基板的第一导电类型外延层内形成沟槽，所述沟槽的深度小于第一导电类型外延层的厚度；
e、去除上述第一主面上的硬掩膜层，并在第一主面及沟槽内壁生长第一绝缘氧化材料层，且在元胞沟槽的中心区形成第一导电多晶硅淀积孔；
f、在上述第一主面上淀积第一导电多晶硅材料层，所述第一导电多晶硅材料层覆盖于第一绝缘氧化材料层上，并填充于第一导电多晶硅淀积孔内；
g、去除第一主面上的第一导电多晶硅材料层，得到位于元胞沟槽内的第一导电多晶
娃；
h、湿法腐蚀去除第一主面上的第一绝缘氧化材料层，同时去除元胞沟槽内壁上部的第一绝缘氧化材料层，得到位于元胞沟槽下部的第二绝缘栅氧化层；
i、在上述半导体基板的第一主面上生长第二绝缘氧化材料层，所述第二绝缘氧化材料层覆盖于第一主面上，并覆盖于元胞沟槽上部内壁，且得到包覆第一导电多晶硅上部的第三绝缘栅氧化层；第三绝缘栅氧化层与元胞沟槽侧壁上的第二绝缘氧化材料层间形成第二导电多晶硅淀积孔；
j、在上述半导体基板的第一主面淀积第二导电多晶硅材料层，所述第二导电多晶硅材料层覆盖于第二绝缘氧化材料层及第三绝缘栅氧化层上，并填充于第二导电多晶硅淀积孔内；
k、刻蚀去除上述第一主面上的第二导电多晶硅材料层及第二绝缘氧化材料层，得到位于元胞沟槽侧壁上部的第一绝缘栅氧化层及位于第二导电多晶硅淀积孔内的第二导电多晶娃；
1、在上述第一主面上，自对准离子注入第二导电类型杂质离子，并通过高温推结形成元件区的第二导电类型层，所述元件区内的第二导电类型层在第一导电类型外延层内的深度小于第二导电多晶硅在元胞沟槽内向下延伸的距离；
m、在上述第一主面上，进行源区光刻，并注入高浓度的第一导电类型杂质离子，通过高温推结形成元件区的第一导电类型注入区；
η、在上述第一主面上，淀积绝缘介质层，所述绝缘介质层覆盖半导体基板的第一主0、对上述绝缘介质层进行接触孔光刻和刻蚀，在元胞沟槽的两侧均形成源极接触孔， 并得到位于元胞沟槽槽口上方与第一导电多晶硅相对应的第一接触孔；
P、在上述第一接触孔与源极接触孔内填充接触孔填充金属，得到位于第一接触孔内的第一接触孔填充金属及位于源极接触孔内的第二接触孔填充金属；第二接触孔填充金属与其下方的第一导电类型注入区及第二导电类型层欧姆接触，第一接触孔填充金属与其下方对应的第一导电多晶硅欧姆接触；
q、在上述绝缘介质层上淀积源极金属，所述源极金属与第一接触孔填充金属、第二接触孔填充金属均连接成等电位；
r、在上述半导体基板的第二主面上淀积漏极金属。所述硬掩膜层为LPTE0S、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅。所述绝缘介质层为硅玻璃(USG)、硼磷硅玻璃(BPSG)或磷硅玻璃(PSG)。所述第一接触孔填充金属与第二接触孔填充金属为铝、铜或钨。所述元胞沟槽内的第一绝缘栅氧化层的厚度为200A-1200A。所述元胞沟槽内的第二绝缘栅氧化层的厚度为3000A-10000A。所述“第一导电类型”和“第二导电类型”两者中，对于N型MOSFET器件，第一导电类型指N型，第二导电类型为P型；对于P型MOSFET器件，第一导电类型与第二导电类型所指的类型与N型半导体器件正好相反。本发明的优点
1、在元件区，元胞沟槽内设置有第一导电多晶硅，其中第一导电多晶硅深度较深，其在第二导电类型层下方的部分被较厚的第二绝缘氧化层所包覆，并且第一导电多晶硅与源极金属相连接保持零电位，当器件耐压时，相邻元胞沟槽内会因为感应电荷而产生耗尽层，支持器件耐压，这样就改变了传统沟槽型功率MOSFET只依靠第二导电类型层和第一导电类型外延层所构成的P-N结耐压的情形，因此，在满足与传统沟槽型功率MOSFET器件相同耐压需要的前提下，本发明功率MOSFET器件中的第一导电类型外延层电阻率就可大大提高， 从而大大降低了器件的导通电阻。2、在本发明结构中，由于第二导电多晶硅是作为MOSFET结构中的栅极，其与第一导电类型外延层相交叠的面积非常有限，因此，器件在开通或关断过程中栅漏之间的充电或放电电荷Qgd非常小，这样就大大提高了器件的开关速度，降低了器件的开关损耗。3、在本发明结构中，形成元胞结构的制造工艺都是借助于已广泛使用的一些半导体制造技术的工艺特性来实现的，并未增加工艺实施难度和成本，因此，利于推广和批量生产。4、由于提高了器件的特征导通电阻，而且制造工艺简单易行，因此，器件的芯片面积可适当缩小，从而降低了器件的制造成本，提高了性价比。
图1为本发明的结构示意图。图2 图16为本发明功率MOSFET器件具体实施工艺步骤剖视图，其中图2为半导体基板的剖视图。图3为形成硬捐 膜开口后的剖视图。
图4为形成沟槽『后的剖视图。
图5为淀积第一-绝缘氧化材料层后的剖视图。
图6为淀积第一-导电多晶硅材料层后的剖视图。
图7为形成第一-导电多晶硅后的剖视图。
图8为形成第二绝缘栅氧化层后的剖视图。
图9为生长第二绝缘氧化材料层后的剖视图。
图10为淀积第:二导电多晶硅材料层后的剖视图。
图11为形成第-一绝缘栅氧化层及第二导电多晶硅后的剖视图。
图12为形成第:二导电类型层后的剖视图。
图13为形成第-一导电类型注入区后的剖视图。
图14为形成第-一接触孔与源极接触孔后的剖视图。
图15为淀积源极金属后的剖视图。
图16为淀积漏极金属后的剖视图。
图17为普通沟？ 功率MOSFET器件与本发明沟槽功率MOSFET器件的耐压电场分布示意图，其中
图17-a为普通沟槽功率MOSFET器件的耐压电场分布示意图； 图17-b为本发明沟槽功率MOSFET器件的耐压电场分布示意图。图18为普通150V沟槽功率MOSFET器件与本发明150V沟槽功率MOSFET器件的漏源耐压电流-电压实测曲线(I-V Curve)。
具体实施例方式下面结合具体附图和实施例对本发明作进一步说明。如图广图16所示以N型功率MOSFET器件为例，本发明包括N+衬底1、N型外延层2、N+注入区3、第二接触孔填充金属4、第一接触孔填充金属5、源极金属6、绝缘介质层7、第一接触孔8、源极接触孔9、P阱层10、第一绝缘栅氧化层11、漏极金属12、元胞沟槽 13、第三绝缘栅氧化层14、第二导电多晶硅15、第二绝缘栅氧化层16、第一导电多晶硅17、 第一主面18、第二主面19、硬掩膜层20、硬掩膜层窗口 21、第一导电多晶硅淀积孔22、第一绝缘氧化材料层23、第一导电多晶硅材料层24、第二绝缘氧化材料层25、第二导电多晶硅材料层26及第二导电多晶硅淀积孔27。如图1和图16所示在所述功率MOSFET器件的俯视平面上，包括位于半导体基板中心区的元件区及位于所述元件区外圈的终端保护区，所述终端保护区包围环绕元件区，所述元件区内包括若干规则排布且相互并联连接的元胞。图1和图16中只表示了功率 MOSFET器件的元件区结构，功率MOSFET器件可以采用现有常规的终端保护区结构。在所述功率MOSFET器件的截面上，所述半导体基板包括N型外延层2及位于所述N型外延层2下方的N+衬底1，所述N+衬底1邻接N型外延层2，N+衬底1的浓度大于N型外延层2的浓度。半导体基板具有两个相对应的主面，所述两个主面为第一主面18与第二主面19 ；N型外延层2的表面形成第一主面18，N+衬底1的表面形成第二主面19，第一主面18与第二主面19相对应分布。N型外延层2内的上部设有P阱层10，所述P阱层10贯穿元件区的 N型外延层2。在所述功率MOSFET器件的截面上，元件区的元胞采用沟槽结构，具体地，元件区包括元胞沟槽13。所述元胞沟槽13位于P阱层10，元胞沟槽13从N型外延层2的第一主面18向第二主面19方向延伸，元胞沟槽13延伸到P阱层10下方的N型外延层2内，且元胞沟槽13延伸的距离小于N型外延层2的厚度。元胞沟槽13内壁表面生长有绝缘氧化层， 所述绝缘氧化层包括第一绝缘栅氧化层11及第二绝缘栅氧化层16 ；所述第二绝缘栅氧化层16位于元胞沟槽13的下部，并覆盖于元胞沟槽13下部的侧壁及底部表面；第一绝缘栅氧化层11生长于元胞沟槽13上部的侧壁。第一绝缘栅氧化层11与第二绝缘栅氧化层16 在元胞沟槽13的长度方向上相连接，即第一绝缘栅氧化层11的下部与第二绝缘栅氧化层 16的上部相连接，且第二绝缘栅氧化层16的厚度大于第一绝缘栅氧化层11的厚度。在所述功率MOSFET器件的截面上，元胞沟槽13内淀积有第一导电多晶硅17，所述第一导电多晶硅17位于元胞沟槽13的中心区；第一导电多晶硅17从元胞沟槽13的上部延伸到第二绝缘栅氧化层16内，第二绝缘栅氧化层16包覆第一导电多晶硅17的下部。 元胞沟槽13内对应于第一导电多晶硅17的两侧设有第二导电多晶硅15，所述第二导电多晶硅15位于元胞沟槽13的上部，且第二导电多晶硅15在元胞沟槽13内延伸的距离与元胞沟槽13内第一绝缘栅氧化层11相对应。第一导电多晶硅17与第二导电多晶硅15在N 型外延层2内均延伸到P阱层10的下方，且第一导电多晶硅17向下延伸的距离大于第二导电多晶硅15延伸的距离；第二导电多晶硅15止于第二绝缘栅氧化层16上端的表面。第一导电多晶硅17与第二导电多晶硅15间通过第三绝缘栅氧化层14相隔离，所述第三绝缘栅氧化层14包覆第导电多晶硅17的上部，且第三绝缘栅氧化层14与第一绝缘栅氧化层11 为同一制造层；第三绝缘栅氧化层14与第二绝缘栅氧化层16上下连接。在相邻元胞沟槽 13间外壁上方均带有N+注入区3，所述N+注入区3的浓度大于N+衬底1的浓度。在所述功率MOSFET器件的截面上，元胞沟槽13的槽口由绝缘介质层7覆盖；元胞沟槽13的两侧均设有源极接触孔9，所述相邻的源极接触孔9间具有绝缘介质层7。所述源极接触孔9内填充有第二接触孔填充金属4，所述第二接触孔填充金属4与其下方对应的P阱层10及N+注入区3欧姆接触。绝缘介质层7上淀积有源极金属6，所述源极金属6 与第二接触孔填充金属4电连接；且源极金属6与第一导电多晶硅17连接成等电位；具体地，源极金属6与第一导电多晶硅17连接成零电位。为了达到源极金属6与第一导电多晶硅17间的等电位连接，可以采用将第一导电多晶硅17通过引线引出后与源极金属6连接成等电位。本发明的具体做法为在元胞沟槽13的槽口设置第一接触孔8，所述第一接触孔8与第一导电多晶硅17相对应，第一接触孔8从绝缘介质层7的表面穿过第三绝缘栅氧化层14后延伸到第一导电多晶硅17的上端。第一接触孔8内填充有第一接触孔填充金属 5，第一导电多晶硅17通过第一接触孔填充金属5与源极金属6连接成等电位。在第二主面19上淀积有漏极金属12，从而形成功率MOSFET器件的漏极端。上述结构的功率MOSFET器件，通过下述工艺步骤实现
a、提供具有两个相对主面的半导体基板，所述半导体基板包括N+衬底1及位于所述N+ 衬底1上方的N型外延层2，N型外延层2的表面形成半导体基板的第一主面18，N+衬底1 的表面形成半导体基板的第二主面19 ；如图2所示所述N型外延层2邻接N+衬底1 ；半导体基板的材料包括硅，通过在半导体基板的第一主面18与第二主面19进行相应操作，能够形成本发明的功率MOSFET器件结构；
b、在上述半导体基板的第一主面18上，淀积硬掩膜层20；
c、选择性地掩蔽和刻蚀硬掩膜层20，形成沟槽刻蚀的硬掩膜窗口21 ；
如图3所示所述硬掩膜层20可以采用LPTE0S(低压化学气相沉积四乙基原硅酸盐)、 热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅，其后通过光刻和各向异性刻蚀形成硬掩膜；通过硬掩膜窗口 21能够在半导体基板的N型外延层2内刻蚀出沟槽结构；
d、利用上述硬掩膜窗口21，在第一主面18上通过各向异性干法刻蚀半导体基板，在半导体基板的N型外延层2内形成沟槽，所述沟槽的深度小于N型外延层2的厚度；
如图4所示所述沟槽包括位于元件区的元胞沟槽13，元胞沟槽13的槽口位于第一主面18上，且元胞沟槽13从第一主面18向下延伸；
e、去除上述第一主面18上的硬掩膜层20，并在第一主面18及沟槽内壁生长第一绝缘氧化材料层23，并在元胞沟槽13的中心区形成第一导电多晶硅淀积孔22 ；
如图5所示所述第一绝缘氧化材料层23在元胞沟槽13下部的厚度与第二绝缘栅氧化层16的厚度相一致；为了在元胞沟槽13的底部形成第二绝缘栅氧化层16需要先在第一主面18上生长第一绝缘氧化材料层23 ；元胞沟槽13内的第一绝缘氧化材料层23小于元胞沟槽13的宽度，从而能够在元胞沟槽13的中心区形成第一导电多晶硅淀积孔22 ；
f、在上述第一主面18上淀积第一导电多晶硅材料层M，所述第一导电多晶硅材料层 M覆盖于第一绝缘氧化材料层23上，并填充于第一导电多晶硅淀积孔22内；
如图6所示通过淀积第一导电多晶硅材料层M能够形成第一导电多晶硅17 ；
g、去除第一主面18上的第一导电多晶硅材料层M，得到位于元胞沟槽13内的第一导电多晶硅17 ；
如图7所示去除第一导电多晶硅材料层M并保留位于第一导电多晶硅淀积孔22内的第一导电多晶硅材料层对，从而能够得到第一导电多晶硅17 ；
h、湿法腐蚀去除第一主面18上的第一绝缘氧化材料层23，同时去除元胞沟槽13内壁上部的第一绝缘氧化材料层11，得到位于元胞沟槽13下部的第二绝缘栅氧化层16 ；
如图8所示为了得到所需的第二绝缘栅氧化层16，去除第一主面18上的第一绝缘氧化材料层23，并去除需要得到第一绝缘栅氧化层11部位的第一绝缘氧化材料层23，从而能够得到第二绝缘栅氧化层16，所述第二绝缘栅氧化层16包裹第一导电多晶硅17的下部； 第二绝缘栅氧化层16的厚度为3000A-10000A ；
i、在上述半导体基板的第一主面18上生长第二绝缘氧化材料层25，所述第二绝缘氧化材料层25覆盖于第一主面18上，并覆盖于元胞沟槽13上部内壁，且得到包覆第一导电多晶硅17上部的第三绝缘栅氧化层14 ；第三绝缘栅氧化层14与元胞沟槽13侧壁上的第二绝缘氧化材料层25间形成第二导电多晶硅淀积孔27 ；
如图9所示通过第二绝缘栅氧化材料层25能够同时形成第一绝缘栅氧化层11及第三绝缘栅氧化层14，即第一绝缘栅氧化层11与第三绝缘栅氧化层14为同一制造层；通过第二导电多晶硅淀积孔27能够在第一导电多晶硅17的两侧形成第二导电多晶硅15 ；所述第二导电多晶硅淀积孔27从第一主面18向下延伸到第二绝缘栅氧化层16的顶端表面；第一绝缘栅氧化层11与第三绝缘栅氧化层14的厚度为200A-1200A ；第一绝缘栅氧化层11及第三绝缘栅氧化层14的厚度与现有MOSFET结构内元胞沟槽13侧壁上氧化层厚度相一致； j、在上述半导体基板的第一主面18淀积第二导电多晶硅材料层沈，所述第二导电多晶硅材料层26覆盖于第二绝缘氧化材料层25及第三绝缘栅氧化层上14，并填充于第二导电多晶硅淀积孔27内；
如图10所示通过淀积第二导电多晶硅材料层沈能够在第二导电多晶硅淀积孔27内形成第二导电多晶硅15;
k、刻蚀去除上述第一主面18上的第二导电多晶硅材料层沈及第二绝缘氧化材料层 25，得到位于元胞沟槽13侧壁上部的第一绝缘栅氧化层11及位于第二导电多晶硅淀积孔 27内的第二导电多晶硅15;
如图11所示同时去除第一主面18上的第二导电多晶硅材料层沈及第二绝缘氧化材料层25，从而能够在元胞沟槽13内同时得到第一绝缘栅氧化层11与第二导电多晶硅15 ； 1、在上述第一主面18上，自对准离子注入P型杂质离子，并通过高温推结形成元件区的P阱层10，所述元件区内的P阱层10在N型外延层2内的深度小于第二导电多晶硅15 在元胞沟槽13内向下延伸的距离；
如图12所示自对准注入的P型杂质离子可以为常用的B离子，所述P阱层10在N型外延层2距离小于第二导电多晶硅15的距离，即第二导电多晶硅15的下端位于P阱层10 的下方，此时，第一导电多晶硅17的下部也在P阱层10的下方；
m、在上述第一主面18上，进行源区光刻，并注入高浓度的N型杂质离子，并通过高温推结形成元件区的N+注入区3;
如图13所示注入高浓度的N型杂质离子可以为As离子，N+注入区3形成MOSFET器件结构的有源区；
η、在上述第一主面18上，淀积绝缘介质层7，所述绝缘介质层7覆盖半导体基板的第一主面18 ；
0、对上述绝缘介质层7进行接触孔光刻和刻蚀，在元胞沟槽13的两侧均形成源极接触孔9，并得到位于元胞沟槽13槽口上方与第一导电多晶硅17相对应的第一接触孔8 ；
如图14所示所述绝缘介质层7为硅玻璃(USG)、硼磷硅玻璃(BPSG)或磷硅玻璃 (PSG)；
P、在上述第一接触孔8与源极接触孔9内填充接触孔填充金属，得到位于第一接触孔 8内的第一接触孔填充金属5及位于源极接触孔9内的第二接触孔填充金属4 ；第二接触孔填充金属4与其下方的N+注入区3及P阱层10欧姆接触，第一接触孔填充金属5与其下方对应的第一导电多晶硅17欧姆接触；
q、在上述绝缘介质层7上淀积源极金属6，所述源极金属6与第一接触孔填充金属5、 第二接触孔填充金属4均连接成等电位；
如图15所示具体地，第一导电多晶硅17通过第一接触孔填充金属5与源极金属6连接成等电位；源极金属6可以采用常规的铜等金属材料；所述第一接触孔填充金属与第二接触孔填充金属为铝、铜或钨。 r、在上述半导体基板的第二主面19上淀积漏极金属12。
如图16所示通过在第二主面19上淀积漏极金属12，形成功率MOSFET器件的漏极端。本发明MOSFET器件的工作机理为元胞沟槽13内的第二导电多晶硅15、第一绝缘栅氧化层11和第一绝缘栅氧化层11侧面的P阱层10、N+注入区3构成了沟槽型的MOS 结构(金属-氧化物-半导体)，由于第一绝缘栅氧化层11的厚度与普通沟槽型功率MOSFET 的栅氧化层厚度基本一致，厚度都约为200A-1200A，因此，本发明的沟槽型功率MOSFET的阈值电压Vth与普通沟槽型功率MOSFET的阈值电压基本一致。所述沟槽元胞13中还包括第一导电多晶硅17与包覆第一导电多晶硅17的第二绝缘栅氧化层16，所述第一导电类多晶硅17与源极金属6相连接保持零电位，所述第二绝缘栅氧化层16位于P阱层的下方，并且其厚度要明显厚于第一绝缘栅氧化层11的厚度。当功率MOSFET器件漏极端与源极端之间需要耐压时，在漏极金属12形成的漏极端上施加一个正电压，源极端接零电位；此时，相应元胞沟槽13内的中下部区域，具体来讲，在相邻元胞沟槽13之间的P阱层10下方的N型外延层2内，即在靠近元胞沟槽13侧壁处会感应出大量的电荷，因此，在漏极偏置电压的作用下，相邻元胞沟槽13间会产生耗尽层，即元胞沟槽13内的第二绝缘栅氧化层16与第一导电多晶硅17能形成类似超结的耐压结构，支持形成耐压的耗尽层；所述耗尽层与P阱层10和N型外延层2所构成的P-N结所产生的耗尽层共同承受器件漏源之间的电压降，由于有两处耗尽层共同耐压，因此器件的耐压能力大大增加，从而就增加N型外延层2的浓度，降低N型外延层2的电阻率来降低器件的导通电阻， 即通过增大N型外延层2的浓度降低器件的导通电阻。如附图17所示，其中，图17-a为普通沟槽型功率MOSFET器件的元件区耐压电场示意图，图17-b为本发明沟槽型功率MOSFET 器件的元件区耐压电场示意图；由图可以看出，普通沟槽型功率MOSFET的电场线基本全部位于N型外延层2内，耐压完全是依靠P阱层10与N型外延层2所构成的P-N结；而本发明沟槽型功率MOSFET的电场线同时分布于N型外延层2内和元胞沟槽13内壁较厚的第二绝缘栅氧化层16内，耐压依靠第二绝缘栅氧化层16与P阱层10和N型外延层2所构成的P-N结，耐压能力大大提高。如附图18所示，是两款150V沟槽型功率MOSFET器件的漏源耐压电流-电压实测曲线(I-V Cureve)，耐压需求都为大于150V，两款器件的芯片面积相同，图中实线为本发明沟槽型功率MOSFET器件结构，虚线为普通沟槽型功率MOSFET器件结构，其中，采用本发明结构器件的N型外延层2电阻率只有普通结构器件的N型外延层电阻率的二分之一，从图中可以看出，在降低了器件N型外延层电阻率的前提下，本发明功率 MOSFET器件的耐压仍然达到了 190V，高于普通功率MOSFET器件的175V，同时，由于N型外延层电阻率的降低，本发明功率MOSFET器件的特征导通电阻比普通功率MOSFET器件的特征导通电阻降低了约40%。在本发明沟槽型功率MOSFET器件的元胞结构中，由于作为MOS器件栅极的第二导电多晶硅15下方为第二绝缘栅氧化层16，因此，第二导电多晶硅15与N型外延层2相交叠的面积就非常有限，所以，器件在开通或关断过程中栅漏之间的充电或放电电荷Qgd非常小，这样就大大提高了器件的开关速度，降低了器件的开关损耗。
权利要求
1.一种新型沟槽结构的功率MOSFET器件，在所述MOSFET器件的俯视平面上，包括位于半导体基板的元件区和终端保护区，所述终端保护区位于元件区的外圈，且终端保护区环绕包围元件区；元件区内包括若干规则排布且相互平行并联设置的元胞；在所述MOSFET器件的截面上，半导体基板具有相对应的第一主面与第二主面，所述第一主面与第二主面间包括第一导电类型衬底及邻接所述第一导电类型衬底的第一导电类型外延层，第一导电类型外延层内的上部设有第二导电类型层；其特征在于在所述MOSFET器件的截面上，元件区的元胞采用沟槽结构，所述元胞沟槽位于第二导电类型层，并由半导体基板的第一主面向下延伸，深度伸入所述第二导电类型层下方的第一导电类型外延层内；所述元胞沟槽内壁表面生长有绝缘氧化层，所述绝缘氧化层包括第一绝缘栅氧化层及第二绝缘栅氧化层，所述第一绝缘栅氧化层生长于元胞沟槽侧壁的上部，第二绝缘栅氧化层生长于元胞沟槽的下部并覆盖元胞沟槽侧壁的下部及底部，第二绝缘栅氧化层的厚度大于第一绝缘栅氧化层的厚度，且第一绝缘栅氧化层与第二绝缘栅氧化层上下连接；在所述MOSFET器件的截面上，元胞沟槽内淀积有导电多晶硅，所述导电多晶硅包括第一导电多晶硅和第二导电多晶硅，所述第一导电多晶硅与第二导电多晶硅均由元胞沟槽的上部向下延伸至第二导电类型层的下方，且第一导电多晶硅在元胞沟槽内延伸的距离大于第二导电多晶硅延伸的距离；第一导电多晶硅位于元胞沟槽的中心区，第二导电多晶硅位于第一导电多晶硅的两侧，第一导电多晶硅与第二导电多晶硅间通过第三绝缘栅氧化层隔离，所述第三绝缘栅氧化层与第二绝缘栅氧化层上下连接；第二导电多晶硅与元胞沟槽内壁间通过第一绝缘栅氧化层隔离；在所述MOSFET器件的截面上，相邻元胞沟槽间相对应的外壁上方均带有第一导电类型注入区；元胞沟槽的槽口由绝缘介质层覆盖，元胞沟槽的两侧设有源极接触孔，所述源极接触孔内填充有第二接触孔填充金属，所述第二接触孔填充金属与第一导电类型注入区及第二导电类型层欧姆接触；元胞沟槽上方设有源极金属，所述源极金属覆盖于绝缘介质层及第二接触孔填充金属上，源极金属与第二接触孔填充金属电性连接；第一导电多晶硅与源极金属等电位连接。
2.根据权利要求1所述的新型沟槽结构的功率MOSFET器件，其特征是在所述MOSFET 器件的截面上，元胞沟槽的上方设有第一接触孔，所述第一接触孔由绝缘介质层表面向下延伸至第一导电多晶硅上；第一接触孔内设有第一接触孔填充金属；第一导电多晶硅通过第一接触孔填充金属与源极金属等电位连接。
3.根据权利要求1所述的新型沟槽结构的功率MOSFET器件，其特征是所述半导体基板的第二主面上设有漏极金属。
4.根据权利要求1或2所述的新型沟槽结构的功率MOSFET器件，其特征是所述第一导电多晶硅与源极金属连接成零电位。
5.一种新型沟槽结构的功率MOSFET器件制造方法，其特征是，所述功率MOSFET的制造方法包括如下步骤(a)、提供具有两个相对主面的半导体基板，所述半导体基板包括第一导电类型衬底及位于所述第一导电类型衬底上方的第一导电类型外延层，第一导电类型外延层的表面形成半导体基板的第一主面，第一导电类型衬底的表面形成半导体基板的第二主面；(b)、在上述半导体基板的第一主面上，淀积硬掩膜层；(C)、选择性地掩蔽和刻蚀硬掩膜层，形成沟槽刻蚀的硬掩膜窗口 ；(d)、利用上述硬掩膜窗口，在第一主面上通过各向异性干法刻蚀半导体基板，在半导体基板的第一导电类型外延层内形成沟槽，所述沟槽的深度小于第一导电类型外延层的厚度；(e)、去除上述第一主面上的硬掩膜层，并在第一主面及沟槽内壁生长第一绝缘氧化材料层，且在元胞沟槽的中心区形成第一导电多晶硅淀积孔；(f)、在上述第一主面上淀积第一导电多晶硅材料层，所述第一导电多晶硅材料层覆盖于第一绝缘氧化材料层上，并填充于第一导电多晶硅淀积孔内；(g)、去除第一主面上的第一导电多晶硅材料层，得到位于元胞沟槽内的第一导电多晶娃；(h)、湿法腐蚀去除第一主面上的第一绝缘氧化材料层，同时去除元胞沟槽内壁上部的第一绝缘氧化材料层，得到位于元胞沟槽下部的第二绝缘栅氧化层；(i)、在上述半导体基板的第一主面上生长第二绝缘氧化材料层，所述第二绝缘氧化材料层覆盖于第一主面上，并覆盖于元胞沟槽上部内壁，且得到包覆第一导电多晶硅上部的第三绝缘栅氧化层；第三绝缘栅氧化层与元胞沟槽侧壁上的第二绝缘氧化材料层间形成第二导电多晶硅淀积孔；(j)、在上述半导体基板的第一主面淀积第二导电多晶硅材料层，所述第二导电多晶硅材料层覆盖于第二绝缘氧化材料层及第三绝缘栅氧化层上，并填充于第二导电多晶硅淀积孔内；(k)、刻蚀去除上述第一主面上的第二导电多晶硅材料层及第二绝缘氧化材料层，得到位于元胞沟槽侧壁上部的第一绝缘栅氧化层及位于第二导电多晶硅淀积孔内的第二导电多晶娃；(1)、在上述第一主面上，自对准离子注入第二导电类型杂质离子，并通过高温推结形成元件区的第二导电类型层，所述元件区内的第二导电类型层在第一导电类型外延层内的深度小于第二导电多晶硅在元胞沟槽内向下延伸的距离；(m)、在上述第一主面上，进行源区光刻，并注入高浓度的第一导电类型杂质离子，通过高温推结形成元件区的第一导电类型注入区；(η)、在上述第一主面上，淀积绝缘介质层，所述绝缘介质层覆盖半导体基板的第一主(O)、对上述绝缘介质层进行接触孔光刻和刻蚀，在元胞沟槽的两侧均形成源极接触孔，并得到位于元胞沟槽槽口上方与第一导电多晶硅相对应的第一接触孔；(P)、在上述第一接触孔与源极接触孔内填充接触孔填充金属，得到位于第一接触孔内的第一接触孔填充金属及位于源极接触孔内的第二接触孔填充金属；第二接触孔填充金属与其下方的第一导电类型注入区及第二导电类型层欧姆接触，第一接触孔填充金属与其下方对应的第一导电多晶硅欧姆接触；(q)、在上述绝缘介质层上淀积源极金属，所述源极金属与第一接触孔填充金属、第二接触孔填充金属均连接成等电位；(r)、在上述半导体基板的第二主面上淀积漏极金属。
6.根据权利要求5所述新型沟槽结构的功率MOSFET器件制造方法，其特征是所述硬掩膜层为LPTE0S、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅。
7.根据权利要求5所述新型沟槽结构的功率MOSFET器件制造方法，其特征是所述绝缘介质层为硅玻璃(USG)、硼磷硅玻璃(BPSG)或磷硅玻璃(PSG)。
8.根据权利要求5所述新型沟槽结构的功率MOSFET器件制造方法，其特征是所述第一接触孔填充金属与第二接触孔填充金属为铝、铜或钨。
9.根据权利要求5所述新型沟槽结构的功率MOSFET器件制造方法，其特征是所述元胞沟槽内的第一绝缘栅氧化层的厚度为200A-1200A。
10.根据权利要求5所述新型沟槽结构的功率MOSFET器件制造方法，其特征是所述元胞沟槽内的第二绝缘栅氧化层的厚度为3000A-10000A。
全文摘要
本发明涉及一种新型沟槽结构的功率MOSFET器件及其制造方法，其元件区的元胞采用沟槽结构，元胞沟槽内设有绝缘氧化层，元胞沟槽内的第二绝缘栅氧化层的厚度大于第一绝缘栅氧化层的厚度；元胞沟槽内淀积有导电多晶硅，第一导电多晶硅在元胞沟槽内延伸的距离大于第二导电多晶硅延伸的距离；元胞沟槽的槽口由绝缘介质层覆盖，源极接触孔内填充有第二接触孔填充金属，第二接触孔填充金属与第一导电类型注入区及第二导电类型层欧姆接触；元胞沟槽上方设有源极金属，源极金属与第二接触孔填充金属电性连接；第一导电多晶硅与源极金属等电位连接。本发明导通电阻低，栅漏电荷Qgd小，开关速度快、开关损耗低，工艺简单及成本低廉。
文档编号H01L21/265GK102280487SQ20111024152
公开日2011年12月14日 申请日期2011年8月22日 优先权日2011年8月22日
发明者丁磊, 叶鹏, 朱袁正 申请人:无锡新洁能功率半导体有限公司