金属栅极晶体管、集成电路、系统及其制造方法

专利名称：金属栅极晶体管、集成电路、系统及其制造方法
技术领域：
本发明基本上涉及半导体器件领域，更具体地，涉及金属栅极晶体管、集成电路、 系统及其制造方法。
背景技术：
半导体集成电路(IC)工业经历了迅猛的发展。IC材料和设计中的技术进步产生了数代IC，每代IC都比前一代IC的电路更小、更复杂。然而，这些进步增加了运行IC和制造IC的复杂性，并且，为了实现这些进步，需要在IC运行和IC制造中进行同步的发展。在IC的发展过程中，随着几何尺寸(即，利用制造工艺能够创造出的最小元件 (或者线))的减小，功能密度(即，单位芯片面积上所互连的器件的数量)逐渐增加。这种缩小工艺通常有助于提高生产效率，以及降低相关成本。这种缩小工艺还产生了相对较高的功率耗散值，这个问题可以通过使用低功率耗散器件解决，比如使用互补金属氧化物半导体(CM0Q器件。在尺寸改变的趋势中，可以使用各种材料作为CMOS器件的栅电极和栅极电介质。 CMOS器件通常由栅氧化层和多晶硅栅电极形成。期望将栅氧化层和多晶硅栅电极替换为高 k栅极电介质和金属栅电极，从而随着部件尺寸的持续减小，能够改进器件性能。随着技术发展使得尺寸继续减小，例如，对于观纳米(nm)技术节点及以下，金属栅电极的宽度较窄会产生栅极电阻较高的问题。这种栅极电阻较高的问题会影响CMOS器件的电性能。例如，高栅极电阻会降低运行在高频率的射频CMOS(RFCMOS)器件的最大振荡频率(fmax)、噪声、和稳定性。

发明内容
为解决上述问题，本发明提出了一种方法，包括在基板上方的第一层间电介质 (ILD)中形成具有第一宽度的栅极带；在栅极带上方形成具有第二宽度的导电带；在第一 ILD和导电带上方形成第二 ILD ；以及在第二 ILD中和导电带上方形成导电插塞。其中，形成导电带的步骤包括在栅极带和第一 ILD上方形成导电层；以及图案化导电层，以形成导电带。其中，导电带的材料包括W、Al、Cu、TiN, TaN, TiW、或上述的组合。其中，导电带的厚度介于大约100埃和大约10，000埃之间的范围内。其中，栅极带是金属栅极。其中，第二宽度与第一宽度的比介于大约1和大约6之间。该方法进一步包括在栅极带和导电带之间形成电传导结构。其中，电传导结构是Al和/或金属硅化物。此外，还提出了一种方法，包括形成具有第一宽度的栅极带，其中，栅极带位于基板上方的第一层间电介质(ILD)中；在栅极带上方形成图案化层，其中，图案化层具有位于栅极带上方的沟槽开口 ；在沟槽开口中形成导电带，其中，导电带具有第二宽度；在导电带上方形成第二 ILD ；以及在第二 ILD中和导电带上方形成导电插塞。其中，形成导电带的步骤包括将导电材料填充至沟槽开口中和图案化层上方； 以及移除图案化层上方的导电材料的一部分。其中，移除导电材料的一部分的步骤是通过化学机械抛光(CMP)实施的。其中，图案化层是介电层。其中，导电带的材料包含W、Al、Cu、TiN, TaN, TiW、或上述的组合。其中，第二宽度与第一宽度的比介于大约1和大约6之间的范围内。其中，导电带的厚度介于大约100埃和大约10，000埃之间的范围内。此外，还提出了一种集成电路结构，包括第一层间电介质(ILD)层，位于基板上方；栅极带，位于第一 ILD层中，其中，栅极带具有第一宽度；第二 ILD层，位于栅极带和第一 ILD层上方；接触插塞，位于第二 ILD层中；以及导电带，介于接触插塞和栅极带之间，其中，导电带具有第二宽度。该结构进一步包括第三ILD，围绕导电带并介于第一 ILD层和第二 ILD层之间。该结构进一步包括电传导结构，介于栅极带和导电带之间。其中，导电带是W、Al、Cu、TiN, TaN, TiW、或上述的组合。其中，第二宽度与第一宽度的比介于大约1和大约6之间的范围内。其中，导电带的厚度介于大约100埃和大约10，000埃之间的范围内。


在阅读相关附图时，通过以下详细描述可很好地理解本发明。需强调的是，根据工业领域的标准实践，各种部件未按比例绘制且仅用于说明目的。事实上，为了讨论清楚之目的，各部件的尺寸可任意增大或减小。图1是根据本发明实施例的一种制造集成电路器件的方法的流程图；图2-图7A是根据图1的方法的在各个制造阶段的集成电路器件的实施例的横截面图以及立体图；图8是根据本发明的实施例的另一种制造集成电路器件的方法的流程图；图9-图14是根据图8的方法，在各个制造阶段的集成电路器件的实施例的横截面图。
具体实施例方式应该理解，以下公开提供了多个不同的实施例或示例，以实现本发明的不同特征。 下文描述组件和配置的具体示例以简化本发明。当然，这些仅为示例而已，并不旨在进行限定。例如，在以下描述中提供的信息在第二特征上方或之上形成第一特征，可以包括将第一特征和第二特征形成直接连接的实施例，还可以包括在第一特征和第二特征之间形成附加特征的实施例，这样第一特征和第二特征可以不直接接触。此外，本发明可在各个实施例中重复使用参考标号和/或字母。此重复以简单化和清楚为目的，其本身并不决定所讨论的各个实施例和/或配置之间的关系。参考图2-图7A，下文中一并描述了，依据的图1中的方法100的各个制造阶段的半导体器件200的实施例的横截面图和立体图。半导体器件200示出了一种集成电路或其一部分，可包括存储单元和/或逻辑电路。半导体器件200可包括无源组件，比如电阻、电容、电感和/或熔断器(fuse)；以及有源组件，比如P沟道场效应晶体管(PFETs)、N沟道场效应晶体管(NFETs)、金属氧化物半导体场效应晶体管(MOSFETs)、互补型金属氧化物半导体晶体管(CMOk)、射频CMOS(RFCMOS)、高电压晶体管、其他合适的元件，和/或其结合。应该理解，作为方法100的附加实施例，方法100的之前、之中和/或之后可具有附加的步骤， 并且下文中所述的一些步骤是可替代或可删除的。还应进一步理解，作为半导体器件200 的附加实施例，半导体器件200中可添加附加特征，并且下文中所述的一些特征是可替代或可删除的。参考图1和图2，方法100开始于步骤102，其中，提供了基板100。本实施例中，基板100为包含硅的半导体基板。可选地，基板100包括元素半导体(elementary semiconductor)包括娃禾口 /或锗晶体；化合物半导体(compound semiconductor)包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体(alloy semiconductor) 包括 SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和 / 或 GaInAsP ；或上述的组合物。合金半导体基板可具有梯度(gradient) SiGe部件，其中，Si和Ge的组分在梯度SiGe部件在一个位置上的比例与另一个位置上的比例不同。合金SiGe可形成在硅基板的上方。SiGe基板可发生应变。此外，半导体基板可以是绝缘体上半导体(SOI)。在一些示例中，半导体基板可包括掺杂外延层(doped epi layer)。在另外的示例中，硅基板可包括多层化合物半导体结构。基板100可根据设计要求(例如，ρ型阱或η型阱)包括各种掺杂区。掺杂区可利用诸如硼或BF2的ρ型掺杂物，诸如磷或砷的η型掺杂物，或其组合物进行掺杂。掺杂区可直接形成在基板100中，P-阱结构中，N-阱结构中，双阱结构中，或使用凸起结构。半导体器件200可包括NFET器件和/或PFET器件，因而，在每个NFET器件和/或PFET器件中， 基板100可包括为特定器件配置的各种掺杂区。继续参考图1，层间电介质(ILD) 116(通常称作ILD0)，可设置在基板100的上方。 ILD层116可包括介电材料，比如氧化物，氮化物，氮氧化合物，低k介电材料，超低k介电材料，极低k介电材料，另一种介电材料，或其组合物。可通过诸如化学气相沉积(CVD)工艺， 高密度等离子体(HDP)CVD工艺，高纵横比工艺(HARP)，旋转涂布工艺，其他沉积用以，和/ 或上述的组合工艺，形成ILD层116。在其他实施例中，附加的介电层(未示出)可形成在 ILD 116下方或上方。在实施例中，第一栅极带200a和第二栅极带200b形成在ILD 116中以及基板100 的上方。第一栅极带200a可按顺序包括，栅极电介质120和栅电极122。第二栅极带200b 可按顺序包括，栅极电介质140和栅电极142。通过沉积所形成的第一栅极带200a和第二栅极带200b的宽度可分别是Wla和Wlb。在实施例中，栅极电介质120和栅极电介质140包括介电材料，比如氧化硅，氮氧化硅，氮化硅，高k介电材料，另一种合适的介电材料，或其组合物。示例性高k介电材料包括Hf02、HfSiO、HfSiON、HfTaO, HfTiO, Hf7r0，其他合适的材料，或其组合物。栅极电介质 120、栅极电介质140可以是多层结构，例如，包括界面层，以及形成于界面层之上的高k介电材料层。示例性界面层可以是由热工艺或原子层沉积(ALD)工艺形成的生长氧化硅层 (grown silicon oxide layer)。
栅电极122、栅电极142分别形成于栅极电介质120、栅极电介质140上方，可各自包括具有合适的工作功能的导电层。因此，也可将栅电极122、栅电极142称为工作功能层。工作功能层包含任何合适的材料，使得该层可调整为具有合适的工作功能，从而提高相关器件的性能。例如，如果针对PFET器件希望得到ρ型工作功能金属(ρ-金属)，则可使用 TiN或TaN。另一方面，如果针对NEFT器件希望得到η型工作功能金属(η_金属)，则可使用Ta、TiAl、TiAIN、或TaCN。工作功能层可包含掺杂的导电氧化物材料。在实施例中，栅极垫片126、栅极垫片146形成在ILD 116中，并通过合适的工艺， 分别覆盖在第一栅极带200a和第二栅极带200b的相对的侧壁上。栅极垫片126、栅极垫片 146可包含介电材料，诸如氧化物、氮化物、氮氧化合物、另一中介电材料，或上述的组合物。 在另一实施例中，通过合适的工艺，可在栅极带200a、栅极带200b与栅极垫片126、栅极垫片146之间形成衬层(liner，未示出)。衬层可包括不同于栅极垫片126、栅极垫片146材料的合适的介电材料。在实施例中，电传导结构IM和电传导结构144形成在ILD 116中且分别位于栅电极122、栅电极142上方。电传导结构124、电传导结构144每个都可包含导电材料，例如铝、铜、钨、金属合金，金属硅化物，其他合适的材料，或上述的组合物。电传导结构124、电传导结构144可由沉积或化学机械抛光(CMP)形成。在一些实施例中，公共源极区或公共漏极区111(在下文中称作源极/漏极)可置于基板100中并介于第一栅极带200a和第二栅极带200b之间。源极/漏极区113和115 可分别与第一栅极带200a和第二栅极带200b相连接。第一栅极带200a以及源极/漏极区111和113形成第一 MOS器件，第二栅极带200b以及源极/漏极区111和115形成第二 MOS器件。参考图1和图3，方法100继续至步骤104，在该步骤中，导电层130形成在ILD层 116、第一栅极带200a和第二栅极带200b、以及电传导结构124、电传导结构144的上方。导电层130可以是如铝、铜、钨的金属层；如TiN、TiW、TaN的金属合金层；其他合适的材料；或上述的组合物。在一些实施例中，导电层130的厚度介于大约100埃和大约10，000埃之间的范围内。参考图1和图4，方法100继续至步骤106，在该步骤中，通过图案化工艺将导电层 130图案化，以形成导电带132、导电带134。导电带132位于第一栅极带200a和电传导结构124的上方。导电带134位于第二栅极带200b和电传导结构144的上方。例如，图案化工艺包括通过诸如旋转涂布的合适的工艺，在导电层130上方形成光刻胶(未示出)层，然后，将光刻胶层曝光并显影以形成光刻胶特征。接着，光刻胶部件的图案可转印至下方的导电层130以通过干蚀刻工艺形成导电带132、导电带134。在一些实施例中，导电带132、 导电带134可分别具有宽度W3a、W3b。在一个实施例中，宽度W3a、W!3b分别大于宽度Wla、 Wlb。在其他实施例中，宽度W3a与宽度Wla的比和/或宽度W3b与宽度Wlb的比的范围介于大约1和6之间。可选择地，当导电层130使用与电传导结构124、144相同的材料时，可以删除形成导电层130的步骤104。例如，相关工艺流程可包括在ILD116之中和上方，以及在第一栅极带200a和第二栅极带200b上方沉积Al层；移除ILD 116上方的Al层的部分以形成平坦化的表面；将平坦化的Al层图案化，以形成电传导结构124、电传导结构144以及导电带132、导电带134。图4中所示结构的立体图在图4A中示出。参考图1和图5，方法100继续至步骤108，在该步骤中，通常称作ILDl的附加ILD 150形成在导电带132、导电带134以及ILD 116的上方。附加ILD层150可包含介电材料，比如氧化物、氮化物、氮氧化物、低k介电材料、超低k介电材料、极低k介电材料、另一种介电材料、或上述的组合物。可通过诸如CVD工艺、HDP CVD工艺、HARP、旋转涂布工艺、 另一种沉积工艺、和/或上述的任意组合工艺，形成附加ILD层150。在实施例中，附加ILD 层150可包含与ILD116所使用的材料相同的材料。参考图1和图6，方法100继续至步骤110、步骤112，在该步骤中，通过通常所使用的蚀刻工艺在附加ILD 150和/或ILD 116中形成接触开口(未示出)。在实施例中，在导电带132、导电带134以及公共源极/漏极区111的上方形成至少三个接触开口。随后，可将导电层(未示出)填充至接触开口之中以及附加ILD 150上方。然后，可提供CMP工艺将附加ILD150上方的导电层部分完全移除，以在附加ILD 150和/或ILD 116中形成接触插塞160。参考图1和图7，方法100继续至步骤114，该步骤中，通常称作Ml的金属线170 形成在接触插塞160的上方。图7中所示结构的立体图在图7A中示出。参考图9-图14，下文中一并描述了在图8所示的方法300的各个制造阶段期间的半导体器件400的实施例的多个示意性横截面图。半导体器件400示出集成电路或其一部分，可包括存储单元和/或逻辑电路。半导体器件400可包括无源组件，如电阻、电容、电感和/或熔断器；以及有源组件，如P沟道场效应晶体管(PFETs)、N沟道场效应晶体管(NFETs)、金属氧化物半导体场效应晶体管(MOSFETs)、互补型金属氧化物半导体晶体管 (CMOSs)、射频CMOS(RFCMOS)、高电压晶体管、其他合适的元件、和/或上述的组合物。应该理解，作为方法300的附加实施例，在方法300的之前、之中和/或之后可具有附加的步骤， 并且下文中所述的一些步骤是可替代或可删除的。可以进一步理解，作为半导体器件400 的附加实施例，半导体器件400中可添加附加部件，并且下文中所述的一些部件是可替代或可删除的。参考图8和图9，方法300开始于步骤302，其中，半导体器件400的结构具有与图1中的相同的元件，这些元件在半导体器件400的参考标号比图2中的参考标号增加了 100。在实施例中，ILD层216置于基板200上方。在实施例中，在栅极电介质220上方具有栅电极222的第一栅极带300a，以及在栅极电介质240上方具有栅电极M2的第二栅极带300b，置于ILD 216中。第一栅极带300a和第二栅极带300b分别具有宽度W2a、宽度 W2b。在实施例中，公共源极/漏极211位于基板200中并介于第一栅极带200a和第二栅极带200b之间。源极/漏极区213和源极/漏极区215可分别与第一栅极带200a和第二栅极带200b连接。在实施例中，栅极垫片226、栅极垫片246置于ILD 216中，并分别覆盖于第一栅极带300a和第二栅极带300b的相对的侧壁上。在实施例中，电传导结构224、电传导结构244分别置于ILD 216中且位于栅电极222、栅电极242上方。参考图8和图10，方法300继续至步骤304，在该步骤中，图案化层218形成在ILD 216上方。在一个实施例中，图案化层218为介电层。在另一实施例中，图案化层218包含与用于ILD 216的材料相同的材料。在实施例中，图案化层218在第一栅极带300a上方具有沟槽开口 218a，以及在第二栅极带300b上方具有沟槽开口 218b。沟槽开口 218a、沟槽开口 218b分别具有宽度W4a、宽度W4b。在实施例中，图案化层218的厚度介于大约100埃和大约10，000埃之间的范围内。参考图8和图11，方法300继续至步骤306，在该步骤中，导电层230形成在沟槽开口 218a、沟槽开口 21 之中以及图案化层218上方。导电层230可以是诸如铝、铜、钨的金属层；诸如TiN、Tiff, TaN的金属合金层；其他合适的材料；或上述的组合物。参考图8和图12，方法300继续至步骤308，在该步骤中，将图案化层218上方的导电层230的部分移除，以形成导电带232、导电带234。导电带232位于电传导结构224 以及第一栅极带300a的上方，且具有宽度W4a。导电带234位于电传导结构M4以及第二栅极带300b的上方，且具有宽度W4b。在实施例中，移除工艺包括CMP工艺，因此，导电带 232、导电带234具有与图案化层218的表面基本共面的平坦化的表面。参考图8和13，方法300继续至步骤310-314，在这些步骤中，附加ILD 250形成于导电带232、导电带234以及图案化层218的上方。附加ILD层250可包含介电材料，诸如氧化物、氮化物、氮氧化物、低k介电材料、超低k介电材料、极低k介电材料、另一种介电材料、或上述的组合物。在实施例中，附加ILD层250可包含与用于ILD 216的材料相同的材料。之后，接触开口(未示出)通过蚀刻工艺形成在附加ILD 250、图案化层218、和/或 ILD 216之中。在实施例中，在导电带232、导电带234以及公共源极/漏极211上方形成至少三个接触开口。之后，可将导电层(未示出)填充至接触开口之中以及附加ILD 250 上方，然后，可利用CMP工艺将附加ILD250上方的导电层部分完全移除，以在附加ILD 250、 图案化层218、和/或ILD216中形成接触插塞沈0。参考图8和图14，方法300继续至步骤316中，在该步骤中，金属线270形成于接触插塞260上方。图14中所示结构的立体图与图7A中所示一致。本发明的实施例具有许多优化的部件。通过形成具有足够厚度且平行于栅极带的导电带，降低了总体栅极阻抗。因此，提高了 CMOS器件的电性能。这样特别有益于采用后栅极(gate-last)方式形成的RFCMOS器件，这是因为高栅极阻抗可能会在器件运行于高频时，引起最高振荡频率(fmax)、噪音、以及稳定性降级。尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。
权利要求
1.一种方法，包括在基板上方的第一层间电介质(ILD)中形成具有第一宽度的栅极带； 在所述栅极带上方形成具有第二宽度的导电带； 在所述第一 ILD和所述导电带上方形成第二 ILD ；以及在所述第二 ILD中和所述导电带上方形成导电插塞。
2.根据权利要求1所述的方法，其中，形成导电带的步骤包括 在所述栅极带和所述第一 ILD上方形成导电层；以及图案化所述导电层，以形成所述导电带。
3.根据权利要求1所述的方法，其中，所述导电带的材料包括W、Al、Cu、TiN、TaN、TiW、 或上述的组合。
4.根据权利要求1所述的方法，其中，所述导电带的厚度介于大约100埃和大约 10，000埃之间的范围内。
5.根据权利要求1所述的方法，其中，所述栅极带是金属栅极。
6.根据权利要求1所述的方法，其中，所述第二宽度与所述第一宽度的比介于大约1和大约6之间。
7.根据权利要求1所述的方法，进一步包括在所述栅极带和所述导电带之间形成电传导结构。
8.根据权利要求7所述的方法，其中，所述电传导结构是Al和/或金属硅化物。
9.一种方法，包括形成具有第一宽度的栅极带，其中，所述栅极带位于基板上方的第一层间电介质(ILD)中；在所述栅极带上方形成图案化层，其中，所述图案化层具有位于所述栅极带上方的沟槽开口 ；在所述沟槽开口中形成导电带，其中，所述导电带具有第二宽度；在所述导电带上方形成第二 ILD ；以及在所述第二 ILD中和所述导电带上方形成导电插塞。
10.一种集成电路结构，包括第一层间电介质(ILD)层，位于基板上方； 栅极带，位于所述第一 ILD层中，其中，所述栅极带具有第一宽度； 第二 ILD层，位于所述栅极带和所述第一 ILD层上方； 接触插塞，位于所述第二 ILD层中；以及导电带，介于所述接触插塞和所述栅极带之间，其中，所述导电带具有第二宽度。
全文摘要
一种形成集成电路结构的方法，包括在层间电介质(ILD)中提供栅极带。栅极带包括高k栅极电介质上方的金属栅电极。电传导结构形成在栅极带上方，且导电带形成在电传导结构上方。导电带的宽度比栅极带的宽度大。接触插塞形成在导电带上方，并被附加ILD层围绕。
文档编号H01L21/8238GK102468180SQ20111024160
公开日2012年5月23日 申请日期2011年8月19日 优先权日2010年11月17日
发明者亚历克斯·卡尔尼茨基, 何建志, 庄学理, 曾华洲, 苏嘉祎, 赵治平, 郑价言, 陈俊宏 申请人:台湾积体电路制造股份有限公司