专利名称：Nand型非易失性存储器的数据擦除方法
技术领域：
本发明涉及非易失性半导体存储装置的NAND型非易失性存储器的数据擦除方法。更详细地，本发明涉及进行电写入及电擦除的非易失性半导体存储装置(非易失性存储器、或者EEPR0M(电可擦可编程只读存储器))的NAND型非易失性存储器的数据擦除方法，并且在其范畴内包括能够每一位地电擦除的EEPR0M、快闪存储器等。
背景技术：
能够将数据电重写并且在切断电源后也能够存储数据的非易失性存储器的市场正在扩大。非易失性存储器具有与MOSFET (金属氧化物半导体场效应晶体管)相似的结构， 并且其特征是在沟道形成区上设置有能够长时间地存储电荷的区域。该电荷存储区也称为浮动栅，这是因为该电荷存储区在绝缘层上形成，而且与周围绝缘而分离的缘故。在浮动栅上还具有控制栅极，而且中间夹着绝缘层。在具有这种结构的所谓浮动栅型非易失性存储器中，通过利用施加到控制栅极的电压，在浮动栅中存储电荷，或者从浮动栅放出电荷。换言之，通过存储于浮动栅中的电荷的注入或取出，而存储或擦除数据。具体地说，通过对半导体衬底的沟道形成区和控制栅极之间施加高电压，而进行往浮动栅中注入电荷并且从浮动栅中取出电荷。一般认为，此时， 在沟道形成区上的绝缘层中流过F-N(福勒-诺德海姆，Fowler-Nordheim)型隧道电流或热电子。由此，该绝缘层也称为隧道绝缘层。一般要求如下浮动栅型非易失性存储器具有能够将储存在浮动栅中的电荷保持十年或更长的特性，以便保证可靠性。因此，对隧道绝缘层而需要的是，在形成为隧道电流流过的厚度的同时，具有高绝缘性，以便防止电荷泄漏。此外，形成在隧道绝缘层上的浮动栅，由与沟道形成区被形成的半导体相同的半导体材料的硅形成。例如，由多晶硅形成浮动栅的方法已经普及了，而且普遍知道，例如将多晶硅膜堆积得成为400nm的厚度而形成浮动栅的方法(参照专利文件1)。具有该浮动栅(以下，在本说明中也称为电荷存储层)并且通过往电荷存储层中注入电荷或者从电荷存储层放出电荷，而能够重写的非易失性存储器称为EEPR0M。此外，非易失性存储器的将注入于电荷存储层的电荷放出的工作称为在非易失性存储器中的数据擦除。此外，利用如下驱动的存储器称为快闪存储通过使非易失性存储器的一个存储单元中的所有非易失性存储元件的电荷存储层的电荷放出，使数据一次(日文一括)电擦除。作为用作快闪存储器的非易失性存储器的典型单元结构，有NOR型非易失性存储器以及NAND型非易失性存储器。两种非易失性存储器都采用一次擦除的工作。图30表示一般的NAND型非易失性存储器的结构例子。在图30中，衬底为N型单晶硅衬底，并且将周边电路部分(也称为逻辑部分)的P阱3001和存储单元(也称为非易失性存储元件部分)的P阱3002分离地形成。因此，通过使所有非易失性存储元件的控制栅极成为相同的电位，并且对存储单元的P阱的端子施加比控制栅极高的正电压直到在浮动栅中电荷足够消失的程度，而实现非易失性存储器的一次擦除。[专利文件1]特开2000-58685号公报然而，如果当放出非易失性存储元件的电荷存储层的电荷时，使用对存储单元的P 阱或N阱等施加电压的方法，则只可以在相同的P阱单位或N阱单位中进行擦除。此外，因为只当进行擦除时，使P阱单位或N阱单位的电位很大地变动，所以引起电容耦合的部分之间的错误动作、晶体管的阈值电压的变动、或者非易失性存储元件的阈值电压的变动等。
发明内容
因此，本发明的课题在于提供一种不使用P阱或N阱等衬底端子而放出注入到非易失性存储元件的电荷存储层中的电荷的方法，作为适应大电容化的NAND型非易失性存储器的数据擦除方法。为了解决上述各种问题，本发明提供NAND型非易失性存储器的数据擦除方法，该 NAND型非易失性存储器包括串联连接的第一和第二非易失性存储元件，并所述非易失性存储器的一个端子通过选择晶体管连接于位线，且另一个端子连接于源线。在所述数据擦除方法中，通过对所述位线和所述源线施加第一电位，并对所述第一非易失性存储元件的控制栅极施加第二电位，且对所述第二非易失性存储元件的控制栅极施加与所述第二电位不同的第三电位，而放出存储在所述第一非易失性存储元件的电荷存储层中的电荷。此外，通过对所述第一非易失性存储元件的源端子和漏端子施加第一电位，并对所述第一非易失性存储元件的控制栅极施加第二电位，且对所述第二非易失性存储元件的控制栅极施加与所述第二电位不同的第三电位，而放出存储在所述第一非易失性存储元件的电荷存储层中的电荷。以下，示出本发明的具体结构。本发明的一个形式为一种NAND型非易失性存储器的数据擦除方法，该NAND型非易失性存储器包括位线；源线；具有串联连接的第一和第二非易失性存储元件的NAND型单元；以及选择晶体管。各个所述第一和第二非易失性存储元件包括半导体膜；中间夹着隧道绝缘膜而形成在所述半导体膜上面的电荷存储层；以及中间夹着绝缘膜而形成在所述电荷存储层上面的控制栅极。所述NAND型单元的一个端子通过所述选择晶体管连接于所述位线，并且所述NAND型单元的另一个端子连接于所述源线。所述数据擦除方法包括如下步骤通过对所述位线和所述源线施加第一电位，并对所述第一非易失性存储元件的控制栅极施加第二电位，且对所述第二非易失性存储元件的控制栅极施加与所述第二电位不同的第三电位，而放出存储在所述第一非易失性存储元件的所述电荷存储层中的电荷。本发明的另一个形式为一种NAND型非易失性存储器的数据擦除方法，该NAND型非易失性存储器包括位线；源线；具有串联连接的第一和第二非易失性存储元件的NAND 型单元；以及选择晶体管。各个所述第一和第二非易失性存储元件包括半导体膜；中间夹着隧道绝缘膜而形成在所述半导体膜上面的电荷存储层；以及中间夹着绝缘膜而形成在所述电荷存储层上面的控制栅极。所述NAND型单元的一个端子通过所述选择晶体管连接于所述位线，并且所述NAND型单元的另一个端子连接于所述源线。所述数据擦除方法包括如下步骤通过对所述第一非易失性存储元件的源端子和源端子施加第一电位，并对所述第一非易失性存储元件的控制栅极施加第二电位，且对所述第二非易失性存储元件的控制栅极施加与所述第二电位不同的第三电位，而放出存储在所述第一非易失性存储元件的所述电荷存储层中的电荷。本发明的另一个形式为一种NAND型非易失性存储器的数据擦除方法，该NAND型非易失性存储器包括位线；源线；具有串联连接的第一和第二非易失性存储元件的第一 NAND型单元；具有串联连接的第三和第四非易失性存储元件的第二 NAND型单元；第一选择晶体管；以及第二选择晶体管。各个所述第一、第二、第三和第四非易失性存储元件包括 半导体膜；中间夹着隧道绝缘膜而形成在所述半导体膜上面的电荷存储层；以及中间夹着绝缘膜而形成在所述电荷存储层上面的控制栅极。所述第一 NAND型单元的一个端子通过所述第一选择晶体管连接于所述位线，并且所述第一 NAND型单元的另一个端子连接于所述源线。所述第二 NAND型单元的一个端子通过所述第二选择晶体管连接于所述位线，并且所述第二 NAND型单元的另一个端子连接于所述源线。所述数据擦除方法包括如下步骤通过对所述位线和所述源线施加第一电位，并对所述第一和第三非易失性存储元件的控制栅极施加第二电位，且对所述第二和第四非易失性存储元件的控制栅极施加与所述第二电位不同的第三电位，而放出存储在所述第一和第三非易失性存储元件的所述电荷存储层中的电荷。本发明的另一个形式为一种NAND型非易失性存储器的数据擦除方法，该NAND型非易失性存储器包括位线；源线；具有串联连接的第一和第二非易失性存储元件的第一 NAND型单元；具有串联连接的第三和第四非易失性存储元件的第二 NAND型单元；第一选择晶体管；以及第二选择晶体管。各个所述第一、第二、第三和第四非易失性存储元件包括 半导体膜；中间夹着隧道绝缘膜而形成在所述半导体膜上面的电荷存储层；以及中间夹着绝缘膜而形成在所述电荷存储层上面的控制栅极。所述第一 NAND型单元的一个端子通过所述第一选择晶体管连接于所述位线，并且所述第一 NAND型单元的另一个端子连接于所述源线。所述第二 NAND型单元的一个端子通过所述第二选择晶体管连接于所述位线，并且所述第二 NAND型单元的另一个端子连接于所述源线。所述数据擦除方法包括如下步骤通过对所述第一和第三非易失性存储元件的源端子和漏端子施加第一电位，并对所述第一和第三非易失性存储元件的控制栅极施加第二电位，且对所述第二和第四非易失性存储元件的控制栅极施加与所述第二电位不同的第三电位，而放出存储在所述第一和第三非易失性存储元件的所述电荷存储层中的电荷。在本发明中，可以通过放出存储在所述第一 NAND型单元和所述第二 NAND型单元的对应于具有相同位的字线的所述非易失性存储元件的所述电荷存储层中的电荷，而放出存储在所述电荷存储层中的电荷。另外，在本发明中，电荷存储层可以由含有锗的材料构成。另外，在本发明中，电荷存储层可以由将含有硅及锗的氮化物包括的材料构成。通过使用本发明的NAND型非易失性存储器的数据擦除方法，可以将NAND型单元中的非易失性存储元件的数据一个一个地依次擦除。因此，不需要将逻辑部分以及存储单元的P阱部分(或者，N阱部分)分离，以便放出NAND型单元的非易失性存储元件的电荷存储层中的电荷，而可以实现低成本化。
另外，关于多个NAND型单元中的非易失性存储元件的电荷存储层中的电荷的放出，通过利用来自译码器电路的信号，可以同时进行在控制栅极连接到对应于相同位的字线的多个NAND型单元的非易失性存储元件的电荷存储层中的电荷的放出。换言之，可以同时擦除在多个NAND型单元中的非易失性存储元件的数据。
图1表示说明本发明的结构的电路图；图2A至2C表示为了说明本发明的数据擦除方法的电路图；图3表示为了说明本发明的数据擦除方法的优点的图；图4表示本发明的数据擦除方法中的译码器的结构的图；图5表示关于本发明的数据擦除方法中的译码器的扫描信号的图；图6表示用于本发明的非易失性存储单元的剖视图；图7表示关于用于本发明的非易失性存储器的设备图；图8表示用于本发明的非易失性存储单元的剖视图；图9表示为了说明用于本发明的非易失性存储器的图；图10表示为了说明用于本发明的非易失性存储器的图；图11表示为了说明用于本发明的非易失性存储器的图；图12A和12B表示为了说明用于本发明的非易失性存储器的图；图13表示为了说明用于本发明的非易失性存储器的图；图14表示为了说明用于本发明的非易失性存储器的图；图15A和15B表示为了说明用于本发明的非易失性存储器的图；图16表示为了说明用于本发明的非易失性存储器的图；图17表示用于本发明的非易失性存储器的电路图；图18A和18B表示用于本发明的非易失性存储器的电路图；图19A和19B表示用于本发明的非易失性存储器的电路图；图20表示为了说明用于本发明的非易失性存储器的图；图21A至21C表示用于本发明的非易失性存储单元的剖视图；图22k和22B表示用于本发明的非易失性存储单元的剖视图；图23A至23C表示用于本发明的非易失性存储单元的剖视图24A至24C表示用于本发明的非易失性存储单元的剖视图；图25表示用于本发明的非易失性存储单元的俯视图；图沈表示用于本发明的非易失性存储单元的俯视图；图27表示用于本发明的非易失性存储单元的俯视图；图28k至^C表示说明具有用于本发明的非易失性存储器的半导体器件的图；图^A至^E表示说明具有用于本发明的非易失性存储器的电子设备的图；图30表示为了说明现有例子的非易失性存储器的剖视图；图31表示为了说明本发明的非易失性存储器的方块图。
具体实施方式
下面，关于本发明的实施方式参照附图而说明。但是，所属技术领域的普通人员可以很容易地理解一个事实，就是本发明可以以多个不同方式来实施，其方式和详细内容可以被变换为各种各样的形式而不脱离本发明的宗旨及其范围。因此，本发明不应该被解释为仅限定在本实施方式所记载的内容中。此外，在用于说明实施方式的所有附图中，对相同部分和具有同样功能的部分附上相同标号，而省略反复说明。实施方式1下面，将说明关于本发明的非易失性存储器的数据擦除方法。图1表示NAND型快闪存储器的单元阵列的一部分。在本实施方式中，将说明作为本发明的特征的在非易失性存储元件的电荷存储层中的电荷放出动作，即非易失性存储元件的数据擦除动作。此外，在NAND型快闪存储器中，通过单元阵列经过选择用晶体管而连接到数据输入/输出用的位线，实现大电容化。在本实施方式中，利用NAND型非易失性存储器中的八位非易失性存储元件串联连接的类型而说明，并且将该八位非易失性存储元件称为NAND型单元。如图1所示，在NAND型单元9118中，非易失性存储元件9101至9108串联连接在位线BL和源线SL之间，并选择栅极线SGl连接到选择晶体管9100的栅极，且字线Wl至W8 分别依次连接到非易失性存储元件9101至9108的控制栅极。还可以在NAND型单元9118 的里面配置有选择晶体管9100。此外，在本实施方式中，假定使NAND型单元中的非易失性存储元件以及选择晶体管的导电型都为N沟道型，而进行说明。此外，本发明的NAND型单元的非易失性存储元件以及选择晶体管的导电型也可以为P沟道型。接着，对于本发明的非易失性存储元件的数据擦除方法，使用将各自布线的电位具体地示例的图2A至2C进行说明。此外，作为具体电位的例子，可以通过使源端子以及漏端子的电压比栅端子足够大的值(15V)，而擦除非易失性存储元件的数据。另外，不管在非易失性存储元件的电荷存储层中存储还是不存储电荷，如果栅端子的电压比源端子至少高 3V，则源端子和漏端子之间成为导通状态。另外，对选择晶体管而言，如果栅端子的电压比源端子至少高3V，则源端子和漏端子之间成为导通状态。此外，各自布线的电位只为例子， 因此只要为使各晶体管或者各非易失性存储元件接通/不接通的电位，即可。首先，在图2A中，说明放出连接于字线Wl的非易失性存储元件9101的电荷存储层中的电荷，而擦除数据的例子。在图2A中，将位线BL以及源线SL设定为V1(15V)，并将只字线Wl设定为V2 (OV)，且将字线W2至W8以及选择栅极线SGl设定为V3 (18V)。因此， 非易失性存储元件9102至9108以及选择晶体管9100成为导通状态，并且非易失性存储元件9101的源极以及漏极的电压成为Vl (15V)。此外，在图2A中，使用箭头而记载当各布线的电位被输入时的电位传达的模式性例子。在图2A中，非易失性存储元件9101中的对于控制栅极的源电压以及对于控制栅极的漏电压成为Vl至V2 (15V)，因此可以将非易失性存储元件9101的电荷存储层中的电荷放出，而且擦除数据。接着，在图2B中，说明将连接于字线W2的非易失性存储元件9102的电荷存储层中的电荷放出，而擦除数据的例子。在图2B中，将位线BL以及源线SL设定为Vl (15V)，并将只字线W2设定为V2 (OV)，且将选择栅极线SGl、字线Wl以及字线W3至W8设定为V3 (18V)。 因此，非易失性存储元件9101、非易失性存储元件9103至9108以及选择晶体管9100成为导通状态，并且非易失性存储元件9102的源极以及漏极的电压成为Vl (15V)。此外，在图2B 中，使用箭形标号而记载当各布线的电位被输入时的电位传达的模式性例子。在图2B中， 非易失性存储元件9102中的对于控制栅极的源电压以及对于控制栅极的漏电压成为Vl至 V2(15V)，因此可以将非易失性存储元件9102的电荷存储层中的电荷放出，而且擦除数据。当擦除连接于字线W3至W7的非易失性存储元件9103至9107的数据时，也与非易失性存储元件9101或9102同样地，一个一个地依次擦除。就是说，当擦除一个非易失性存储元件的数据时，使在相同NAND型单元中的其他非易失性存储元件和选择晶体管成为导通状态，以对要擦除数据的非易失性存储元件的栅端子、源端子以及漏端子施加适当的电位。在图2C中，说明将连接于字线W8的非易失性存储元件9108的电荷存储层中的电荷放出，而擦除数据的例子。在图2C中，将位线BL以及源线SL设定为Vl (15V)，并将只字线W8设定为V2 (OV)，且将选择栅极线SGl、字线Wl至W7设定为V3 (18V)。因此，非易失性存储元件9101至9107以及选择晶体管9100成为导通状态，并且非易失性存储元件9108 的源极以及漏极的电压成为Vl (15V)。此外，在图2C中，使用箭头而记载当各布线的电位被输入时的电位传达的模式性例子。在图2C中，非易失性存储元件9108中的对于控制栅极的源电压以及对于控制栅极的漏电压成为Vl至V2(15V)，因此可以将非易失性存储元件 9108的电荷存储层中的电荷放出，而且擦除数据。结果，可以将非易失性存储元件9101至 9108的电荷存储层中的电荷放出，而且将NAND型单元的数据都擦除。通过使用上述NAND型非易失性存储器的数据擦除方法，可以将在NAND型单元中的非易失性存储元件的数据一个一个地依次擦除。因此，可以进行如图3所示的驱动非易失性存储单元内的逻辑部分的P阱5001和非易失性存储单元的P阱5002的同时形成。就是说，不需要进行当分别制造逻辑部分的P阱和存储单元P阱时的衬底分离，进而可以实现包括非易失性存储元件的非易失性半导体存储装置的低成本化。此外，本实施方式可以与本说明书中的其他实施方式或实施例的任何记载自由组合而实施。实施方式2在实施方式2中，对于如下非易失性存储器的数据擦除方法进行说明，即，通过放出不共同具有字线的多个NAND型单元的非易失性存储元件的电荷存储层中的电荷，而可以擦除数据。在本实施方式中，作为例子，对于非易失性存储器的数据擦除方法，进行说明。 该非易失性存储器可以通过在八位的NAND型单元中进行八次实施方式1所说明的顺序擦除方法，而将不共同具有字线的多个NAND型单元的非易失性存储元件的电荷存储层中的电荷放出，来擦除数据。图4所示的图为控制字线以及选择栅极线的列驱动器的例子。图4中的列驱动器由译码器9200以及电压转换电路9201构成。在图4中，将输入于字线的信号为Ll至L4， 并且其反相信号为LlB至L4B。将输入于选择栅极线的信号为L5，并且其反相信号为L5B。此外，图5为说明信号Ll至L3的信号配时的图，而作为用于擦除非易失性存储元件的数据的信号的一个例子。如图5所示，信号Ll至L3由具有对应于NAND型非易失性存储器的位数的时序的波形构成。即，在图4中，供给通过利用将信号Ll至L3输入的译码器 9200中的逻辑电路9202以及逻辑电路9203中的NOR电路，选择字线Wl至W8中的任一个以及字线W9至W16中的任一个的信号。具体地如图5所示，在输入信号Ll至L3的第一周期200A中，选择字线Wl以及字线W9。此外，在输入信号Ll至L3的第二周期9200B中，选择字线W2以及字线W10。 译码器9200产生字线以及选择栅极线的信号，并且电压转换电路9201转换电压。 电压转换电路的输入信号和输出信号的逻辑相同。即，当输入的逻辑为1时输出的逻辑也为1，并且当输入的逻辑为0时输出的逻辑也为0。电压转换电路9201为具有根据被输入的信号而转换电压，并且对各字线以及选择晶体管的栅极施加电位的功能的电路。在图4中，产生字线Wl至W8用的信号的逻辑电路9202和产生字线W9至W16的信号的逻辑电路9203具有相同的取得信号Ll至L3以及信号LlB至UB的方法、以及电路结构。此外，对逻辑电路9202输入信号L4的布线以及对逻辑电路9203输入信号L4B的布线具有不同连接方法，但是将信号L4以及信号L4B被输入的布线分开而设置，以便进行写入或读取。当擦除非易失性存储元件的数据时，使信号L4、信号L4B都成为Low电位。此外，在图4中，选择栅极线SGl以及选择栅极线SG2的区别在于选择栅极线SGl以及选择栅极线SG2分别连接于信号L5以及信号L5B被输入的不同布线。分开而设置信号L5以及信号L5B被输入的布线，以便进行写入或读取数据。当从非易失性存储元件的电荷存储层放出电荷而擦除数据时，使信号L5以及信号L5B都成为High电位。通过图4和图5所示的工作，可以使输入于选择栅极线SGl以及NAND型单元9118 的字线Wl至W8的信号与输入于选择栅极线SG2以及NAND型单元9119的字线W9至W16 的信号分别相等。就是说，可以在擦除连接于字线Wl的非易失性存储元件的数据的同时， 也擦除连接于字线W9的非易失性存储元件的数据。此外，可以在擦除连接于字线W2的非易失性存储元件的数据的同时，也擦除连接于字线WlO的非易失性存储元件的数据。此外， 可以在擦除连接于字线W8的非易失性存储元件的数据的同时，也擦除连接于字线W16的非易失性存储元件的数据。换言之，可以同时进行在多个NAND型单元的非易失性存储元件的电荷存储层中的电荷的放出。因此，在本实施方式的结构中，除了实施方式1所述的效果以外，还可以更高速地擦除NAND型单元中的数据。在本实施方式中，虽然说明当在行方向上有两个NAND型单元时的非易失性存储元件的数据擦除方法，但是当在行方向上有多个NAND型单元时也可以利用信号Ll至信号 L3以及信号LlB至信号UB来产生与NAND型单元9118以及NAND型单元9119相同的信号，而将该信号输入到其他NAND型单元。此外，对具有与本实施方式所说明的NAND型单元不同位数的非易失性存储元件而言，可以适当地改变译码器9200的输入信号的数量或逻辑电路。另外，还可以将本实施方式所说明的译码器以及输入信号设计为能够选择当写入或读取数据时的各个非易失性存储元件。通过使用上述NAND型非易失性存储器的数据擦除方法，可以与上述实施方式1同样地将NAND型单元中的非易失性存储元件的数据一个一个地依次擦除。因此，可以同时进行如图3所示的驱动非易失性存储单元内的逻辑部分的P阱5001和非易失性存储单元的 P阱5002的形成。就是说，不需要进行当分别制造逻辑部分的P阱和存储单元的P阱时的衬底分离，进而可以实现包括非易失性存储元件的非易失性半导体存储装置的低成本化。此外，本实施方式可以与本说明书中的其他实施方式或实施例的任何记载自由组合而实施。
实施例1在本实施例中，对于非易失性存储元件的剖视图，使用附图进行说明。图6表示本实施例的非易失性存储元件的剖视图。通过使用具有绝缘表面的衬底10而制造该非易失性存储元件。作为具有绝缘表面的衬底10，可以使用玻璃衬底、石英衬底、蓝宝石衬底、陶瓷衬底、在表面上形成有绝缘膜的金属衬底等。在所述具有绝缘表面的衬底10上形成半导体膜14。在衬底10和半导体膜14之间也可以设置基底绝缘膜12。该基底绝缘膜12防止杂质如碱金属等从衬底10扩散到半导体膜14而引起污染。此外，可以适当地设置基底绝缘膜12，而作为阻挡层。通过CVD法或溅射法等且使用氧化硅、氮化硅、氧氮化硅(SiOxNy) (χ > y > 0)、氮氧化硅(SiNxOy) (x > y > 0)等绝缘材料而形成基底绝缘膜12。例如，当基底绝缘膜12为两层结构时，优选形成氮氧化硅膜而作为第一层绝缘膜并且形成氧氮化硅膜而作为第二层绝缘膜。此外，也可以形成氮化硅膜而作为第一层绝缘膜并且形成氧化硅膜而作为第二层绝缘膜。半导体膜14优选为由单晶半导体或多晶半导体形成的。例如，通过溅射法、等离子体CVD法或者减压CVD法，使形成在衬底10的整个面上的半导体膜晶化后，进行选择性的蚀刻，而形成半导体膜14。即，优选的是，为了使元件分离，在绝缘表面上形成岛状半导体膜，并且使用各个半导体膜而形成一个或多个非易失性存储元件。作为半导体材料，优选使用硅，另外还可以使用硅锗半导体。作为半导体膜的晶化方法，可以采用激光晶化法、通过使用快速热退火(RTA)或退火炉的热处理的晶化法、使用促进晶化的金属元件的热结晶法或将这些方法组合来进行的方法。此外，代替这种薄膜形成方法，也可以使用在绝缘表面上形成单晶半导体膜的所谓SOI (绝缘体上硅)衬底。这样，通过将形成在绝缘表面上的半导体膜分离形成为岛状，即使当在一个衬底上形成非易失性存储元件阵列和周边电路时，也可以有效地进行元件分离。就是说，即使当在一个衬底上形成需要以实质上IOV至20V的电压进行写入或擦除的非易失性存储元件阵列、以及以实质上3V至7V的电压工作而主要进行数据的输入/输出或指令的控制的周边电路时，也可以防止施加到各元件的电压的差异引起的相互干扰。也可以对半导体膜14注入ρ型杂质。作为ρ型杂质，例如使用硼，并且可以以实质上5X 1015atomS/Cm3至1 X 1016atomS/Cm3的浓度添加它。这是为了控制晶体管的阈值电压的，而且通过在沟道形成区中添加而有效地作用。沟道形成区在与后述的栅极沈下大略一致的区域中形成，位于半导体膜14的一对杂质区18a、18b之间。一对杂质区18a、18b为在非易失性存储元件中起源区以及漏区的作用的区域。通过将η型杂质如磷或砷以实质上1021atOmS/Cm3的最高浓度添加到半导体膜14而形成一对杂质区18a、18b。在半导体膜14上形成第一绝缘膜16、浮动栅20、第二绝缘膜22、控制栅极M，但是在本说明书中，有时将从浮动栅20到控制栅极M的叠层结构称为栅极26。第一绝缘膜16由氧化硅、或者氧化硅和氮化硅的叠层结构形成。也可以通过等离子体CVD法或减压CVD法堆积绝缘膜而形成第一绝缘膜16，但是优选通过利用等离子体处理的固相氧化或固相氮化而形成第一绝缘膜12。这是因为通过对半导体膜(典型地是硅层)进行等离子体处理来使它氧化或氮化而形成的绝缘膜很细致，并具有高绝缘耐压，且优越于可靠性的缘故。第一绝缘膜16由于作为为了对浮动栅20注入电荷的隧道绝缘膜而使用，所以优选为这样结实。优选将该第一绝缘膜16形成为Inm至20nm，更优选为3nm至 6nm的厚度。例如，当将栅极的长度设定为600nm时，可以将第一绝缘膜16形成为3nm至 6nm的厚度。作为利用等离子体处理的固相氧化处理或固相氮化处理，优选使用由微波(典型地是2. 45GHz)激发，而且其电子密度为IX IO11Cnr3至IX IO13CnT3(包括IX IO11Cnr3禾口 IX IO13CnT3)且其电子温度为0. 5eV至LkV (包括0. 5eV和LkV)的等离子体。这是为了在固相氧化处理或固相氮化处理中，在500°C或更低的温度下，形成细致绝缘膜的同时得到实用反应速度。当利用该等离子体处理使半导体膜14的表面氧化时，在氧气氛中(例如，在氧 (O2)和稀有气体(包括He、Ne、Ar、Kr、Xe中的至少一个)的气氛中，在一氧化二氮(N2O)和稀有气体(包括He、Ne、Ar、Kr、Xe中的至少一个)的气氛中，在氧、氢(H2)和稀有气体的气氛中，或者在一氧化二氮、氢(H2)和稀有气体的气氛中)进行该处理。此外，在通过等离子体处理使半导体膜14的表面氮化的情况下，在氮气氛中(例如，在氮(N2)和稀有气体(包括He、Ne、Ar、Kr、Xe中的至少一个)的气氛中，在氮、氢和稀有气体的气氛中，或者在NH2和稀有气体的气氛中)进行等离子体处理。作为稀有气体，例如可以使用Ar。此外，也可以使用Ar和Kr的混合气体。图7表示用于进行等离子体处理的设备的结构例子。该等离子体处理设备包括 用于配置衬底10的支撑台88 ；用于导入气体的气体供应部分84 ；用于排除气体而连接于真空泵的排气口 86 ；天线80 ；电介质板82 ；供应用于产生等离子体的微波的微波供应部分 92。另外，通过在支撑台88设置温度控制部分90，也可以控制衬底10的温度。下面，对等离子体处理进行说明。此外，等离子体处理包括对半导体膜、绝缘膜、导电层进行的氧化处理、氮化处理、氧氮化处理、氢化处理、表面改性处理。当进行这些处理时，根据目的，可以选择从气体供应部分84供应的气体。可以下面那样进行氧化处理或氮化处理。首先，使处理腔成为真空，然后从气体供应部分84引入含氧或氮的等离子体处理用的气体。使衬底10成为室温，或者利用温度控制部分90使衬底10加热到100°C至550°C。此外，衬底10和电介质板82之间的距离在实质上20nm至80mm(优选为20nm至60mm)的范围内。下面，从微波供应部分92将微波提供给天线80。然后，通过从天线80经电介质板82将微波引入到处理腔中，来产生等离子体 94。通过引入微波来使等离子体激发，可以产生电子温度低(3eV或更低，优选1.5eV或更低)且电子密度高(IX IO11CnT3或更大)的等离子体。可以通过利用由该高密度等离子体产生的氧自由基(有时也包括OH自由基)和/或氮自由基(有时也包括NH自由基)，使半导体膜的表面氧化或氮化。当将稀有气体如氩等混合于等离子体处理用气体时，可以利用稀有气体的受激态物质(excited species)，好效率地产生氧自由基或氮自由基。在这种方法中，通过有效地使用由等离子体激发的活性自由基，可以在500°C或更低的温度下，进行利用固相反应的氧化、氮化或氧氮化。在图6中，作为利用等离子体处理形成的优选的第一绝缘膜16的一个例子，在氧气氛中进行等离子体处理在半导体膜14的表面上形成厚度为3nm至6nm的氧化硅层16a， 然后在氮气氛中利用氮化等离子体对该氧化硅层的表面进行处理，而形成氮气等离子体处理层16b。具体地说，首先通过在氧气氛中进行等离子体处理，在半导体膜14上形成厚度为 3nm至6nm的氧化硅层16a。然后，接着在氮气氛中进行等离子体处理，而在氧化硅层的表面上或在其表面的附近提供氮浓度高的氮气等离子体处理层。此外，表面的附近指的是从氧化硅层的表面到大略0. 5nm至1. 5nm的深度。例如，通过在氮气氛中进行等离子体处理， 获得如下结构氧化硅层16a在从其表面到大略Inm的深度中以20至50原子％的比例含有氮。作为第一绝缘膜16的典型例子，可以通过利用等离子体处理使硅层的表面氧化， 而形成界面没有歪斜的细致氧化膜。此外，通过利用等离子体处理使该氧化膜的表面氮化， 并且使表层一侧的氧气代替氮气来形成氮化层，可以实现进一步的细致化。通过利用该等离子体处理，可以形成绝缘耐压高的绝缘层。总之，通过使用如上所述的由等离子体处理的固相氧化处理或固相氮化处理，即使使用耐热温度为700°C或更低的玻璃衬底，也可以得到与以950°C至1050°C形成的热氧化膜同等的绝缘膜。就是说，作为非易失性存储元件的隧道绝缘膜，可以形成可靠性高的隧道绝缘膜。在第一绝缘膜16上形成浮动栅20。浮动栅20优选由半导体材料形成，而且可以选择满足下面所示的一个或多个条件的半导体材料。形成浮动栅20的半导体材料的带隙优选小于半导体膜14的带隙。例如，形成浮动栅20的半导体材料的带隙和半导体膜14的带隙优选有0. IeV或更大的差别，并且前者优选比后者小。这是为了通过使浮动栅20的传导带的最低能量水平比半导体膜14的传导带的最低能量水平低，提高电荷(电子)的注入性，并且提高电荷保持特性的缘故。形成浮动栅20的半导体材料优选由比形成半导体膜14的材料电阻率小的材料形成。通过利用电阻率小的半导体材料形成浮动栅20，当对控制栅极和半导体膜之间施加电压时，电场不会在浮动栅中分压，而可以使电场有效地作用于半导体膜。例如，锗具有40至 70 Ω 的固有电阻，所以是优选的。此外，也可以对浮动栅20添加η型杂质，以便降低电阻率。这样，通过使用与半导体膜14相比带隙小且电阻率低的材料形成浮动栅20，可以提高写入特性。形成浮动栅20的半导体材料优选为，与由第一绝缘膜16形成的对半导体膜14的电子的能量势垒相比，由第一绝缘膜16形成的对浮动栅20的电子的能量势垒高的材料。这是为了使电荷(电子)从半导体膜14容易注入到浮动栅20，并且防止从浮动栅20中电荷消失的缘故。此外，如图8所示，浮动栅20可以由第一浮动栅极层20a和第二浮动栅极层20b形成。当然，浮动栅20不局限于这种两层结构，可以利用由两个或更多层构成的叠层结构而提供。然而，接触于第一绝缘膜16地形成的第一浮动栅极层20a优选由半导体材料形成， 并且可以选择满足下面所示的一个或多个条件的半导体材料。形成第一浮动栅极层20a的半导体材料的带隙优选小于半导体膜14的带隙。例如，形成第一浮动栅极层20a的半导体材料的带隙和半导体膜14的带隙优选有0. IeV或更大的差别，并且前者优选比后者小。这是为了通过使第一浮动栅极层20a的传导带的最低能量水平低于半导体膜14的传导带的最低能量水平，提高电荷(电子)的注入性，并且提高电荷保持特性的缘故。
形成第一浮动栅极层20a的半导体材料优选由比形成半导体膜14的材料电阻率小的材料形成。通过利用电阻率小的半导体材料形成第一浮动栅极层20a，当对控制栅极和半导体膜之间施加电压时，电场不会在浮动栅中分压，而可以使电场有效地作用于半导体膜。例如，锗具有40至70Ω · cm的固有电阻，所以是优选的。此外，也可以对第一浮动栅极层20a添加η型杂质，以便降低电阻率。这样，通过使用与半导体膜14相比带隙小且电阻率低的材料形成第一浮动栅极层20a，可以提高写入特性。形成第一浮动栅极层20a的半导体材料优选为，与由第一绝缘膜16形成的对半导体膜14的电子的能量势垒相比，由第一绝缘膜16形成的对第一浮动栅极层20a的电子的能量势垒高的材料。这是为了使电荷(电子)从半导体膜14容易注入到第一浮动栅极层 20a，并且防止从第一浮动栅极层20a中电荷消失。作为满足形成图6中的浮动栅20或图8中的第一浮动栅极层20a的半导体材料的条件的材料，可以典型性地使用锗或锗化合物而形成浮动栅20或第一浮动栅极层20a。 作为锗化合物的典型例子，可以举出硅锗。在此情况下，对于硅优选含有10原子％或更大的锗。这是因为当锗的浓度为10原子％或更低，作为构成元件的效果减弱，并且浮动栅20 或第一浮动栅极层20a的带隙不有效地变小的缘故。为了存储电荷，将浮动栅(以下，也称为电荷存储层)适用于关于本发明的非易失性半导体存储装置，然而只要有同样的功能，就可以适用其他半导体材料。例如，可以适用含有锗的三元系半导体。此外，还可以适用使该半导体材料氢化的。此外，作为具有用作非易失性存储元件的电荷存储层的功能的物质，可以使用由该锗或锗化合物的氧化物、或者氮化物构成的层而代替。此外，作为接触于图8中的第一浮动栅极层20a地在第二绝缘膜22 —侧提供的第二浮动栅极层20b，优选适用由硅或硅化合物形成的层。作为硅化合物，可以适用氮化硅、 氮氧化硅、碳化硅、以10原子％更小的浓度含有锗的硅锗等。这样，通过由比第一浮动栅极层20a带隙大的材料形成第二浮动栅极层20b，可以防止在浮动栅中存储的电荷泄漏在第二绝缘膜22 —侧。此外，作为形成第二浮动栅极层20b的物质，可以使用金属氮化物或金属氧化物。作为金属氮化物，可以使用氮化钽、氮化钨、氮化钼、氮化钛等。总之，通过在由锗或锗化合物形成的第一浮动栅极层20a的上层一侧提供图8中的上述由硅、硅化合物、金属氮化物或金属氧化物形成的第二浮动栅极层20b，可以在制造步骤中将第二浮动栅极层20b使用为具有耐水性或耐药品性的阻挡层。因此，在光刻过程、 蚀刻过程、清洗过程中衬底的处理成为容易，并且提高成品率。就是说，可以使浮动栅的加工成为容易。通过减压CVD法或等离子体CVD法等且使用由氧化硅、氧氮化硅(SiOxNy) (x > y)、 氮化硅(SiNx)、氮氧化硅(SiNxOy) (x > y)、氧化铝(AlxOy)等构成的一层或多层，形成第二绝缘膜22。第二绝缘膜22以Inm至20nm，优选5nm至IOnm的厚度形成。例如，可以使用将氮化硅层2 堆积为3nm的厚度，并且将氧化硅层22b堆积为5nm的厚度的绝缘膜。此外，还可以通过对浮动栅20的表面进行等离子体处理，形成对浮动栅20的表面进行氮化处理而获得的氮化膜(例如，作为浮动栅20使用锗时，是氮化锗)。总之，通过使第一绝缘膜16和第二绝缘膜22的接触于浮动栅20 —侧的一方或双方成为氮化膜，可以防止浮动栅 20的氧化。此外，第二绝缘膜22也可以由含有与第一绝缘膜16相比介电常数大的氧化铝(AlOx)、氧化铪(HfOx)、或氧化钽(TaOx)的膜形成。控制栅极M优选由选自钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铬(Cr)、铌(Nb)等的金属、以这些金属为主要成分的合金材料或者化合物材料形成。此外，还可以使用掺杂了磷等杂质元素的多晶硅。此外，还可以使用一层或多层由金属氮化物层2 和上述金属层Mb 构成的叠层结构形成控制栅极对。作为金属氮化物，可以使用氮化钨、氮化钼、氮化钛。通过提供金属氮化物层Ma，可以提高与第二绝缘膜22的紧密性，而且防止控制栅极M从第二绝缘膜22剥离。此外，因为氮化钽等金属氮化物的功函率高，所以当将金属氮化物使用为控制栅极M时，利用与第二绝缘膜22的相乘性的效果，来使第一绝缘膜16的厚度厚。参照图9所示的带图(band diagram)，说明图6所示的非易失性存储元件的工作机理。另外，参照图10所示的带图，说明图8所示的非易失性存储元件的工作机理。在以下所示的带图中，对与图6、图8相同的部分使用相同标号。图9表示半导体膜14、第一绝缘膜16、浮动栅20、第二绝缘膜22、控制栅极M层叠的状态。图9表示对控制栅极M不施加电压的情况，即半导体膜14的费密能级Ef和控制栅极M的费密能级Efm相等的情况。中间夹着第一绝缘膜16，半导体膜14和浮动栅20由不同材料而形成。使半导体膜14的带隙Egl (传导带的下端Ec和价电子带的上端Ev的能量差)和浮动栅20的带隙 Eg2成为不同，并且使后者的带隙比前者的带隙小地组合。例如，可以组合硅(1. 12eV)和锗 (0. 72eV)或硅锗(0. 73至1. OeV)分别作为半导体膜14和浮动栅20。此外，第一绝缘膜16 表示氧化硅层16a(实质上8eV)和通过等离子体处理使该氧化硅的表面氮化的氮气等离子体处理层16b (实质上kV)被层叠的状态。另外，第二绝缘膜22也表示从浮动栅20 —侧依次层叠氮化硅层2 和氧化硅层22b的状态。中间夹着第一绝缘膜16，半导体膜14和浮动栅20由不同材料而形成。此时，半导体膜14的带隙和浮动栅20的带隙不同，并且使后者的带隙比前者的带隙小地组合。例如， 可以作为半导体膜14使用硅(1. 12eV)，并且作为浮动栅20使用锗(0. 72eV)或硅锗(0. 73 至1. OeV)。就是说，作为半导体膜14的硅的带隙Egl和作为浮动栅20的锗的带隙Eg2满足Egl >Eg2的关系。当半导体膜14和浮动栅20分别由上述材料构成时，由第一绝缘膜 16形成的对半导体膜14的电子的能量势垒，即第一势垒Bel以及由第一绝缘膜16形成的对第一浮动栅极层20a的电子的能量势垒，即第二势垒Be2成为不同的值，并且可以满足 Be2 > Bel的关系。在这样情况下，发生半导体膜14和浮动栅20的传导带最底能量水平的能量差ΛΕ。如下所述，当将电子从半导体膜14注入到浮动栅20时，该能量差ΔΕ在加速电子的方向上作用，因此有助于降低写入电压。此外，图10表示半导体膜14、第一绝缘膜16、浮动栅20、第二绝缘膜22、控制栅极 24层叠的状态。图10表示对控制栅极M不施加电压的情况，即半导体膜14的费密能级 Ef和控制栅极M的费密能级Efm相等的情况。中间夹着第一绝缘膜16，半导体膜14和浮动栅20中的至少第一浮动栅极层20a 由不同材料而形成。使半导体膜14的带隙Egl (传导带的下端Ec和价电子带的上端Ev的能量差)和第一浮动栅极层20a的带隙Eg2成为不同，并且使后者的带隙比前者的带隙小地组合。例如，可以组合硅(1. 12eV)和锗(0. 72eV)或硅锗(0. 73至1. OeV)分别作为半导体膜14和第一浮动栅极层20a。此外，在使用多晶硅而作为第二浮动栅极层20b的情况下，半导体膜14的带隙比第一浮动栅极层20a的带隙大。该带隙差成为对经过第一绝缘膜16 注入于第一浮动栅极层20a的载流子的势垒。因此，可以防止注入的载流子泄漏到第二绝缘膜22 —侧，或者注入的载流子由第二浮动栅极层20b和第二绝缘膜22的界面捕捉。此外，第一绝缘膜16表示氧化硅层16a (实质上8eV)和通过等离子体处理对该氧化硅层的表面进行氮化处理的氮气等离子体处理层16b (实质上^力被层叠的状态。另外， 第二绝缘膜22也表示从浮动栅20 —侧依次层叠氮化硅层2 和氧化硅层22b的状态。中间夹着第一绝缘膜16，半导体膜14和第一浮动栅极层20a由不同材料而形成。 此时，半导体膜14的带隙和第一浮动栅极层20a的带隙不同，并且使后者的带隙比前者的带隙小地组合。例如，可以作为半导体膜14使用硅(1. 12eV)，并且作为第一浮动栅极层20a 使用锗(0. 72eV)或硅锗(0. 73至1. OeV)。就是说，作为半导体膜14的硅的带隙Egl和作为第一浮动栅极层20a的锗的带隙Eg2满足Egl > Eg2的关系。当半导体膜14和第一浮动栅极层20a分别由上述材料构成时，由第一绝缘层16形成的对电子的能量势垒，即第一势垒Bel和第二势垒Be2成为不同的值，并且可以满足Be2 > Bel的关系。在这样情况下， 发生半导体膜14和第一浮动栅极层20a的传导带最底能量水平的能量差AE。如下所述， 当将电子从半导体膜14注入到第一浮动栅极层20a时，该能量差ΔΕ在加速电子的方向上作用，因此有助于降低写入电压。在图11中示出当半导体膜和浮动栅由相同半导体材料形成时的带图，以进行比较。该带图表示半导体膜01、第一绝缘膜02、浮动栅03、第二绝缘膜04、控制栅极05依次层叠的状态。即使在半导体膜01和浮动栅03由相同硅材料形成的情况下，也如果将浮动栅03形成得薄，则带隙成为不同。在图11中，使用Egl而表示半导体膜01的带隙，并且使用Eg2而表示浮动栅03的带隙。例如，一般认为，当使硅薄膜化时，其带隙从单晶硅(片) 的1. 12eV增大到1.4eV左右。由此，在半导体膜01和浮动栅03之间，在遮断电子注入的方向上发生-ΔΕ的能量差。在此情况下，为了将电子从半导体膜01注入到浮动栅03，需要高电压。换言之，为了降低写入电压，需要将浮动栅03像块状硅(bulk silicon)那样厚地形成，或者作为η型杂质以高浓度掺杂磷、砷。这就是现有非易失性存储器所有的缺点。作为将电子注入于浮动栅20的方法，可以举出利用热电子的方法、利用F-N型隧道电流的方法。在本实施例中，利用F-N型隧道电流而将电子注入于浮动栅20。当利用F-N 型隧道电流时，将正电压施加到控制栅极Μ，利用F-N型隧道电流而将电子从半导体膜14 注入于浮动栅20。图12Α表示当利用F-N型隧道电流将电子注入于浮动栅20时的外加电压。在对控制栅极M施加正的高电压(10V至20V)的同时，使源区18a和漏区18b成为0V。此时的带图示于图13。由于高电场，将半导体膜14的电子注入于第一绝缘膜16，而流过F-N型隧道电流。如图9以及图10所说明，半导体膜14的带隙Egl和浮动栅20的带隙Eg2的关系为Egl > Eg2。该差距作为自偏压，将从半导体膜14的沟道形成区注入的电子在浮动栅的方向上加速地作用。因此，可以提高电子的注入性。浮动栅20的传导带的最低能量水平位于对半导体膜14的传导带的最低能量水平在电子能量上低ΔΕ的能级。因此，当将电子注入到浮动栅20时，起因于该能量差的内部电场就发生。这是通过如上所述的半导体膜14和浮动栅20的组合而实现的。S卩，可以使电子从半导体膜14容易注入到浮动栅20，并且提高非易失性存储元件中的写入特性。该作用在利用热电子将电子注入于浮动栅20的情况下也是同样的。当在浮动栅20中保持电子时，非易失性存储元件的阈值电压向正的方向移动。该状态可以为数据“0”被写入的状态。图14表示电荷保持状态的带图。浮动栅20的电子由第一绝缘膜16和第二绝缘膜22夹着，因此处于能量上关在里面的状态。虽然由于在浮动栅20中存储的载流子(电子)，电位能提高，但是只要对电子给予超过能量势垒的能量，才从浮动栅20放出电子。此外，浮动栅20的传导带的最低能量水平位于对半导体膜14的传导带的最低能量水平在电子能量上低ΔΕ的能级，而且对电子由浮动栅20形成能量性的势垒。通过利用该势垒，可以防止由于隧道电流，电子流出到半导体膜14。换言之，在150°C 的恒温下放置时也获得高可靠性。因此，可以改善电荷保持特性。通过当在浮动栅20不保持电荷的状态下施加使非易失性存储元件接通的栅极电压时，利用检测电路检验出非易失性存储元件不接通的事实，而可以检测出该数据“0”。或者，如图12B所示，可以根据当对源区18a和漏区18b之间施加偏压来使控制栅极M成为 OV时，非易失性存储元件是否导通，而判断。图15A表示通过从浮动栅20放出电荷，而在非易失性存储元件中擦除数据的情况。此时，通过对控制栅极M施加负偏压，而且在半导体膜14和浮动栅20之间流过F-N 型隧道电流，而进行。或者，如图15B所示，还可以通过对控制栅极对施加负偏压，而且对源区18a施加正的高电压，发生F-N型隧道电流，并且在源区18a —侧取出电子。图16表示该擦除情况的带图。因为在擦除工作中，可以将第一绝缘膜16形成得薄，所以可以利用F-N型隧道电流将浮动栅20中的电子放出到半导体膜14 一侧。此外，因为空穴从半导体衬底14的沟道形成区容易注入，所以通过将空穴注入于浮动栅20，可以进行实际擦除工作。通过使用锗或锗化合物形成浮动栅20，可以使第一绝缘膜16的厚度成为薄。由此，可以使利用隧道电流将电荷经过第一绝缘膜16注入于浮动栅20的步骤成为容易，而且可以进行低电压动作。再者，还可以以低能量水平保持电荷，并且取得很有意义的效果，即， 可以以稳定的状态保持电荷。如图9、图10、图13所示，在半导体膜14和浮动栅20之间以Egl >Eg2发生自偏压地构成关于本发明的非易失性存储器。该关系是非常重要的，这是因为当将载流子从半导体膜的沟道形成区注入到浮动栅时，作用得很容易注入。就是说，可以谋求实现写入电压的低电压化。反之，使载流子不容易从浮动栅放出。该事实提高非易失性存储元件的存储保持特性地作用。此外，通过将η型杂质掺杂在用作浮动栅的锗层中，可以进一步降低传导带的最低能量水平，并且使自偏压作用为使载流子更容易地注入于浮动栅。就是说，可以降低写入电压，并且提高非易失性存储元件的存储保持特性。如上所述，关于本发明的非易失性存储元件，可以使电荷从半导体膜很容易注入到浮动栅，并且防止在浮动栅中电荷消失。就是说，作为存储器工作时，可以进行低电压和高效率的写入，并且提高电荷保持特性。本实施例可以与本说明书所示的其他实施方式或实施例组合而实施。实施例2在本实施例中，参照
非易失性半导体存储装置中的存储器部分的等效电路图。
在图17所示的存储器部分的等效电路图中，将多个非易失性存储元件串联连接的NAND型单元NSl连接于位线BL。集合多个NAND型单元而构成集体BLK。在图17所示的集体BLKl的字线有三十二条(字线Mi)至WL31)。位于集体BLKl的相同行的非易失性存储元件都共同连接有对应于该行的字线。在此情况下，因为选择晶体管Si、S2和非易失性存储元件MO至M31串联配置，所以还可以通过使用一个半导体膜34将这些元件形成为一个集体。因此，可以省略结合非易失性存储元件的布线，所以可以谋求实现集成化。另外，可以容易进行从邻接的NAND型单元的分离。此外，还可以分离地形成选择晶体管Si、S2的半导体膜36和NAND型单元的半导体膜38。在使NAND型单元NSl成为擦除状态，就是说，使NAND型单元NSl的各非易失性存储元件的阈值成为负电压的状态后，执行写入动作。从源线SL—侧的非易失性存储元件MO 依次进行写入。如果将对非易失性存储元件MO的写入作为例子来说明，则大体上为如下。图18A表示写入“0”的情况，其中对选择栅极线SG2例如施加Vcc (电源电压)而使选择晶体管S2接通的同时，使位线BL成为OV (接地电压)。使选择栅极线SGl成为0V， 并且使选择晶体管S 1不接通。接着，连接到非易失性存储元件MO的字线WLO成为高电压 Vpgm (实质上20V)，并且使除此以外的字线成为中间电压Vpass (实质上10V)。因为位线 BL的电压为0V，所以被选择的非易失性存储元件MO的沟道形成区的电位成为0V。因为字线WLO和非易失性存储元件MO的沟道形成区之间的电位差很大，所以如上所述利用F-N隧道电流将电子注入于非易失性存储元件MO的浮动栅。由此，非易失性存储元件MO的阈值电压成为正的状态(即，写入“0”的状态)。另一方面，当写入“1”时，如图18B所示，例如使位线BL成为Vcc (电源电压)。选择栅极线SG2的电压为Vcc，因此如果对选择晶体管S2的栅极电位成为Vth(选择晶体管 S2的阈值电压)>Vcc，则选择晶体管S2成为截止的状态。因此，非易失性存储元件MO的沟道形成区成为浮动状态。其次，当对字线Wi)施加高电压Vpgm Q0V)的电压，并且对除此以外的字线施加中间电压Vpass(IOV)的电压时，由于各字线和沟道形成区的电容耦合，非易失性存储元件MO的沟道形成区的电压从Vcc-Vth上升到例如8V左右。虽然沟道形成区的电压上升，但是与写入“0”时不同，字线Wi)和非易失性存储元件MO的沟道形成区之间的电位差很小。因此，在非易失性存储元件MO的浮动栅中不发生利用F-N型隧道电流的电子注入。因此，非易失性存储元件MO的阈值保持为负的状态(写入“1”的状态)。当进行擦除动作时，如图19A所示，对选择的字线(WLO)施加负的高电压(Vers)， 对没有选择的非易失性存储元件的字线WL、选择栅极线SGl以及选择栅极线SG2施加电压 Von (例如，3V)，并且对位线BL和源线SL施加开路电压Vopen (OV)。并且，如上述实施方式所说明，可以使选择的非易失性存储元件的浮动栅中的电子放出。结果，选择的非易失性存储元件的阈值电压向负的方向移动。在图19B所示的读取动作中，使连接到进行读取选择的非易失性存储元件MO的字线Wi)的电压成为Vr (例如0V)，并且使连接到没有选择的非易失性存储元件MO的字线 WLl至WL31以及选择栅极线SG1、SG2成为比电源电压高一些的读取用中间电压Vread。就是说，如图20所示，除了选择非易失性存储元件以外的非易失性存储元件作为转移晶体管 (Transfer Transistor)而工作。因此，检验出电流是否流过在进行了读取选择的非易失性
19存储元件MO中。换言之，在非易失性存储元件MO存储的数据为“0”的情况下，非易失性存储元件MO不接通，所以位线BL不放电。另一方面，在非易失性存储元件MO中存储的数据为“ 1 ”的情况下，非易失性存储元件MO接通，所以位线BL放电。图31表示非易失性半导体存储装置的电路方块图的一个例子。在非易失性半导体存储装置中，在一个衬底上形成有存储单元阵列52和周边电路M。存储单元阵列52具有如图17所示的结构。周边电路M的结构为如下。在存储单元阵列52的周围提供有用于选择字线的行译码器62和用于选择位线的列译码器64。地址通过地址缓冲器56而传送到控制电路58，并且内部行地址信号以及内部列地址信号分别转送到行译码器62以及列译码器64。当进行数据的写入以及擦除时，使用使电源电位升压的电位。因此，提供有由控制电路58根据动作模式控制的升压电路60。升压电路60的输出经过行译码器62或列译码器64供给于字线W或位线BL。从列译码器64输出的数据输入于读出放大器66。由读出放大器66读取的数据由数据缓冲器68保持，然后利用控制电路58的控制对数据进行随机存取，并且经过数据输入/输出缓冲器70而被输出。写入数据经过数据输入/输出缓冲器 70被输入后由数据缓冲器68暂且保持，而且利用控制电路58的控制，被转送于列译码器 64。本实施例可以与本说明书所示的其他实施方式或实施例组合而进行。实施例3在本实施例中，将参照附图而说明非易失性半导体存储装置的一个实例。此外，这里示出一种情况，即在非易失性半导体存储装置中同时形成构成存储器部分的非易失性存储器元件以及构成逻辑部分的晶体管等元件，所述逻辑部分设置在与所述存储器部分相同的衬底上且进行存储器部分的控制等。在本实施例所示的存储器部分的等效电路图中，如上述实施例所示的图17所示， 在选择晶体管Sl和选择晶体管S2之间设置有包括多个非易失性存储器元件MO至M31的 NAND型单元NS1。在图17中，由选择晶体管S1、S2和NAND型单元NSl形成一个存储单元。在选择晶体管Sl中，栅电极连接到第一选择栅极线SGl上，源极或漏极的一方连接到源极线SL上，并且另一方连接到非易失性存储器元件MO的源极或漏极上。此外，非易失性存储器元件MO至M31的栅电极连接到字线Wi)至WL31上。而且，在选择晶体管S2中， 栅电极连接到第二选择栅极线SG2上，源极或漏极的一方连接到位线BL上，并且另一方连接到非易失性存储器元件M31的源极或漏极上。此外，第一选择栅极线SGl为选择与存储器部分的各存储单元中的源极线的连接的布线。此外，第二选择栅极线SG2为选择存储器部分的各存储单元中的列方向的布线。此外，与设置在逻辑部分的晶体管相比，设置在存储器部分的选择晶体管的驱动电压高，所以优选将设置在存储器部分的晶体管和设置在逻辑部分的晶体管的栅极绝缘膜等形成为不同的厚度。例如，在要形成驱动电压小且阈值电压的不均勻性小的晶体管的情况下，优选设置栅极绝缘膜薄的薄膜晶体管，而在要形成驱动电压大且栅极绝缘膜的耐压性高的晶体管的情况下，优选设置栅极绝缘膜厚的薄膜晶体管。因此，在本实施例中，将参照
以下情况对要使驱动电压小且阈值电压的不均勻性小的逻辑部分的晶体管形成膜厚度小的绝缘膜，而且对在需要大驱动电压和栅极绝缘膜的耐压性的存储器部分的晶体管形成膜厚度大的绝缘膜。此外，图25至27示出俯视图，而且图21A至24C示出沿图25至27中的A_B、C_D、E-F、以及G-H的剖视图。此夕卜， A-B及C-D示出设置在逻辑部分中的晶体管，E-F示出设置在位线伸展的方向上的存储器部分中的非易失性存储器元件及晶体管的，并且G-H示出设置在字线伸展的方向上的存储器部分中的非易失性存储元件。此外，在本实施方式中，将说明设置在A-B之间的薄膜晶体管为P沟道型并且设置在C-D之间、E-F之间的薄膜晶体管为η沟道型的情况，然而，本发明的非易失性半导体存储装置不局限于此。首先，在衬底100上中间夹绝缘膜102形成岛状半导体膜104、106、108和110，并且分别形成第一绝缘膜112、114、116和118以覆盖该岛状半导体膜104、106、108以及110。 之后，形成在非易失性存储元件中用作浮动栅的电荷存储层120以覆盖第一绝缘膜112、 114、116和118(参照图21A)。岛状半导体膜104、106、108和110可以通过如下工序而提供在预先形成在衬底100上的绝缘膜102上通过使用溅射法、LPCVD法、等离子体CVD法等并且使用以硅(Si)为主要成分的材料(例如，SixGei_x等)等形成非晶体半导体膜，并且使该非晶体半导体膜结晶后选择性地蚀刻该半导体膜。此外，非晶体半导体膜的结晶可以通过激光结晶法、使用RTA或退火炉的热结晶法、使用促进结晶的金属元素的热结晶法或组合了这些方法的方法等来进行。此外，当通过照射激光束进行半导体膜的结晶或再结晶时，作为激光束的光源可以使用LD激发的连续振荡(CW)激光器(YV04，第二高次谐波(波长为532nm))。并不需要局限于第二高次谐波，但是第二高次谐波的能量效率比更高次的高次谐波优越。因为当将 CW激光照射到半导体膜时，可以对半导体膜连续供给能量，所以一旦使半导体膜成为熔化状态，可以继续该熔化状态。再者，可以通过扫描CW激光使半导体膜的固液界面移动，沿着该移动方向形成朝向一个方向的长的晶粒。此外，使用固体激光器是因为与气体激光器等相比，输出的稳定性高，而可以期待稳定的处理的缘故。此外，不局限于CW激光器，也可以使用重复频率为IOMHz或更大的脉冲激光器。当使用重复频率高的脉冲激光器，如果与从半导体膜熔化到固化的时间相比激光的脉冲间隔短，则可以将半导体膜一直保留为熔化状态，并且可以通过固液界面的移动形成由朝向一个方向的长的晶粒构成的半导体膜。也可以使用其他CW激光器以及重复频率为IOMHz或更大的脉冲激光器。例如，作为气体激光器，有Ar激光器、Kr激光器、CO2激光器等。作为固体激光器，有YAG激光器、YLF激光器、 YAlO3激光器、GdVO4激光器、KGff激光器、KYff激光器、变石激光器、Ti 蓝宝石激光器、Y2O3 激光器、YVO4激光器等。此外，也有陶瓷激光器诸如YAG激光器、IO3激光器、GdVO4激光器、 YVO4激光器等。作为金属蒸气激光器可以举出氦镉激光器等。此外，在激光振荡器中，当将激光束以TEMcitl(单一横模)振荡来发射时，可以提高在被照射面上获得的线状的射束点的能量均勻性，所以是优选的。另外，也可以使用脉冲振荡的受激准分子激光器。衬底100为选自玻璃衬底、石英衬底、金属衬底(例如，不锈钢衬底)、陶瓷衬底、 Si衬底等的半导体衬底中的衬底。另外，作为塑料衬底可以选择聚对苯二甲酸乙二醇酯 (PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚砜(PES)、以及丙烯等的衬底。绝缘膜102通过使用CVD法或溅射法等并且使用氧化硅、氮化硅、氧氮化硅 (SiOxNy) (χ > Y > 0)、氮氧化硅(SiNxOy) (x > y > 0)等的绝缘材料来形成。例如，当将绝缘膜102形成为两层结构时，优选形成氮氧化硅膜作为第一层绝缘膜，并且形成氧氮化硅膜作为第二层绝缘膜。此外，也可以形成氮化硅膜作为第一层绝缘膜，并且形成氧化硅膜作为第二层绝缘膜。这样，通过形成用作阻挡层的绝缘膜102，可以防止衬底100中的Na等的碱金属或碱土金属将负面影响带给要形成在该衬底上的元件。此外，在使用石英作为衬底 100的情况下，也可以不形成绝缘膜102。此外，在本实施例中，使用在衬底100上的岛状半导体膜而形成的晶体管为薄膜晶体管，但是本发明不局限于此。例如，作为衬底100可以使用具有η型或P型的导电型的单晶Si衬底、化合物半导体衬底(GaAs衬底、InP衬底、GaN衬底、SiC衬底、蓝宝石衬底、 S^e衬底等)、通过粘合法或511\ (3印3仪丨1011 by Implanted Oxygen，注氧隔离)法而制造的SOI (绝缘体上硅)衬底等。因此，可以使用单晶硅形成岛状半导体膜，而形成晶体管。此外，当使用单晶Si衬底、化合物半导体衬底、或SOI衬底时，对元件分离区可以适当地使用选择氧化法(L0C0S(硅局部氧化)法，)或深沟分离法等。此外，通过将具有ρ 型的导电型的杂质元素选择性地引入于半导体衬底中，可以在半导体衬底中形成P阱。作为呈现P型的杂质元素，可以使用硼(B)、铝(Al)、镓(Ga)等。第一绝缘膜112、114、116和118可以通过对半导体膜104、106、108以及110的表面进行热处理或等离子体处理等来形成。例如，通过使用高密度等离子体处理对所述半导体膜104、106、108的表面进行氧化处理、氮化处理或氧氮化处理，而在该半导体膜104、 106、108以及110上分别形成成为氧化膜、氮化膜或氧氮化膜的第一绝缘膜112、114、116以及118。此外，还可以通过等离子体CVD法或溅射法来形成。例如，在使用以Si为主要成分的半导体膜作为半导体膜104、106、108以及110并且通过高密度等离子体处理进行氧化处理或氮化处理的情况下，作为第一绝缘膜112、114、 116以及118形成氧化硅(SiOx)膜或氮化硅(SiNx)膜。另外，也可以在通过高密度等离子体处理对半导体膜104、106、108以及110的表面进行氧化处理之后，再次进行高密度等离子体处理，而进行氮化处理。在此情况下，与半导体膜104、106、108以及110接触地形成氧化硅膜，并且在该氧化硅膜上形成含有氧和氮的膜(以下记为氧氮化硅膜)，从而第一绝缘膜112、114、116以及118成为氧化硅膜和氧氮化硅膜的叠层膜。这里，第一绝缘层112、114、116和118形成为1至lOnm，优选形成为1至5nm。例如，在通过高密度等离子体处理对半导体膜104、106、108和110进行氧化处理，在该半导体膜104、106、108和110的表面上形成实质上5nm的氧化硅膜之后，通过高密度等离子体处理进行氮化处理，以在氧化硅膜的表面上或表面附近形成氮气等离子体处理层。具体地，首先通过在氮气氛中进行等离子体处理，在半导体膜14上形成厚度为3nm至6nm的氧化硅层 16a。然后，接着通过在氮气氛中进行等离子体处理，在氧化硅层的表面上或表面附近形成氮浓度高的氮气等离子体处理层16b。这里，采用如下结构，即通过在氮气氛中进行等离子体处理，在从氧化硅层16a的表面大概Inm的深度中以20至50原子％的比例含有氮的结构。在氮气等离子体处理层中，形成含有氧和氮的硅(氧氮化硅)。此时，优选不暴露于大气地连续进行利用高密度等离子体处理的氧化处理和氮化处理。可以通过连续进行高密度等离子体处理，防止污染物的混入并且提高生产效率。此外，在通过高密度等离子体处理使半导体膜氧化的情况下，在含氧的气氛中 (例如，在氧(O2)或一氧化二氮(N2O)以及稀有气体(包括He、Ne、Ar、Kr、Xe中的至少一个)的气氛中，或者在氧或一氧化二氮、氢(H2)、以及稀有气体的气氛中)进行该处理。另一方面，在通过高密度等离子体处理使半导体膜氮化的情况下，在含氮的气氛中(例如，在氮(N2)和稀有气体(包括He、Ne、Ar、Kr、Xe中的至少一个)的气氛中，在氮、氢、以及稀有气体的气氛中，或者在NH3和稀有气体的气氛中)进行等离子体处理。作为稀有气体，例如可以使用Ar。此外，也可以使用Ar和Kr的混合气体。当在稀有气体气氛中进行高密度等离子体处理时，第一绝缘膜112、114、116以及118有时含有用于等离子体处理的稀有气体(He、Ne、Ar、Kr和Xe中的至少一个)，当使用Ar时，第一绝缘膜112、114、116以及118有时含有Ar。此外，高密度等离子体处理，是在上述气体的气氛中以等离子体的电子密度为 IX IO11CnT3或更大且等离子体的电子温度为1.5eV或更低进行的。更具体地，高密度等离子体处理是以等离子体的电子密度为IXlO11Cnr3至IX IO13CnT3 (包括IXlO11Cnr3和 IX IO13CnT3)且等离子体的电子温度为0. 5eV至LkV(包括0. 5eV和LkV)进行的。由于等离子体的电子密度高且形成在衬底100上的被处理物(在此，半导体膜104、106、108 和110)附近的等离子体的电子温度低，所以可以防止被处理物受到的由等离子体带来的损伤。此外，由于等离子体的电子密度为IX IO11CnT3或更大的高密度，所以通过利用等离子体处理使被处理物氧化或氮化而形成的氧化膜或氮化膜，与利用CVD法或溅射法等来形成的膜相比，膜厚度等具有良好的均勻性，并且可以形成细致的膜。此外，由于等离子体的电子温度为1.5eV或更小的低温度，所以与现有的等离子体处理或热氧化法相比，可以以低温度进行氧化或氮化处理。例如，即使以比玻璃衬底的应变点低100度以上(包括100度) 的温度进行等离子体处理，也可以进行足够的氧化或氮化处理。作为用于形成等离子体的频率，可以使用微波(例如，2. 45GHz)等的高频率。在本实施例中，当通过高密度等离子体处理对被处理物进行氧化处理时，导入氧 (O2)、氢(H2)和氩(Ar)的混合气体。这里所使用的混合气体包含0. 1至lOOsccm的氧、0. 1 至IOOsccm的氢、100至5000sccm的氩，即可。此外，优选以氧氢氩=1 1 100的比率导入混合气体。例如，导入kccm的氧、5sccm的氢、以及500sccm的氩，即可。此外，在通过高密度等离子体处理进行氮化处理的情况下，导入氮(N2)和氩(Ar) 的混合气体。这里所使用的混合气体包含20至2000sccm的氮以及100至lOOOOsccm的氩， 即可。例如，导入200sccm的氮、以及IOOOsccm的氩，即可。在本实施例中，形成在提供于存储器部分中的半导体膜108上的第一绝缘膜116 在之后完成的非易失性存储器元件中用作隧道绝缘膜。由此，第一绝缘膜116的膜厚越薄， 隧道电流越容易流过，而可以作为存储器进行高速工作。另外，第一绝缘膜116的膜厚越薄，能够以越低的电压将电荷存储在之后形成的浮动栅中，因而，可以降低非易失性半导体存储装置的耗电量。因此，优选将第一绝缘膜112、114、116和118形成为膜厚度薄。作为在半导体膜上将绝缘膜形成为薄的方法，一般有热氧化法。然而，在使用玻璃衬底等的熔点不十分高的衬底作为衬底100的情况下，通过热氧化法形成第一绝缘膜112、 114、116和118是非常困难的。另外，由于通过CVD法或溅射法形成的绝缘膜在其膜内部有缺陷，所以其膜质不够好，并且在将绝缘膜的膜厚形成为薄的情况下，存在有发生针孔等的缺陷的问题。另外，在通过CVD法或溅射法形成绝缘膜的情况下，有时半导体膜的端部的覆盖率不足够，因而，之后形成在第一绝缘膜116上的导电膜等和半导体膜有可能发生短路。因此，如本实施例所示，通过利用高密度等离子体处理形成第一绝缘膜112、114、116和118，可以形成比通过CVD法或溅射法等形成的绝缘膜更细致的绝缘膜，还可以使用第一绝缘膜112、114、116和118充分地覆盖半导体膜104、106、108和110的端部。其结果，可以作为存储器进行高速工作，并且提高电荷保持特性。此外，在通过CVD法或溅射法形成第一绝缘膜112、114、116和118的情况下，优选在形成绝缘膜之后进行高密度等离子体处理，对该绝缘膜的表面进行氧化处理、氮化处理或氧氮化处理。电荷存储层120可以由硅(Si)、锗(Ge)、硅锗合金等的膜形成。在本实施例中，特别优选由锗(Ge)、硅锗合金等的含有锗的膜形成电荷存储层120。在此，作为电荷存储层 120，通过在含有锗元素的气氛中(例如，GeH4)进行等离子体CVD法，以1至20nm，优选以5 至IOnm形成以锗为主要成分的膜。如上述实施例所示，在使用以Si为主要成分的材料形成半导体膜，并且在该半导体膜上中间夹用作隧道绝缘膜的第一绝缘膜提供比Si能隙小的含有锗的膜作为电荷存储层的情况下，与对半导体膜的电荷的由绝缘膜形成的第一势垒相比，对电荷存储层的电荷的由绝缘膜形成的第二势垒的能量成为高。其结果，可以使电荷从半导体膜容易注入到电荷存储层，并且防止电荷从电荷存储层消失。换言之，在作为存储器工作的情况下，可以以低电压且高效率进行写入，并且可以提高电荷保持特性。此外，形成在提供于存储器部分中的半导体膜108上的电荷存储层120在之后完成的非易失性存储器元件中用作浮动栅。此外，作为电荷存储层120，还可以使用氮化硅、氮化锗、氮化硅锗中的一层或多层而形成。通过由氮化硅、氮化锗、氮化硅锗形成电荷存储层120，虽然该电荷存储层120为绝缘膜，但是可以利用在氮化膜中的多个陷阱能级而捕捉(也称为捕获)从半导体膜经过隧道绝缘膜注入的电荷。换言之，通过由氮化硅、氮化锗、氮化硅锗形成电荷存储层120，可以利用多个陷阱能级而捕捉电荷，并且即使隧道绝缘膜的一部分具有缺陷，也只是一部分的存储电荷消失，因此可以继续捕捉电荷。因此，可以进一步减少隧道绝缘膜的膜厚度，并且可以获得在保持电荷的观点上也可靠性高的非易失性存储器元件，所以是优选的。另外，通过由氮化硅、氮化锗、氮化硅锗形成电荷存储层120，可以将隧道绝缘膜的膜厚度形成得薄。 因此，可以容易地实现非易失性存储器元件本身的微细化，所以是优选的。接下来，选择性地去除形成在半导体膜104、106上的第一绝缘膜112、114、和电荷存储层120，并且留下形成在半导体膜108、110上的第一绝缘膜116、118和电荷存储层 120。这里，通过使用抗蚀剂选择性地覆盖设置在存储器部分的半导体膜108和110、第一绝缘膜116和118、以及电荷存储层120，并且蚀刻形成在半导体膜104、106上的第一绝缘膜 112、114和电荷存储层120而选择性地去除它们(参照图21B)。接着，通过形成抗蚀剂122以覆盖半导体膜104、106、以及形成在半导体膜108、 110上面的电荷存储层120的一部分，并且蚀刻没有被所述抗蚀剂122覆盖的电荷存储层 120并选择性地去除它，而留下电荷存储层120的一部分，以形成电荷存储层121(参照图 21C 和图 25)。接着，形成第二绝缘膜128以覆盖半导体膜104、106、以及形成在半导体膜108、 110上面的第一绝缘膜116、118和电荷存储层121 (参照图22A)。通过使用CVD法或溅射法等并且使用氧化硅、氮化硅、氧氮化硅(SiOxNy) (x>y> 0)、氮氧化硅(SiNxOy) (x > y > 0)等的绝缘材料单独或叠层形成第二绝缘膜128。例如， 在以单层形成第二绝缘膜1 的情况下，通过CVD法以5至50nm的膜厚度形成氧氮化硅膜或氮氧化硅膜。此外，在以三层结构形成第二绝缘膜128的情况下，形成氧氮化硅膜作为第一层绝缘膜，形成氮化硅膜作为第二层绝缘膜，以及形成氧氮化硅膜作为第三层绝缘膜。 此外，还可以使用锗的氧化物或氮化物作为第二绝缘膜128。此外，作为第二绝缘膜128， 可以形成含有为比第一绝缘膜介电常数大的材料的氧化铝(AlOx)、氧化铪(HfOx)或氧化钽 (TaOx)的膜。此外，形成在半导体膜108上面的第二绝缘膜1 在之后完成的非易失性存储器元件中用作控制绝缘膜，而且形成在半导体膜110上面的第二绝缘膜1 在之后完成的易失性存储器元件中用作栅极绝缘膜。接着，选择性地形成抗蚀剂130以覆盖形成在半导体膜108、110上面的第二绝缘膜128，并且通过蚀刻选择性地去除形成在半导体膜104、106上的第二绝缘膜128(参照图 22B)。接着，覆盖半导体膜104、106地分别形成第三绝缘膜132、134(参照图23A)。使用上述第一绝缘膜112、114、116和118的形成方法所示的任何方法，来形成第三绝缘膜132、134。例如，通过使用高密度等离子体处理对半导体膜104、106的表面进行氧化处理、氮化处理或氧氮化处理，在该半导体膜104、106上分别形成成为硅的氧化膜、氮化膜或氧氮化膜的第三绝缘膜132、134。这里，将第三绝缘膜132、134形成为1至20nm，优选形成为1至lOnm。例如，在通过高密度等离子体处理对半导体膜104、106进行氧化处理，在该半导体膜104、106的表面上形成氧化硅膜之后，通过高密度等离子体处理进行氮化处理，在氧化硅膜的表面上或表面附近形成氮气等离子体处理层。此外，在此情况下，对形成在半导体膜108上面的第二绝缘膜128的表面也进行氧化处理或氮化处理，而形成氧化膜或氧氮化膜。形成在半导体膜 104、106上面的第三绝缘膜132、134在之后完成的晶体管中用作栅极绝缘膜。接着，形成导电膜以覆盖形成在半导体膜104、106上面的第三绝缘膜132、134、以及形成在半导体膜108上面的第二绝缘膜128(参照图23B)。这里示出了以顺序叠层导电膜136和导电膜138来形成导电膜的例子。不言而喻，导电膜也可以由单层或三层或更多的叠层结构形成。导电膜136、138 可以由选自钽(Ta)、钨(W)、钛(Ti)、· (Mo)、铝(Al)、铜(Cu)、铬 (Cr)和钕(Nb)等中的元素；以这些元素为主要成分的合金材料或化合物材料形成。此外， 还可以由使这些元素氮化的金属氮化膜形成。除此之外，还可以由以掺杂了磷等的杂质元素的多晶硅为典型的半导体材料形成。这里，使用氮化钽形成导电膜136，并且在其上使用钨形成导电膜138，而以叠层结构提供导电膜。此外，还可以使用选自氮化钨、氮化钼和氮化钛的单层或叠层膜作为导电膜136，并且使用选自钽、钼和钛的单层或叠层膜作为导电膜138。接着，通过选择性地蚀刻并去除叠层而提供的导电膜136、138，在半导体膜104、 106,108和110上面的一部分留下导电膜136、138，以形成各自用作栅电极的导电膜140、 142、144和146(参照图23C和26)。此外，形成在提供于存储器部分的半导体膜108上面的导电膜144在之后完成的非易失性存储器元件中用作控制栅极。此外，导电膜140、142 和146在之后完成的晶体管中用作栅电极。接着，覆盖半导体膜104地选择性地形成抗蚀剂148，然后通过使用该抗蚀剂148、导电膜142、144和146作为掩模对半导体膜106、108导入杂质元素，以形成杂质区域(参照图24A)。作为杂质元素，使用赋予η型的杂质元素或赋予ρ型的杂质元素。作为呈现η 型的杂质元素，可以使用磷(P)或砷(As)等。作为呈现ρ型的杂质元素，可以使用硼(B)、 铝(Al)或镓(Ga)等。这里，使用磷(P)作为杂质元素。在图24Α中，通过导入杂质元素，在半导体膜106中形成杂质区域152和沟道形成区域150，所述杂质区域152形成源极区域或漏极区域。此外，在半导体膜108中形成高浓度杂质区域156、低浓度杂质区域158和沟道形成区域154，所述高浓度杂质区域156形成源极区域或漏极区域，并且所述低浓度杂质区域158形成LDD区域。此外，在半导体膜108 中形成杂质区域162和沟道形成区域160，所述杂质区域162形成源极区域或漏极区域。此外，形成在半导体膜108中的低浓度杂质区域158，通过在图24Α中导入的杂质元素穿过用作浮动栅的电荷存储层121而形成。由此，在半导体膜108中，在与导电膜144 及电荷存储层121的双方重叠的区域中形成沟道形成区域154，在与电荷存储层121重叠并且与导电膜144没有重叠的区域中形成低浓度杂质区域158，以及在与电荷存储层121及导电膜144双方没有重叠的区域中形成高浓度杂质区域156。此外，还可以使电荷存储层121和导电膜144的双方的尺寸成为不同，并且将电荷存储层121和导电膜144的双方的提供位置偏离而形成。因此，可以选择性地进行将非易失性存储元件中的赋予η型的杂质元素或赋予P型的杂质元素导入半导体膜的步骤，并且可以选择性地改变杂质元素的浓度，所以是优选的。接着，覆盖半导体膜106、108、110地选择性地形成抗蚀剂166，然后通过使用该抗蚀剂166以及导电膜140作为掩模对半导体膜104导入杂质元素，以形成杂质区域(参照图MB)。作为杂质元素，使用赋予η型的杂质元素或赋予ρ型的杂质元素。作为呈现η型的杂质元素，可以使用磷(P)或砷(As)等。作为呈现ρ型的杂质元素，可以使用硼(B)、铝 (Al)或镓(Ga)等。这里导入的杂质元素为具有与在图24Α中导入到半导体膜106、108中的杂质元素不同的导电类型的杂质元素(例如，硼(B))。其结果，在半导体膜104中形成杂质区域170和沟道形成区域168，所述杂质区域170形成源极区域或漏极区域。接着，形成绝缘膜172以覆盖第二绝缘膜128、第三绝缘膜132、134、导电膜140、 142、144和146，以在所述绝缘膜172上形成导电膜174，该导电膜174与分别形成在半导体膜104、106和108中的杂质区域152、162和170电连接(参照图MC、图27)。绝缘膜172可以通过使用CVD法或溅射法等并且使用氧化硅(SiOx)膜、氮化硅 (SiNx)膜、氧氮化硅(SiOxNy) (X > y)膜和氮氧化硅(SiNxOy) (x > y)膜等的含氧或氮的绝缘膜；DLC(类金刚石碳)等的含碳的膜；环氧、聚酰亚胺、聚酰胺、聚乙烯基苯酚、苯并环丁烯和丙烯等的有机材料；或硅氧烷树脂等硅氧烷材料的单层或叠层结构来形成。此外，硅氧烷材料相当于含有Si-O-Si键的材料。硅氧烷的骨架由硅(Si)和氧(0)的键构成。作为取代基，使用至少含有氢的有机基(例如，烷基或芳香烃)。作为取代基，还可以使用氟基团。或者，作为取代基，还可以使用至少含有氢的有机基和氟基团。导电膜174通过使用CVD法或溅射法等并且使用选自铝(Al)、钨(W)、钛(Ti)、 钽(Ta)、钼(Mo)、镍(Ni)、钼(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、钕(Nd)、碳(C)和硅 (Si)中的元素；以这些元素为主要成分的合金材料或化合物材料以单层或叠层结构形成。 以铝为主要成分的合金材料例如相当于以铝为主要成分并含有镍的材料；或以铝为主要成
26分并含有镍以及碳和硅的一方或双方的合金材料。导电膜174优选采用如下结构，例如阻挡膜、铝硅(Al-Si)膜、以及阻挡膜的叠层结构；阻挡膜、铝硅(Al-Si)膜、氮化钛(TiN)膜、 以及阻挡膜的叠层结构。此外，阻挡层相当于由钛、钛的氮化物、钼、或钼的氮化物构成的薄膜。由于铝和铝硅具有低电阻值并且便宜，所以最适合于形成导电膜174的材料。此外，可以通过提供上层和下层的阻挡层，防止产生铝或铝硅的小丘。此外，通过形成由高还原性的元素的钛构成的阻挡膜，即使在结晶半导体膜上产生薄的自然氧化膜，也可以还原该自然氧化膜而与结晶半导体膜良好地接触。本实施例可以与本说明书所示的其他实施方式或实施例组合来实施。实施例4在本实施例中，在下文中将参照附图，说明具有上述本发明的非易失性半导体存储装置且能够无接触地输入/输出数据的半导体器件的适用例子。根据使用方式，能够无接触地输入/输出数据的半导体器件还被称为RFID标签、ID标签、IC标签、IC芯片、RF标签、无线标签、电子标签或无线芯片。半导体器件800具有无接触地进行数据通讯的功能，并且包括高频电路810、电源电路820、复位电路830、时钟产生电路840、数据解调电路850、数据调制电路860、控制其它电路的控制电路870、存储电路880、以及天线890(图28A)。高频电路810是接收来自天线890的信号，并且将从数据调制电路860接收的信号输出到天线890的电路。电源电路820是根据接收信号，产生电源电位的电路。复位电路830是产生复位信号的电路。时钟产生电路840是基于从天线890输入的接收信号，产生各种时钟信号的电路。数据解调电路850是解调接收信号，且将该信号输出到控制电路870的电路。数据调制电路860是调制从控制电路870接收的信号的电路。此外，作为控制电路870，例如提供有代码取出电路910、代码判定电路920、CRC判定电路930、以及输出单元电路940。此外，代码取出电路 910是取出传送到控制电路870的指令所包括的多个代码的电路。代码判定电路920是将被取出的代码与相当于参考值的代码比较而判定指令内容的电路。CRC判定电路930是基于被判定的代码查出是否存在发送错误等的电路。接着，对上述的半导体器件的工作的一个例子进行说明。首先，天线890接收无线信号。无线信号经由高频电路810被传送到电源电路820，并且产生高电源电位(以下，写为VDD)。VDD被提供给半导体器件800所具有的各个电路。此外，经由高频电路810被传送到数据解调电路850的信号被解调(以下，解调信号)。而且，经由高频电路810并且经过复位电路830及时钟产生电路840的信号以及解调信号被传送到控制电路870。被传送到控制电路870的信号由代码取出电路910、代码判定电路920、以及CRC判定电路930等分析。然后，根据被分析的信号输出存储在存储电路880内的半导体器件的信息。被输出的半导体器件的信息经过输出单元电路940而被编码。再者，被编码的半导体器件800的信息由数据调制电路860调制，从天线890作为无线信号被发送。此外，低电源电位(以下， VSS)在构成半导体器件800的多个电路中是通用的，并且可以将VSS作为GND而使用。此外，可以将本发明的非易失性半导体存储装置适用于存储电路880。由于本发明的非易失性半导体存储装置可以降低驱动电压，从而能够延长可以无接触地进行数据通讯的距离。这样，通过将信号从读取/写入器传送到半导体器件800，并且由读取/写入器接收从该半导体器件800传送来的信号，可以读出半导体器件的数据。
此外，半导体器件800既可以是通过使电磁波整流化和平滑化将电力供给于各个电路的半导体器件，又可以是安装电池并且利用电磁波给电池充电将电力供给于各电路的半导体器件。接着，对能够无接触地输入/输出数据的半导体器件的使用形态的一个例子进行说明。在包括显示部分3210的便携式终端的侧面设置有读取/写入器3200，并且在产品 3220的侧面设置有半导体器件3230(图^B)。当将读取/写入器3200伸向设置在产品 3220上的半导体器件3230时，有关产品的信息诸如原材料、原产地、各生产过程的检查结果、流通过程的历史、以及产品说明等被显示在显示部分3210上。此外，当使用传送带搬运产品3260时，可以利用读取/写入器3240和设置在产品3260上的半导体器件3250，对该产品3260进行检查(图^C)。像这样，通过将半导体器件适用于系统，可以容易获得信息并且实现高功能化和高附加价值化。此外，本发明的非易失性半导体存储装置可以应用于具有存储器的所有领域的电子设备中。例如，作为利用本发明的非易失性半导体存储装置的电子设备，可以举出影像拍摄装置(摄像机、数字照相机等)、护目镜型显示器(头戴显示器)、导航系统、音频再现装置(汽车音响、音响组件等)、计算机、游戏机、便携式信息终端(移动计算机、移动电话、便携式游戏机或电子书等)、具有记录媒质的图像再现装置(具体地说，能够再现记录媒质比如数字通用盘(DVD)等并且具有能够显示其图像的显示器的装置)等。图29A至29E示出这些电子设备的具体实例。图29A和29B示出数字照相机。此外，图^B为示出图^A的背面的图。该数字照相机包括框体2111、显示部分2112、镜头2113、操作键2114、以及快门2115等。此外，该数字照相机还包括可取出的非易失性存储器2116，并且具有将使用该数字照相机照相的数据存储在存储器2116中的结构。通过使用非易失性半导体存储装置，可以将本发明NAND 型非易失性存储器的数据擦除方法应用于存储器2116。此外，图29C示出移动电话作为移动终端的典型实例。该移动电话包括框体2121、 显示部分2122、以及操作键2123等。此外，该移动电话还安装有可取出的非易失性存储器 2125，并且可以将该移动电话的电话号码等的数据、图像、音频数据等存储在存储器2125 中并再现。通过使用非易失性半导体存储装置，可以将本发明NAND型非易失性存储器的数据擦除方法应用于存储器2125。此外，图29D示出数字音响设备作为音响组件的一个典型实例。图29D所示的数字音响设备包括主体2130、显示部分2131、存储器部分2132、操作部分2133、以及耳机2134 等。此外，还可以使用头戴式受话器或无线耳机而代替耳机2134。通过使用非易失性半导体存储装置，可以将本发明NAND型非易失性存储器的数据擦除方法应用于存储器2132。此外，可以通过使用存储容量为20至200千兆字节(GB)的NAND型非易失性存储器操作操作部分2133，而存储并再现图像或音频(音乐)。此外，显示部分2131可以通过在黑色背景上显示白色文字，而抑制耗电量。这是尤其在便携式音响组件中有效的。此外，设置在存储器部分2132中的非易失性半导体存储装置还可以具有可取出的结构。此外，图^E示出电子书(也称作电子纸)。该电子书包括主体2141、显示部分 2142、操作键2143、以及存储器部分2144。此外，该电子书既可以在主体2141中内部装有调制解调器，又可以具有以无线方式输出/输入信息的结构。通过使用非易失性半导体存储装置，可以将本发明NAND型非易失性存储器的数据擦除方法应用于存储器2144。此外， 可以通过使用存储容量为20至200千兆字节(GB)的NAND型非易失性存储器操作操作键 2143，而存储并再现图像或音频(音乐)。此外，设置在存储器部分2144中的非易失性半导体存储装置可以具有可取出的结构。如上所述，本发明的NAND型非易失性存储器的数据擦除方法的适用范围很广泛， 只要具有存储器，就可以应用于所有领域的电子设备中。此外，本实施例可以与本说明书中的实施方式以及其他实施例的任何记载自由组合而实施。本说明书根据2006年3月31日在日本专利局受理的日本专利申请编号 2006-101219而制作，所述申请内容包括在本说明书中。
权利要求
1.一种非易失性半导体存储器件，包括 包括沟道形成区的单晶半导体； 所述沟道形成区上面的第一绝缘层；中间夹着所述第一绝缘层而形成在所述沟道形成区上面的电荷存储层； 所述电荷存储层上面的氮化膜； 所述氮化膜上面的第二绝缘层；以及中间夹着所述氮化膜和所述第二绝缘层而形成在所述电荷存储层上面的控制栅极。
2.如权利要求1所述的非易失性半导体存储器件，其特征在于， 所述第二绝缘层包括从以下组中选择出的材料氧化铝、氧化铪、氧化钽。
3.如权利要求1所述的非易失性半导体存储器件，其特征在于，所述电荷存储层由以下材料形成含有锗的材料或者具有含有硅和锗的氮化物的材料。
4.如权利要求1所述的非易失性半导体存储器件，其特征在于， 所述单晶半导体被包括在SOI衬底中。
5.一种用于从根据权利要求1所述的非易失性半导体存储器件中擦除数据的方法，所述非易失性半导体存储器件进一步包括位线；源线；具有第一非易失性存储元件和第二非易失性存储元件的NAND型单元；以及选择晶体管，其中，所述第一非易失性存储元件和第二非易失性存储元件串联连接， 其中，所述第一非易失性存储元件和第二非易失性存储元件各包括半导体、中间夹着隧道绝缘膜而形成在所述半导体上面的电荷存储层、以及中间夹着绝缘膜而形成在所述电荷存储层上面的控制栅极；所述NAND型单元的一个端子通过所述选择晶体管连接于所述位线；以及所述NAND型单元的另一个端子连接于所述源线， 其特征在于，所述方法具有如下步骤通过对所述位线和所述源线施加第一电位，对所述第一非易失性存储元件的所述控制栅极施加第二电位，而且对所述第二非易失性存储元件的所述控制栅极施加不同于所述第二电位的第三电位，而放出存储在所述第一非易失性存储元件的所述电荷存储层中的电荷。
6.一种电子器件，其特征在于，包括根据权利要求1所述的非易失性半导体存储器件。
7.一种非易失性半导体存储器件，包括 包括沟道形成区的单晶半导体； 所述沟道形成区上面的第一绝缘层； 所述第一绝缘层上面的第一氮化膜；中间夹着所述第一绝缘层和所述第一氮化膜而形成在所述沟道形成区上面的电荷存储层；所述电荷存储层上面的第二氮化膜； 所述第二氮化膜上面的第二绝缘层；以及中间夹着所述第二氮化膜和所述第二绝缘层而形成在所述电荷存储层上面的控制栅
8.如权利要求7所述的非易失性半导体存储器件，其特征在于， 所述第二绝缘层包括从以下组中选择出的材料氧化铝、氧化铪、氧化钽。
9.如权利要求7所述的非易失性半导体存储器件，其特征在于，所述电荷存储层由以下材料形成含有锗的材料或者具有含有硅和锗的氮化物的材料。
10.如权利要求7所述的非易失性半导体存储器件，其特征在于， 所述单晶半导体被包括在SOI衬底中。
11.一种用于从根据权利要求7所述的非易失性半导体存储器件中擦除数据的方法， 所述非易失性半导体存储器件进一步包括位线；源线；具有第一非易失性存储元件和第二非易失性存储元件的NAND型单元；以及选择晶体管，其中，所述第一非易失性存储元件和第二非易失性存储元件串联连接， 其中，所述第一非易失性存储元件和第二非易失性存储元件各包括半导体、中间夹着隧道绝缘膜而形成在所述半导体上面的电荷存储层、以及中间夹着绝缘膜而形成在所述电荷存储层上面的控制栅极；所述NAND型单元的一个端子通过所述选择晶体管连接于所述位线；以及所述NAND型单元的另一个端子连接于所述源线， 其特征在于，所述方法具有如下步骤通过对所述位线和所述源线施加第一电位，对所述第一非易失性存储元件的所述控制栅极施加第二电位，而且对所述第二非易失性存储元件的所述控制栅极施加不同于所述第二电位的第三电位，而放出存储在所述第一非易失性存储元件的所述电荷存储层中的电荷。
12.一种电子器件，其特征在于，包括根据权利要求7所述的非易失性半导体存储器件。
13.一种非易失性半导体存储器件，包括 包括沟道形成区的半导体；所述沟道形成区上面的第一绝缘层；中间夹着所述第一绝缘层而形成在所述沟道形成区上面的浮动栅； 所述浮动栅上面的第二绝缘层；以及中间夹着所述第二绝缘层而形成在所述浮动栅上面的控制栅极，其中，所述浮动栅包括第一层和第二层，所述第一层包括带隙小于所述沟道形成区的材料，并且所述第二层包括从以下组中选择出的材料金属、金属合金、金属化合物。
14.如权利要求13所述的非易失性半导体存储器件，其特征在于， 所述第一层包括电阻率低于所述沟道形成区的材料。
15.如权利要求13所述的非易失性半导体存储器件，其特征在于， 所述沟道形成区的带隙和所述第一层的带隙之间的差大于等于0. IeV0
16.如权利要求13所述的非易失性半导体存储器件，其特征在于，所述第二层至少包括以下之一钨、钽、钛、钼、氮化钽、氮化钨、氮化钼、氮化钛。
17.如权利要求13所述的非易失性半导体存储器件，其特征在于，所述第一绝缘层包括氧化硅层和形成在所述氧化硅层上面的氧氮化硅层。
18.如权利要求17所述的非易失性半导体存储器件，其特征在于， 所述浮动栅与所述氧氮化硅层相接触。
19.如权利要求17所述的非易失性半导体存储器件，其特征在于，利用等离子体处理氧化所述半导体来形成所述氧化硅层，利用等离子体处理氮化所述氧化硅层来形成所述氧氮化硅层。
20.一种电子器件，其特征在于，包括根据权利要求13所述的非易失性半导体存储器件。
21.一种非易失性半导体存储器件，包括 包括沟道形成区的半导体；所述沟道形成区上面的第一绝缘层；中间夹着所述第一绝缘层而形成在所述沟道形成区上面的浮动栅； 所述浮动栅上面的第二绝缘层；以及中间夹着所述第二绝缘层而形成在所述浮动栅上面的控制栅极， 其中，所述浮动栅包括第一层和第二层，由所述第一绝缘层形成的对所述第一层中的电子的能量势垒高于由所述第一绝缘层形成的对所述沟道形成区中的电子的能量势垒。所述第二层包括从以下组中选择出的材料金属、金属合金、金属化合物。
22.如权利要求21所述的非易失性半导体存储器件，其特征在于， 所述第一层包括锗或者锗化合物。
23.如权利要求21所述的非易失性半导体存储器件，其特征在于， 所述第一层的厚度大于等于Inm小于等于20nm。
24.如权利要求22所述的非易失性半导体存储器件，其特征在于， 所述锗化合物是氧化锗或者氮化锗。
25.如权利要求21所述的非易失性半导体存储器件，其特征在于，所述第二层至少包括以下之一钨、钽、钛、钼、氮化钽、氮化钨、氮化钼、氮化钛。
26.如权利要求21所述的非易失性半导体存储器件，其特征在于，所述第一绝缘层包括氧化硅层和形成在所述氧化硅层上面的氧氮化硅层。
27.如权利要求沈所述的非易失性半导体存储器件，其特征在于， 所述浮动栅与所述氧氮化硅层相接触。
28.如权利要求沈所述的非易失性半导体存储器件，其特征在于，利用等离子体处理氧化所述半导体来形成所述氧化硅层，利用等离子体处理氮化所述氧化硅层来形成所述氧氮化硅层。
29.一种电子器件，其特征在于，包括根据权利要求21所述的非易失性半导体存储器件。
全文摘要
本发明的目的在于提供不使用P阱或N阱等衬底端子，而放出对非易失性存储元件的电荷存储层注入的电荷的方法，作为NAND型非易失性存储器的数据擦除方法。在NAND型非易失性存储器的数据擦除方法中，通过对位线和源线施加第一电位，对第一非易失性存储元件的控制栅极施加第二电位，而且对第二非易失性存储元件的控制栅极施加与第二电位不同的第三电位，而放出存储在第一非易失性存储元件的电荷存储层中的电荷。
文档编号H01L27/115GK102403319SQ20111025731
公开日2012年4月4日 申请日期2007年3月21日 优先权日2006年3月31日
发明者三宅博之, 宫崎彩, 山崎舜平, 纳光明 申请人:株式会社半导体能源研究所