专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种包括反熔丝作为存储器件的半导体器件。
背景技术：
一种类型的存储器件是不能重写的非易失性存储器(OTP —次可编程器件)。OTP 器件典型地被已知为下述存储器件类型，其具有电传导路径(熔丝)，该电传导路径由与栅电极相同的材料(例如多晶硅)或与布线相同的材料(例如铜或铝)制成且由于熔融或电子迁移而断裂。近年来，对于OTP器件存在着需求，很难对该OTP器件的内部写入信息进行分析。 包含断裂或烧断的熔丝的存储器件类型具有如下问题，诸如图像处理的方法可以很容易分析熔丝是否断裂，从而能够分析器件中写入的信息，对于在Greg W1Imarm等人中描述的实例，"A Commercial Field-Programmable Dense eFUSE Array Memory with99.999% Sense Yield for 45nm SOI CMOS” 2008 IEEE INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE, SESSION 22,22.4。近年来，已经开发了反熔丝型存储器件作为OTP器件。这种反熔丝型存储器件(例如参见日本专利No. 4410101和日本未审查专利公布No. 2009-290189)通过将比击穿电压高的电压施加到诸如栅极绝缘膜的绝缘体(电介质)膜或MIM电容器以破坏绝缘来写信息。在设定适当的用于破坏膜的条件之后破坏其栅极绝缘膜的反熔丝型存储器件中不能够进行用例如通过图像处理的分析。
发明内容
然而，即使对于反熔丝型存储器件，也可以利用例如电压对比方法的技术来分析电极(例如栅电极)上电荷积聚的存在，以分析器件中写入的信息。能够分析这些反熔丝型存储器件并且能够读取他们的信息的原因如下。如果绝缘体膜(例如栅极绝缘膜)没有被破坏，那么当电荷辐射到耦合到电极的布线中时，这些电荷积聚在电极上。然而如果绝缘体膜已经被破坏，那么辐射到耦合到电极的布线中的电荷通过绝缘体膜逃逸到下层(例如衬底)。因此，利用分析是否在电极上存在电荷积聚的技术，可以分析写入存储器件的信息。根据本发明的一方面，提供一种半导体器件，包括反熔丝，其由栅极绝缘膜，栅电极和第一扩散层构成；第二扩散层，其与第一扩散层的导电类型相同，且通过器件隔离膜与第一扩散层隔离；栅极布线，其与栅电极集成为一体，并且在器件隔离膜上延伸；和公共接触，其将栅极布线耦合到第二扩散层，且其中第二扩散层仅耦合到公共接触。在反熔丝中写入信息会破坏栅极绝缘膜的绝缘性。因此，反熔丝的栅电极耦合到
4衬底。换句话说，当信息已经写入反熔丝时，与第一扩散层的半导体导电类型相同的栅电极，用作相对衬底的二极管。然而，在本发明中，反熔丝的栅电极通过栅极布线和公共接触耦合到第二扩散层。换句话说，反熔丝的栅电极通过栅极布线、公共接触和第二扩散层恒定地构造成相对衬底的二极管。第二扩散层与第一扩散层的导电类型相同。因此，如果限于用来分析电极(例如栅电极)上是否存在电荷积聚的技术，那么本发明的结构将总是表现为与反熔丝写入有信息时相同的状态。因此，本发明能够提供一种即使利用分析是否在电极上存在电荷积聚的技术也不能分析其写入信息的半导体器件。如果第二扩散层耦合到其它布线，那么反熔丝的栅电极就通过公共接触和第二扩散层耦合到其它布线。在这种情况下，存在即使电压施加到反熔丝以写入信息时反熔丝的栅极绝缘膜也不会被破坏的可能性。然而在本发明中，第二扩散层仅耦合到公共接触，从而半导体器件处于浮置状态。因此，即使已经提供了公共接触和第二扩散层，本发明的结构也能够抑制在反熔丝中出现写入缺陷。因此，本发明提供一种即使利用分析在电极上是否存在电荷积聚的技术也不能分析其写入信息的半导体器件。
图1是示出第一实施例的半导体器件的结构的平面图；图2是示出沿着图1中的线A-A’的截面的一部分的图；图3是示出沿着图1中的线B-B’的截面的一部分的图；图4是示出写入反熔丝之后的状态的沿着线A-A’的横截面图；图5是示出图1的修改的平面图；图6是用来描述第二实施例的半导体器件的结构的沿着线B-B’的横截面图；图7是示出第三实施例的半导体器件的结构的平面图；图8是示出沿着图7中的线B-B’的截面的一部分的图；和图9是示出第五实施例的半导体器件的结构的平面图。
具体实施例方式接下来参考图描述本发明的实施例。在所有图中，相同的结构要素赋予相同的附图标记，并省略了多余的描述。第一实施例图1是示出第一实施例的半导体器件的结构的平面图。图2是示出沿着图1中的线A-A’的截面的一部分的图。图3是示出沿着图1中的线B-B’的截面的一部分的图。该实施例的半导体器件包括存储器件10，如图1中所示。存储器件10由反熔丝12、第二扩散层126、栅极布线IM和公共接触220组成。反熔丝12由栅极绝缘膜112 (图2中所示)、栅电极114和第一扩散层116组成。第二扩散层1 借助器件隔离膜102与第一扩散层116 隔离，并与第一扩散层116的导电类型相同。栅极布线124与栅电极114集成为一个整体， 并在器件隔离膜102上延伸。公共接触220使栅极布线IM与第二扩散层1 耦合。栅电极114是注入(掺杂)有与第一扩散层116相同导电类型的杂质的半导体，例如多晶硅。第二扩散层1 仅耦合到公共接触220。接下来更详细地描述本发明。
本实施例的半导体器件由利用例如硅衬底的半导体衬底100组成。反熔丝12例如由与MOS晶体管或MOS电容器相同的结构组成，其包括层压在栅极绝缘膜112上的栅电极114，并且在栅电极114的两侧上进一步包括第一栅极扩散层116，如从平面图所看到的。 例如，栅极绝缘膜112是氧化硅膜，其具有例如3nm或更小的膜厚度。例如，第一扩散膜116 是N导电型。半导体衬底100上的至少包括反熔丝12和第二扩散层126的区域是与第一扩散层116相反的导电类型，如P型导电型。在本实施例中，导电与第一扩散层116相反的相反导电类型的阱101，形成在半导体器件100上。地电压电势经由接触210施加到两个第一扩散层116上。然而，反熔丝12并不限于上述结构。第一扩散层116可以是ρ导电类型，阱101可以是N导电类型。在这种情形下，电源电压施加到接触210。栅电极114形成为与栅极布线IM集成的结构。栅电极114和栅极布线IM例如由多晶硅构成，并且包含与第一扩散层116和第二扩散层1 相同的杂质。因此，栅电极 114和栅极布线IM与第一扩散层116和第二扩散层126的导电类型相同。栅电极114和栅极布线IM经由接触230耦合到位线。位线耦合到反熔丝12的控制晶体管(图中没有示出)。器件隔离膜102使形成第二扩散层126的第二扩散层形成区域与其它区域隔离。 虚设栅极绝缘膜122(图3中示出)形成在该第二扩散层形成区域中。栅极布线IM经由器件隔离膜102形成，并经由虚设栅极绝缘膜122在定位在第二扩散层形成区域中的半导体器件100上延伸。换句话说，本实施例中的第二扩散层1 和栅极布线124由与MOS晶体管或MOS电容器相同的结构构成。在本实施例中，虚设栅极绝缘膜122在与栅极绝缘膜 112相同的工艺中形成，并且与栅极绝缘膜112的厚度相同。第二扩散层1 在与第一扩散层116相同的工艺中制造。公共接触102同时耦合到栅极布线IM和第二扩散层126。换句话说，栅极布线1 经由公共接触220短接到第二扩散层126。除了在衬底100或阱110 上形成二极管之外，第二扩散层126仅耦合到公共接触220，没有电耦合到其他地方。在本图中示出的实例中，公共接触220仅耦合到第二扩散层126中的一个，没有跨过栅极布线 124 ；然而，公共接触220可以耦合到两个第二扩散层126，同时跨过栅极布线124。而且，可以将第二扩散层126制造为仅与栅极布线124的一个侧表面相邻。在栅电极114和栅极布线124的侧壁上制造侧壁118(图2和图3中示出)。通过从底部向上按氧化硅膜、氮化硅膜和氧化硅膜的顺序形成的叠层制造侧壁118。然而，这种侧壁118的组成并不限于在本图中示出的实例。接触210、230和公共接触220由诸如嵌入在层间电介质膜200中的钨的导电元件制成。蚀刻停止膜202形成在该层间电介质膜200的下面。接触210、230和公共接触220 穿过层间电介质膜200和蚀刻停止膜202。为了在层间电介质膜200中嵌入接触210、230 和公共接触220，必须通过蚀刻在层间电介质膜200中形成连接孔。在层间电介质膜200中形成连接孔时，蚀刻停止膜202用作蚀刻停止。层间电介质膜200是由氧化硅作为主要元素构成的膜，并且蚀刻停止膜202是氮化硅膜。在图1示出的实例中，按从栅电极114延伸的方向看的顺序，排列接触230、反熔丝12和第二扩散层126，然而，本发明并不限于本实例中所示的顺序。例如，反熔丝12、接触230和第二扩散层1 可以以图5示出的顺序排列。接下来，参考图1至图4，描述本实施例的功能和效果。图4是示出进行反熔丝12
6中的写入之后的反熔丝12的状态的沿着线A-A’的截面图。本发明人进行研究的结果示出当在写入反熔丝12中之后破坏了栅极绝缘膜112的部分113中的绝缘时，与栅电极114 和第一扩散层116的导电类型相同或者换句话说与半导体衬底100的导电类型相反的杂质 (掺杂)区域104形成在该部分113下面的位置并且位于半导体衬底100上。该杂质区域 104和半导体衬底100形成二极管。然而，甚至在将通过栅电极114和半导体衬底100形成二极管的情况下，即使在反熔丝12中进行写入，也可以不形成杂质区域104。在典型的反熔丝型存储器件中，当杂质区域104为N型且半导体衬底100是P型时，因此能够通过负电荷是否已经积聚在栅电极114上来确定在反熔丝12中是否进行了写入。相反，当杂质区域104是P型并且半导体衬底100为N型时，通过在栅电极114上积聚了正电荷，能够确定反熔丝12进行了写入。相反，在本实施例中，反熔丝12的栅电极114经由栅极布线IM和公共接触220 耦合到第二扩散层126。第二扩散层1 和半导体衬底100形成二极管，然而该二极管与通过杂质区域104和半导体层100形成的二极管的导电类型相同。如果利用限于分析在栅电极114上出现电荷积聚的技术，那么本实施例中描述的结构恒定地处于与信息写入反熔丝时相同的状态。通过利用分析在电极上是否存在电荷积聚的技术不能分析在反熔丝上写入的信息。这里如果第二扩散层1 耦合到布线或除公共接触之外的接触上，那么反熔丝12 的栅电极通过公共接触220和第二扩散层1 耦合到其他布线。在这种情形下，即使施加了用于在反熔丝12上进行写入的电压，反熔丝12的栅极绝缘膜的绝缘也不会被破坏。与上述相反，在本实施例中，第二扩散层1 仅耦合到公共接触220，因此其与栅极布线IM的电压电势相同。因此，即使存在公共接触220和第二扩散层126，也防止了在反熔丝12上出现写入缺陷。接下来，考虑栅极绝缘膜112和虚设栅极绝缘膜122的厚度为2nm的情况。向栅电极114施加6. 5伏特的电压，在第一扩散层116中栅电极114侧的侧截面上和栅电极114 的下面形成反转层。第一扩散层116处于地电势，所以该反转层也处于地电压电势。因此， 向栅极绝缘膜112施加6. 5伏特的电压破坏了栅极绝缘膜112的绝缘性。与施加到栅电极 114的电压相同的电压也施加到栅极布线IM上，然而，第二扩散层1 经由公共接触220 短接到栅极布线124，使得形成在栅极布线IM下面的反转层也处在与栅极布线IM相同的电压电势。因此，没有电压施加到虚设栅极绝缘膜122，并因此没有破坏虚设栅极绝缘膜 122的绝缘性。在读取反熔丝12中写入的信息时，优选施加例如大约1. 8伏特的电压。例如，与在其中已经写入信息的反熔丝12中流动的大约50μ A的电流相比，在没有写入有信息的反熔丝12中仅有大约InA的电流流动。因此确定反熔丝12中是否存在写入是很简单的。形成公共接触220的工艺可以利用与例如在SRAM上形成公共接触相同的工艺。因此，形成公共接触220的工艺可以利用具有已经确立的技术的制造工艺。第二实施例图6是用来描述第二实施例的半导体器件的结构的截面图，并且与第一实施例中的图3等效。除了虚设栅极绝缘膜122的厚度比栅极绝缘膜112厚之外，本实施例的半导体器件与第一实施例中的结构相同。如果例如反熔丝12的控制晶体管的栅极绝缘膜比反熔丝12的栅极绝缘膜112厚，那么虚设栅极绝缘膜122可以在与控制晶体管的栅极绝缘相同的工艺中形成。在这种情况下，虚设栅极绝缘膜122获得与控制晶体管的栅极绝缘膜相同的厚度。本实施例也可以呈现与第一实施例相同的效果。而且，虚设栅极绝缘膜122的厚度比栅极绝缘膜112的厚度大，使得在反熔丝12中进行写入时，能够抑制虚设栅极绝缘膜 122在栅极绝缘膜112的损坏之前损坏。第三实施例图7是示出第三实施例的半导体器件的结构的平面图。图8是示出沿着图7中的线B-B’的截面的一部分的图。除了以下几点之外，本实施例的半导体器件与第一实施例的半导体器件相同。首先，栅极布线IM在器件隔离膜102上延伸，而没有在第二扩散层形成区域上延伸。换句话说，当从平面图观察时，器件隔离区域102定位在栅极布线IM和第二扩散层 1 之间。而且，没有形成在第二扩散层形成区域中形成的虚设栅极绝缘膜122。公共接触 220与栅极布线124、器件隔离区域102和第二扩散层1 接触。处于与第一实施例相同的原因，本实施例也呈现出即使通过利用分析是否在电极中存在电荷积聚的技术也不能分析写入信息的效果。而且，栅极布线1 没有在第二扩散层形成区域上延伸，因此即使存在公共接触220和第二扩散层126，也能够防止产生熔丝12 中的写入缺陷。而且，在层间电介质膜200中制造连接孔以嵌入公共接触220时，蚀刻停止膜202 用作蚀刻停止。当形成连接孔时，蚀刻停止膜202是最后通过蚀刻移除的。这里，器件隔离区域102(例如，氧化硅膜)与图6中的侧壁118相比足够厚，所以即使在制造用于嵌入公共接触220的连接孔时部分地移除器件隔离膜102，也能够防止公共接触220耦合到半导体衬底100中没有形成第二扩散层126的区域和产生电流泄漏点。第四实施例除了以下几点之外，本实施例的半导体器件与第一实施例的半导体器件相同。在本实施例中，至少位于第二扩散层形成区域中的部分栅极布线124与第二扩散层126的导电类型相反，并且例如为P导电类型。换句话说，在本实施例中，栅极布线IM 和第二扩散层126与掩埋沟道型MOS晶体管的结构相同。本实施例也呈现出与第一实施例相同的效果。而且，至少位于第二扩散层形成区域中的部分栅极布线1 是相反导电类型的，其在与第二扩散层相反的方向上导电。因此， 在电压施加到栅极布线124时，形成在虚设栅极绝缘膜122下面的反转层形成在比第一实施例更深的位置。换句话说，栅极布线1 与反转层分离得比第一实施例稍远，所以在电气特性方面，虚设栅极绝缘膜122厚。因此，在写入到反熔丝12上时，能够防止虚设栅极绝缘膜122在栅极绝缘膜112损坏之前损坏。第五实施例图9是示出第五实施例的半导体器件的结构的平面图。本实施例的半导体器件包含多个在第一至第四实施例的每个中示出的存储器件10。控制晶体管20分别提供在多个存储器件10的每个中。这些控制晶体管20可以与反熔丝12的导电类型相同，或者可以是相反的导电类型。
更具体地，如从平面图看到的，反熔丝形成区域106设定在半导体器件中。在该反熔丝形成区域106中，仅彼此相邻地布置以上的多个存储器件10。在这些存储器件10之间没有形成其它器件。控制晶体管20 —起安装在控制晶体管形成区域108中，控制晶体管形成区域108 是与反熔丝形成区域106分离的区域。通过由上布线层形成的耦合线410，控制晶体管20 耦合到存储器件10的栅极布线124和栅电极114。控制晶体管20可以与反熔丝12的导电类型相同，或者可以是相反的导电类型。而且，如果反熔丝12与第一实施例的结构相同，那么控制晶体管20的栅极绝缘膜的厚度等于虚设栅极绝缘膜122的厚度。本实施例也呈现了与第一至第四实施例相同的效果。而且，耦合栅电极113、栅极布线IM和控制晶体管20的耦合线410是利用比栅电极114和栅极布线IM更高的层中的布线层形成的。因此，能够在不担心控制晶体管20和存储器件10的位置的情况下，形成耦合线410，从而能够使半导体器件被制造得更小。虽然参考附图已经描述了本发明的实施例，然而这些实施例仅仅是示例，并且也可以使用上述之外的结构。
权利要求
1.一种半导体器件，包括反熔丝，所述反熔丝包含栅极绝缘膜、栅电极和第一扩散层；第二扩散层，所述第二扩散层与所述第一扩散层的导电类型相同，并且借助于器件隔离膜与所述第一扩散层隔离；栅极布线，所述栅极布线与所述栅电极集成为一体并且在所述器件隔离膜上延伸；和公共接触，所述公共接触将所述栅极布线耦合到所述第二扩散层， 其中所述栅电极由被注入有与所述第一扩散层相同的导电类型的杂质的半导体构成， 并且所述第二扩散层仅耦合到所述公共接触。
2.根据权利要求1的半导体器件，包括 多个反熔丝；和控制晶体管，所述控制晶体管安装在所述反熔丝的每一个中以控制所述反熔丝中的写入，其中所述第二扩散层、所述栅极布线和所述公共接触分别安装在所述反熔丝的每一个中。
3.根据权利要求2的半导体器件，包括 包含所述反熔丝的反熔丝形成区域，其中仅所述反熔丝、所述第二扩散层、所述栅极布线和所述公共接触形成在衬底中的所述反熔丝形成区域中，并且其中多个控制晶体管形成在控制晶体管形成区域中，所述控制晶体管形成区域是与所述反熔丝形成区域分离的区域。
4.根据权利要求1的半导体器件，其中所述器件隔离膜使包含所述第二扩散层的第二扩散层形成区域与其它器件隔离， 并且包含形成在所述第二扩散层形成区域上的虚设栅极绝缘膜，并且其中在形成为通过所述器件隔离膜之后，所述栅极布线在所述第二扩散层形成区域上的位置处、借助于所述虚设栅极绝缘膜在衬底上延伸。
5.根据权利要求4的半导体器件，其中，所述虚设栅极绝缘膜比所述栅极绝缘膜厚。
6.根据权利要求5的半导体器件，包括控制所述反熔丝中的写入的控制晶体管， 其中所述虚设栅极绝缘膜与所述控制晶体管的栅极绝缘膜的膜厚度相同。
7.根据权利要求4的半导体器件，其中所述栅极布线由半导体形成，而且至少定位在所述虚设栅极绝缘膜上的部分的导电类型与所述第二扩散层的导电类型相反。
8.根据权利要求1的半导体器件，其中所述器件隔离膜使包含所述第二扩散层的第二扩散层形成区域与其它器件隔离， 其中从平面视图看时，所述器件隔离膜定位在所述栅极布线和所述第二扩散层之间，并且其中所述公共接触与所述栅极布线、所述器件隔离膜和所述第二扩散层接触。
9.根据权利要求8的半导体器件，包括蚀刻停止膜，所述蚀刻停止膜形成在所述器件隔离膜、所述第二扩散层和所述栅极布线上；和层间电介质膜，所述层间电介质膜形成在所述蚀刻停止膜上， 其中所述公共接触穿过所述层间电介质膜和所述蚀刻停止膜。
全文摘要
本发明提供一种半导体器件。具体地，提供一种即使利用确定在电极上是否存在电荷积聚的方法也不能分析内部写入信息的反熔丝。该反熔丝包括栅极绝缘膜、栅电极和第一扩散层。第二扩散层通过器件隔离膜与第一扩散层隔离，并且与第一扩散层的导电类型相同。栅极布线形成为与栅电极成为一体，并且在器件隔离膜上延伸。公共接触将栅极布线耦合到第二扩散层。栅电极由掺杂有与第一扩散层导电类型相同的杂质的诸如多晶硅的半导体材料构成。第二扩散层仅耦合到公共接触。
文档编号H01L23/525GK102446899SQ20111030092
公开日2012年5月9日 申请日期2011年9月29日 优先权日2010年10月1日
发明者大沼卓司, 日高宪一, 津田浩嗣, 石毛清一, 窪田吉孝, 高冈洋道 申请人:瑞萨电子株式会社