三维半导体器件的制作方法

专利名称：三维半导体器件的制作方法
技术领域：
本公开在此涉及半导体器件，更具体地，涉及三维半导体器件。
背景技术：
半导体器件对于电子工业可以是有吸引力的，原因在于其小尺寸、多功能性能和/ 或低制造成本。例如，随着电子工业的发展，高性能的半导体器件和/或低成本的半导体器件得到增加的需求。为了解决这些需求，半导体器件变得更加高度集成。特别地，半导体存储器件的集成密度增加从而存储更多的逻辑数据。由单位存储单元占据的平面面积会直接影响二维半导体存储器件的集成密度。换句话说，二维半导体存储器件的集成密度会受到最小特征尺寸影响，该最小特征尺寸与用于形成精细图案的加工技术有关。然而，在改善用于形成精细图案的加工技术方面会存在限制。另外，会需要高成本的设备或装置来形成精细图案。因而，制造高集成的半导体存储器件的成本可能相对较高。已经提出三维半导体存储器件以解决以上一些限制。三维半导体存储器件包括三维排列的多个存储单元。然而，在三维半导体存储器件的制造中，由于其结构配置而可发生各种问题。结果，三维半导体存储器件的可靠性和/或电性能可能相对较弱。

发明内容
根据一些实施方式，三维半导体存储器件可以包括在基板上沿第一方向延伸的层叠结构。该层叠结构可以包括交替并重复地层叠的栅图案和绝缘图案。该层叠结构还可以包括第一部分和第二部分。在基本垂直于第一方向的第二方向上该层叠结构的第二部分可以具有比第一部分窄的宽度。该器件还可以包括穿过层叠结构的多个竖直有源图案。该器件还可以包括在多个竖直有源图案的其中之一的侧壁与相应的各所述栅图案之间的多层电介质层。该器件可以另外包括在与层叠结构的一侧相邻的基板上的公共源极区。该器件还可以包括在公共源极区上的带接触插塞。带接触插塞可以与层叠结构的第二部分相邻。在一些实施方式中，层叠结构的第一部分可以具有基本平行于第一方向延伸的相对的第一侧壁和第二侧壁。层叠结构的第二部分可以具有相对的第一侧壁和第二侧壁。此夕卜，层叠结构的第二部分的第一侧壁可以朝向层叠结构的第二部分的第二侧壁凹入，从而当从平面图看时具有凹入形状。此外，带接触插塞可以与层叠结构的第二部分的第一侧壁相邻。在一些实施方式中，层叠结构的第一和第二部分的第二侧壁可以限定基本在第一方向上延伸的基本平坦的侧壁。在一些实施方式中，层叠结构的第二部分的第二侧壁朝向层叠结构的第二部分的第一侧壁凹入，从而当从平面图看时具有凹形状。在一些实施方式中，公共源极区可以基本在第一方向上延伸。此外，公共源极区可以包括与层叠结构的第一部分相邻的非着陆部分以及与层叠结构的第二部分相邻的着陆部分。此外，着陆部分和非着陆部分每个可以具有在第二方向上的宽度。此外，着陆部分的宽度可以大于非着陆部分的宽度。在一些实施方式中，所述器件还可以包括在公共源极区上的隔离图案。此外，带接触插塞可以穿过隔离图案以电连接到公共源极区。在一些实施方式中，所述器件还可以包括在层叠结构的侧壁上的绝缘间隔物。此夕卜，绝缘间隔物的一部分可以在带接触插塞与层叠结构的第二部分之间。此外，带接触插塞可以接触绝缘间隔物。在一些实施方式中，所述器件还可以包括位线和带线，该位线电连接到多个竖直有源图案中的其中之一的上端，该带线电连接到带接触插塞。在一些实施方式中，位线和带线可以基本共面；位线和带线可以基本在第二方向上延伸。在一些实施方式中，多层电介质层可以覆盖相应的各栅图案的顶表面和底表面。根据一些实施方式，三维半导体存储器件可以包括在基板上沿第一方向平行地延伸的多个层叠结构。多个层叠结构可以在基本垂直于第一方向的第二方向上彼此分离，且多个层叠结构中的每一个可以包括交替且重复地层叠的栅图案和绝缘图案。该器件还可以包括穿过多个层叠结构中的相应的层叠结构的多个竖直有源图案。该器件还可以包括在多个竖直有源图案的各侧壁与相应的各栅图案之间的多个多层电介质层。该器件可以另外包括多个公共源极区，该多个公共源极区形成于在多个层叠结构之间限定的沟槽下面的基板中。该器件还可以包括电连接到所述多个公共源极区的其中之一的带接触插塞。带接触插塞可以在多个层叠结构中的一对层叠结构之间。此外，多个层叠结构中的所述一对层叠结构中的至少一个层叠结构可以包括第一部分和第二部分。此外，第一部分和第二部分每一个可以具有基本在第二方向上的宽度，以及第二部分的宽度可以小于第一部分的宽度。此外，带接触插塞可以与第二部分的一侧相邻。在一些实施方式中，多个公共源极区中的电连接带接触插塞的所述其中一个公共源极区可以包括非着陆部分和着陆部分。在第二方向上所述着陆部分的宽度比所述非着陆部分的宽度大。此外，着陆部分可以是与多个层叠结构的多个第二部分一起在所述第二方向上布置的多个着陆部分中的其中之在一些实施方式中，带接触插塞可以包括多个带接触插塞，且所述多个带接触插塞可以电连接多个公共源极区中的相应的各公共源极区。此外，多个层叠结构中的每一个可以包括第一部分和第二部分。此外，多个带接触插塞和层叠结构的第二部分可以在第二方向上交替且重复地布置。在一些实施方式中，所述器件还可以包括在基板中用于将多个公共源极区彼此电连接的连接掺杂区。该连接掺杂区可以在第二方向上延伸。该器件还可以包括电连接到带接触插塞的顶表面的带线。带线可以基本在第二方向上延伸。此外，连接到带线的带接触插塞的数量可以小于公共源极区的数量。在一些实施方式中，所述器件还可以包括在每个沟槽的相对侧壁上的一对绝缘间隔物。此外，所述沟槽的其中之一可以在电连接到带接触插塞的多个公共源极区的所述其中之一上。所述沟槽的所述其中之一可以包括与至少一个层叠结构的第一部分相邻的第一区以及与至少一个层叠结构的第二部分相邻的第二区。此外，一对绝缘间隔物可以在第一
6区中彼此接触，并且可以在第二区中彼此分离以限定由所述一对绝缘间隔物围绕的孔。此夕卜，带接触插塞可以在所述孔中。根据一些实施方式，三维半导体器件可以包括每个包含栅图案和在所述栅图案之间的绝缘图案的第一和第二层叠结构。所述器件还可以包括分别穿过第一和第二层叠结构的第一和第二有源图案。所述器件还可以包括在第一和第二层叠结构之间的公共源极区。 所述器件可以另外包括在公共源极区的扩展区域(expanded area)上的带接触插塞，其中该扩展区域在公共源极区的第一和第二较小区域之间。所述器件还可以包括在第一和第二层叠结构以及在带接触插塞上的带线。在一些实施方式中，公共源极区的扩展区域可以毗邻第一层叠结构中的凹入区。 此外，第一和第二层叠结构之间的距离在公共源极区的扩展区域中可以比在所述公共源极区的所述第一和第二较小区域中大。在一些实施方式中，公共源极区的扩展区域可以分别毗邻第一和第二层叠结构中的第一和第二凹入区。此外，第一和第二层叠结构之间的距离在公共源极区的扩展区域中可以比在公共源极区的所述第一和第二较小区域中大。在一些实施方式中，所述器件还可以包括在带接触插塞与公共源极区之间的金属-半导体化合物材料图案。在一些实施方式中，所述器件还可以包括在带接触插塞的第一和第二侧壁上的第一和第二绝缘间隔物，使得第一和第二绝缘间隔物可以分别在带接触插塞与第一和第二层叠结构之间。


参考附图和伴随的详细说明，本公开的以上和其它特征及优点将变得明显。图IA是平面图，示出根据一些实施方式的三维半导体存储器件；图IB是放大图，示出图IA的一部分；图IC是沿图IA的线1-1’和11-11’截取的合并横截面图；图2A是沿图IA的线1-1’和11-11’截取的合并横截面图，示出根据一些实施方式的三维半导体存储器件；图2B是放大图，示出图2A的‘A’部分；图3A是平面图，示出根据一些实施方式的三维半导体存储器件；图;3B是放大图，示出图3A的一部分；图4A是平面图，示出根据一些实施方式的三维半导体存储器件；图4B是沿图4A的线111-111’和IV-IV’截取的合并横截面图；图5A、5B、5C、5D、5E和5F是沿图IA的线I-I，和11-11，截取的合并横截面图，示出根据一些实施方式制造三维半导体存储器件的方法；图6A和图6B是沿图IA的线1_1，和11_11，截取的合并横截面图，示出根据一些实施方式制造三维半导体存储器件的方法；图7是沿图4A的线III-III’和IV-IV’截取的合并横截面图，示出根据一些实施方式制造三维半导体存储器件的方法；图8A是平面图，示出根据一些实施方式的三维半导体存储器件；
图8B是沿图8A的线1_1，和11-11，截取的合并横截面图；图8C是图8A的线III-III，截取的横截面图；图8D是平面图，将位线和带线(strapping line)添加到图8A的三维半导体存储器件；图9是沿图8A的线1-1’和11_11’截取的合并横截面图，示出根据一些实施方式的三维半导体存储器件；图 10A、11A、12A、13A、14A、15A、16A 和 17A 是沿图 8A 的线 Ι-Γ 和 11-11，截取的合并横截面图，示出根据一些实施方式制造三维半导体存储器件的方法；图 10B、11B、12B、13B、14B、15B、16B 和 17B 是沿图 8A 的线 111-111，截取的横截面图，示出根据一些实施方式制造三维半导体存储器件的方法；图18A、18B和18C是沿图8A的线1_1’和11-11’截取的合并横截面图，示出图9 的三维半导体存储器件的制造方法；图19是示意性方块图，示出包括根据一些实施方式的三维半导体存储器件的电子系统的示例；以及图20是示意性方块图，示出包括根据一些实施方式的三维半导体存储器件的存储卡的示例。
具体实施例方式以下将参考附图描述示例实施方式。许多不同的形式和实施方式是可能的而不脱离本公开的精神和教导，因此本公开不应被理解为限于在此阐述的示例实施方式。而是， 提供这些实施方式使得本公开将透彻和完整，并且将向本领域的技术人员传达本公开的范围。在图中，为了清晰，可能夸大层和区域的尺寸和相对尺寸。相同的附图标记始终指代相同的元件。在此参考横截面图描述示例实施方式，其中横截面图是理想化的示例实施方式 (和中间结构)的示意性图。因此，由于例如制造技术和/或公差引起的图示形状的偏离是可以预期的。因而，示例实施方式不应被理解为限于在此示出的区域的具体形状，而是可被理解为包括例如由制造引起的形状的偏离。在此使用的术语仅是用于描述特定实施方式的目的，而不意欲限制所述实施方式。在此使用时，单数形式“一个”、“所述”也旨在包括复数形式，除非上下文清晰地另外表示。还将理解，当在此使用时，术语“包括”、“包含”表示所述特征、步骤、操作、元件和/或部件的存在，而不排除一个或多个其它特征、步骤、操作、元件、部件和/或其组的存在或添加。将理解，当元件被称为“连接到”、“耦接到”或“响应于”另一元件、或者在另一元件 “上”时，它可能直接连接到、耦接到或响应于所述另一元件，或者直接在所述另一元件上、 或者也可以存在中间元件。相反，当元件被称为“直接耦接到”、“直接连接到”或“直接响应于”另一元件或者“直接在”另一元件“上”时，不存在中间元件。在此使用时，术语“和/ 或”包括一个或多个相关列举项目的任意和所有组合。将理解，虽然术语第一、第二等可以在此使用以描述不同的元件，但是这些元件不应受到这些术语限制。这些术语仅用于区分一个元件与另一元件。因而，第一元件能被称为第二元件，而不脱离当前实施方式的教导。除非另外地定义，在此使用的所有术语(包括技术和科学术语)具有与这些实施方式所属的领域中的普通技术人员通常理解的相同含义。还将理解，术语(诸如在通常使用的字典中所定义的那些)应被理解为具有与在相关领域的背景中的含义一致的含义，将不被理解为理想化或过度正式的意义，除非在此清楚地这样定义。图IA是平面图，示出根据一些实施方式的三维半导体存储器件；图IB是放大图， 示出沿图IA的一部分；图IC是沿图IA的线1-1’和11-11’截取的合并横截面图。参考图IA和图1C，多个层叠结构170可以设置在半导体基板(即，“基板”)100 上。多个层叠结构170可以在第一方向上基本彼此平行地延伸，如在图IA中所示。第一方向可以基本平行于基板100的顶表面。第一方向可以与图IA中的X轴方向基本平行。基板100可以用第一导电类型的掺杂剂掺杂。每个层叠结构170可包括交替且重复地层叠的栅图案GSG、CG和SSG以及绝缘图案110a。每个层叠结构170中的栅图案GSG、CG和SSG可包括至少一个地选择栅图案(GSG)、 顺序地层叠在地选择栅图案(GSG)上的多个单元栅图案(CG)、以及层叠在多个单元栅图案 CG中的最顶单元栅图案(CG)上的至少一个串选择栅图案(SSG)。根据一些示例实施方式， 多个地选择栅图案(GSG)可以层叠在多个单元栅图案(CG)中的底部单元栅图案(CG)与基板100之间。此外，多个串选择栅图案(SSG)可以层叠在最顶的单元栅图案(CG)上。然而， 本发明构思不局限于如上所述的实施方式。例如，每个层叠结构170可包括单一地选择栅图案(GSG)和单一串选择栅图案(SSG)。参考图1C，根据一些实施方式，每个层叠结构170中的各个绝缘图案IlOa可具有改善/优化和/或调整三维半导体存储器件的特性的适当厚度。例如，在最底的单元栅图案(CG)与其下的地选择栅图案(GSG)之间的绝缘图案IlOa可以比多个单元栅图案(CG) 之间的绝缘图案IlOa厚。类似地，在最顶的单元栅图案(CG)与其上的串选择栅图案(SSG) 之间的绝缘图案IlOa可以比多个单元栅图案(CG)之间的绝缘图案IlOa厚。然而，本发明构思不局限于以上实施方式。换句话说，绝缘图案IlOa的厚度可以被设计成不同形式。每个绝缘图案IlOa可包括氧化物层。相应的栅图案GSG、CG或SSG可包括导电材料层。例如，每个相应的栅图案GSG、CG和SSG可包括掺杂半导体(例如，掺杂硅层等)、金属层(例如，钨层、铜层、铝层等)、导电金属氮化物层(例如、钛氮化物层、钽氮化物层等) 和过渡金属层(例如，钛层、钽层等)中的至少一种。仍参考图1A-1C，多个竖直有源图案130可穿过每个层叠结构170。每个竖直有源图案130可以与基板100接触。参考图1C，在一些实施方式中，每个竖直有源图案130可包括具有管形状或通心粉形状的竖直半导体图案120。因此，每个竖直有源图案130可在其中具有空的空间(empty space)。每个竖直有源图案130中的空的空间可以用填充电介质图案125填充。每个竖直有源图案130还可以包括设置在竖直半导体图案120上以及填充电介质图案125上的盖半导体图案127。竖直半导体图案120和盖半导体图案127可包括与基板100相同的半导体元素。例如，如果基板100是硅基板，则竖直半导体图案120和盖半导体图案127可包括硅原子。竖直半导体图案120可以用具有与基板100相同的导电性的掺杂剂掺杂。替代地，竖直半导体图案120可以由未掺杂的半导体层形成。漏极区可以形成在每个盖半导体图案127的至少一部分中。漏极区可以用第二导电类型(例如，与掺杂基板100的第一导电类型的掺杂剂不同的类型)的掺杂剂掺杂。多层电介质层160可以设置在竖直有源图案130的其中之一与相应的栅图案GSG、 CG或SSG的其中之一之间。多层电介质层160可包括隧道电介质层、电荷存储层以及阻挡电介质层。隧道电介质层可以与相应的竖直有源图案130的侧壁相邻(例如，直接相邻)， 阻挡电介质层可以与栅图案GSG、CG和SSG中的相应一个相邻(例如，直接相邻)。电荷存储层可以设置在隧道电介质层和阻挡电介质层之间。隧道电介质层可包括氧化物材料和/ 或氮氧化物材料。阻挡电介质层可包括电介质常数高于隧道电介质层的高k电介质层(例如，金属氧化物层诸如铪氧化物层和/或铝氧化物层)。此外，阻挡电介质层还可包括能带隙比高k电介质层大的势垒电介质层。势垒电介质层可以设置在高k电介质层和电荷存储层之间。电荷存储层可包括具有能存储电荷的陷阱(trap)的电介质材料。例如，电荷存储层可包括氧化物层和/或金属氧化物层。如果多层电介质层160在单元栅图案(CG)和竖直有源图案130之间，则该多层电介质层160可以用作数据存储元件(例如，用于存储逻辑数据)。如果多层电介质层160在选择栅图案GSG或SSG与竖直有源图案130之间，则其可以用作选择晶体管栅电介质层。多层电介质层160的至少一部分可横向延伸以覆盖每个栅图案GSG、CG和SSG的底表面和顶表面。根据一些示例实施方式，多层电介质层160中的隧道电介质层、电荷存储层和阻挡电介质层的每一个可横向延伸以覆盖每个栅图案GSG、CG 和SSG的底表面和顶表面，如图IC中的多层电介质层160所示出的。每个竖直有源图案130可形成单一竖直单元串。竖直单元串可包括顺序层叠并串联电连接的多个单元晶体管。在一些实施方式中，竖直单元串可包括顺序层叠的至少一个地选择晶体管、多个单元晶体管和至少一个串选择晶体管。地选择晶体管、多个单元晶体管和串选择晶体管可以串联电连接。在每个竖直单元串中，单元晶体管可以被限定在竖直有源图案130和单元栅图案(CG)的交点处。此外，地选择晶体管可以被限定在竖直有源图案 130和地选择栅图案(GSG)的交点处，串选择晶体管可以被限定在竖直有源图案130和串选择栅图案(SSG)的交点处。竖直单元串中的每个地选择晶体管、单元晶体管和串选择晶体管可包括被限定在竖直有源图案130的侧壁处的竖直沟道区。具有最底的地选择栅图案 (GSG)的地选择晶体管还可包括被限定在最底的地选择栅图案(GSG)下面的基板100中的水平沟道区。参考图1C，多个缓冲电介质图案103a可以设置在层叠结构170和基板100之间。 缓冲电介质图案103a可以与竖直有源图案130的相对侧壁相邻。这样，竖直有源图案130 可以在缓冲电介质图案103a之间朝向基板100突出/伸出。换句话说，即使缓冲电介质图案103a可以接触部分基板100，竖直有源图案130还可以接触基板100的其它(例如相邻的)部分。每个缓冲电介质图案103a可以包括氧化物材料。仍参考图1C，盖电介质图案 135可以设置在每个层叠结构170上以及穿过每个层叠结构170的竖直有源图案130上。 盖电介质图案135的相对侧壁可以与其下的层叠结构170的相对侧壁竖直地自对准。每个盖电介质图案135可以包括氧化物材料、氮化物材料和/或氮氧化物材料。仍参考图1A-1C，公共源极区150可以形成在相邻的层叠结构170之间的基板100 中。参考图IA和图1C，不同的公共源极区150可以与每个层叠结构170的不同侧相邻地设置在基板100中。公共源极区150可以在第一方向上延伸。公共源极区150可以在基本垂直于第一方向的第二方向上彼此间隔开。第二方向可以基本平行于基板100的顶表面。第二方向可以相应于图IA的y轴方向。层叠结构170和公共源极区150可以在第二方向上交替并重复地排列。公共源极区150可以用第二导电类型的掺杂剂掺杂。换句话说，公共源极区150可以用掺杂剂掺杂，该掺杂剂具有与基板100不同的导电类型并且具有与漏极区相同的导电类型。参考图1C，相邻的层叠结构170之间的空间可以用隔离图案177填充。换句话说， 隔离图案177可以设置在每个公共源极区150上。隔离图案177的顶表面可以与盖电介质图案135的顶表面基本共面。隔离图案177可以包括氧化物材料、氮化物材料和/或氮氧化物材料。仍参考图1A-1C，带接触插塞(strapping contact plug) 180可以穿过隔离图案 177以电连接到公共源极区150。当从平面图看时，与带接触插塞180的相对侧壁相邻的一对层叠结构170中的至少一个层叠结构170可以包括第一部分和宽度比第一部分小的第二部分。图IB是放大平面图，示出图IA的一部分。换句话说，图IB是放大图，示出图IA的其中一个层叠结构170以及与该层叠结构170相邻的公共源极区150。参考图IA和图1B，多个层叠结构170可以在第一方向上平行地延伸。此外，多个层叠结构170可以以均一的节距尺寸在第二方向上排列。参考图1B，层叠结构170可以包括第一部分168a和第二部分168b。第一部分168a 和第二部分168b可以在第一方向上排列。第一部分168a和第二部分168b可以具有在第二方向上的宽度。第二部分168b的宽度可小于第一部分168a的宽度。第一部分168a可具有第一宽度W1，该第一宽度Wl在第一部分整个区域始终具有基本均一的值。相反，第二部分168B的宽度可以根据在第一方向上的位置而变化。第二部分168b的最小宽度可以被定义为第二宽度W2。在一些实施方式中，第二部分168b的第二宽度W2可以相应于第二部分168b的基本中心部分的宽度。如在图IB中所示，层叠结构170的第一部分168a可以在第一方向上延伸并且可具有相对的第一侧壁17 和第二侧壁172b。类似地，层叠结构170的第二部分168b可具有相对的第一侧壁173a和第二侧壁17北。第一部分168a的第一侧壁17 和第二侧壁172b 可以分别连接到第二部分168b的第一侧壁173a和第二侧壁17北。当从平面图看时，第二部分168b的第一侧壁173a可具有大体上凹入的形状和大体上圆化的形状。换句话说，第二部分168b的第一侧壁173a可以朝向第二部分168b的第二侧壁17 凹入。在一些实施方式中，第二部分168b的第二侧壁17 以及第一部分168a的第二侧壁17 可以一起组成在第一方向上延伸的单一平坦侧壁。如在图IB中进一步示出的，与具有第一部分168a和第二部分168b的层叠结构 170相邻的公共源极区150可以包括非着陆部分148a和着陆部分(landing portion) 148b。 (公共源极区150的)非着陆部分148a可以与层叠结构170的第一部分168a相邻设置， (公共源极区150的)着陆部分148b可以与层叠结构170的第二部分168b相邻设置。带接触插塞180可以电连接到着陆部分148b。着陆部分148b可具有比非着陆部分148a的宽度大的宽度(例如，沿y轴的距离)。与层叠结构170的第一部分168a和第二部分168b相似，(公共源极区150的)非着陆部分148a可具有在其整个区域基本一致的宽度Si，(公共源极区150的)着陆部分148b的宽度可以根据在第一方向上的位置而变化。公共源极区150的着陆部分148b可以包括由于层叠结构170的第二部分168b而具有最大宽度S2的
11区域。第一部分168a的第一宽度Wl与非着陆部分148a的宽度Sl的和可以基本等于第二部分168b的第二宽度W2与着陆部分148b的最大宽度S2的和。在一些实施方式中，带接触插塞180可以直接接触着陆部分148b。替代地，金属-半导体化合物材料图案可以形成在公共源极区150的顶表面上，带接触插塞180可以接触相应的金属-半导体化合物材料图案。金属-半导体化合物材料图案可以设置在隔离图案177下面。在一些实施方式中， 每个金属-半导体化合物材料图案可以是金属硅化物层。再次参考图IA和图1B，多个层叠结构170的每一个可具有第一部分168a和第二部分168b，每个公共源极区150可以包括非着陆部分148a和着陆部分148b。多个带接触插塞180可以穿过隔离图案177并且可以电连接到相应的公共源极区150。层叠结构170 的第二部分168b以及带接触插塞180可以在第二方向上交替且重复地排列。参考图1C，层间电介质层183可以设置在带接触插塞180、隔离图案177和竖直有源图案130上。多条位线190a可以设置在层间电介质层183上。位线190a可以电连接到竖直有源图案130的上部分(例如，离基板100更远的部分)。另外，带线190b可以设置在层间电介质层183上。带线190b可以电连接到带接触插塞180的顶表面。在一些实施方式中，位线190a和带线190b可以位于距离基板100的顶表面基本相同的水平(level)，如在图IC中所示。位线190a和带线190b可以在第二方向上延伸此而彼此基本平行，如在图IA中所示。每条位线190a可以通过第一导电插塞18 电连接到设置在其下的竖直有源图案130。第一导电插塞18 可以穿过设置在位线190a与竖直有源图案130之间的层间电介质层183和盖电介质图案135。带线190b可以通过第二导电插塞18 电连接到带接触插塞180。第二导电插塞18 可以穿过设置在带线190b与带接触插塞180之间的层间电介质层183。第一导电插塞18 和第二导电插塞18 可以包括金属层(例如，钨层、铜层或铝层)、导电金属氮化物层(例如，钛氮化物层或钽氮化物层)、和过渡金属层(例如，钛层或钽层)中的至少一种。位线190a和带线190b可以包括金属层(例如，钨层、铜层或铝层)、导电金属氮化物层(例如，钛氮化物层或钽氮化物层)、和过渡金属层(例如，钛层或钽层)中的至少一种。在一些实施方式中，设置在带线190b下面的竖直有源图案130可以相应于伪 (dummy)竖直有源图案。此外，与带线190b的两个侧壁相邻的竖直有源图案130也可以相应于伪竖直有源图案。伪竖直有源图案可以不组成竖直单元串。第一导电插塞18 可以不形成在伪竖直有源图案上。这是为了减少/防止伪竖直有源图案用作竖直单元串的实际竖直有源图案。伪竖直有源图案可以不电连接到位线190a。伪竖直有源图案中的一些可以穿过层叠结构170的第二部分168b。根据三维半导体存储器件的一些实施方式，公共源极区150可以通过相应的带接触插塞180电连接到带线190b。结果，公共源极区150的电阻可以减小以改善三维半导体存储器件的可靠性。此外，每个层叠结构170可以包括第一部分168a以及比第一部分168a 窄的第二部分168b。因而，每个公共源极区150可具有用于接触带接触插塞180的足够的 (例如，改善的或增加的)平坦区域。结果，可以相对容易地将带接触插塞180电连接到公共源极区150并且其中层叠结构170之间的距离减少/最小。例如，虽然层叠结构170可以排列成具有基本一致的节距P (如在图IA中所示)，但是公共源极区150的其中之一的着陆部分148b的宽度S2可以增加/最大化。因此，可以以改善/优化的布局方案提供高集成的三维半导体存储器件。在三维半导体存储器件的一些实施方式中，组成多层电介质层160的所有层可以水平地延伸以覆盖各个栅图案GSG、CG和SSG的顶表面和底表面。替代地，在一些实施方式中，多层电介质层160可具有不同的构造。图2A是沿图IA的线1-1’和11-11’截取的合并横截面图，示出根据一些实施方式的三维半导体存储器件；图2B是示出图2A的部分‘A’的放大图。参考图2A和图2B，竖直有源图案230与相应的栅图案GSG、CG和SSG之间的多层电介质层260可以包括隧道电介质层、电荷存储层和阻挡电介质层。多层电介质层260的隧道电介质层、电荷存储层、和阻挡电介质层可以分别由与图IC中示出的多层电介质层160 的隧道电介质层、电荷存储层、和阻挡电介质层相同的材料层形成。多层电介质层260可以包括第一子层255和第二子层257。第一子层255可以竖直地延伸以插入竖直有源图案230和绝缘图案IlOa之间。第二子层257可以水平地延伸以覆盖各个栅图案GSG、CG和SSG的顶表面和底表面。第一子层255可以包括至少一部分隧道电介质层，第二子层257可以包括至少一部分阻挡电介质层。第一子层255和第二子层257的任一个可以包括电荷存储层。在一些实施方式中，第一子层255可以包括隧道电介质层、电荷存储层、和势垒电介质层(例如，阻挡电介质层的一部分)，第二子层257可以包括高k电介质层(例如，阻挡电介质层的另一部分)。然而，在一些实施方式中，第一子层255和第二子层257可具有不同的组合(例如，电荷存储层和势垒电介质层的不同组合
寸J ο每个竖直有源图案230可以包括第一竖直半导体图案227和第二竖直半导体图案 228。第一竖直半导体图案227可以设置在第二竖直半导体图案2 与第一子层255之间。 第一竖直半导体图案227可以由于第一子层255的水平延伸的存在而不接触基板100，而第二竖直半导体图案2 可以接触第一竖直半导体图案227和基板100。由每个第二竖直半导体图案228围绕的内部空的空间可以用图IC中示出的填充电介质图案125填充。每个竖直有源图案230还可以包括图IC中示出的盖半导体图案127。也就是说，盖半导体图案 127可以设置在第一和第二竖直有源图案227和228以及填充电介质图案125上。在一些实施方式中，各个层叠结构170中的第二部分168b的第二侧壁17 和第一部分168a的第二侧壁172b可以一起组成在第一方向上延伸的单一平坦侧壁，如图IB中所示。替代地，参考图3A和图:3B，各个层叠结构170的第二部分168b’的第二侧壁17 ’ 可具有与图IB中所示的形状不同的形状。图3A是示出根据一些实施方式的三维半导体存储器件的平面图，图:3B是示出图 3A的一部分的放大图。参考图3A和图;3B，当从平面图看时，多个层叠结构170a可具有与图IA中示出的层叠结构170不同的形状。例如，与带接触插塞180的相对侧相邻设置的一对层叠结构170a 可具有由带接触插塞180限定的对称形状。每个层叠结构170a可以包括第一部分168a和第二部分168b，，如图:3B所示。第二部分168b’的第一侧壁173a可具有相对于第一部分 168a的第一侧壁17 的凹入形状。类似地，第二部分168b’的第二侧壁173b’也可以具有相对于第一部分168a的第二侧壁172b的凹入形状。换句话说，第二部分168b’的第一侧壁173a和第二侧壁173b，二者可以朝向层叠结构170a的第二部分168b，的中心点凹入。 结果，该对层叠结构170a的第二部分168b’的两个侧壁173a和173b’可以展现出凹入形状。换句话说，与带接触插塞180相邻的两个侧壁173a和17北’可具有凹入形状。在一些实施方式中，该层叠结构170a还可以排列成在第二方向上具有基本相同的节距P。因而， 在层叠结构170a之间的公共源极区150a的着陆部分148b’的宽度可以在有限区域中更大 (例如，可以相对增大)。在一些实施方式中，着陆部分148b’的最大宽度S2’与层叠结构 170a的第二部分168b’的最小宽度W2’的和可以基本等于非着陆部分148a的宽度Sl与层叠结构170a的第一部分168a的宽度Wl的和。参考图2A和图2B描述的竖直有源图案230和多层电介质层260也可以被应用于在图3A和图;3B中示出的三维半导体存储器件。根据一些实施方式，带接触插塞180可以设置在公共源极区150a的相应的着陆部分148b’上。替代地，在一些实施方式中，在一些公共源极区150a上可以不设置带接触插塞180(如在图4A和图4B中所示)。图4A是平面图，示出根据一些实施方式的三维半导体存储器件，图4B是沿图4A 的线III-III’和IV-IV’截取的合并横截面图。参考图4A和图4B，带接触插塞180可以电连接到多个公共源极区中的被选公共源极区150a。另一方面，没有带接触插塞180可以设置在多个公共源极区中的未被选的公共源极区150’上。带接触插塞180可以在第二方向上排列，至少一个未被选的公共源极区150’可以设置在一对相邻的带接触插塞180之间。带接触插塞180可以电连接到带线 190b。在一些实施方式中，在带线190b下面的带接触插塞180的数目可以小于在带线190b 下面的公共源极区150a和150’的数目。电连接到带接触插塞180的每个被选公共源极区150a可以包括非着陆部分148a 和着陆部分148b，，如参考图3A和图:3B所描述的。因此，层叠结构170a的第二部分168b’ 的侧壁(例如，沿公共源极区150a的着陆部分148b’的侧部的部分)可具有凹入形状，如在图:3B中所示。替代地，如果一对层叠结构170之间设有带接触插塞180，该对层叠结构170的每个可以包括参考图IA和图IB所述的第一部分168a和第二部分168b。换句话说，在一些实施方式中，相应的第二部分168b的侧壁中的仅一个可具有凹入形状。这样，在带接触插塞 180两侧的该对层叠结构170可以设置为使得该对层叠结构170的凹入侧壁面对其间的带接触插塞180。在一些实施方式中，未被选的公共源极区150’可以不具有着陆部分148b或 148b’。也就是说，未被选的公共源极区150’可以实质上具有一致的宽度，未被选的公共源极区150’的宽度可以基本等于被选公共源极区150a的非着陆部分148a的宽度。如在图 4A中所示，在一些实施方式中，具有均一宽度的至少一个附加层叠结构170’可以设置在一对带接触插塞180之间。在一些实施方式中，层叠结构170和170’可以排列成在第二方向上具有基本相同的节距P。如在图4B中所示，连接掺杂区200可以设置在基板100中。连接掺杂区200可具有与公共源极区150a和150’相同的导电性。如在图4A中所示，连接掺杂区200可以在第二方向上延伸以接触未被选的公共源极区150’和被选公共源极区150a。也就是说，未被选的公共源极区150’和被选公共源极区150a可以通过连接掺杂区200彼此电连接。在一些实施方式中，连接掺杂区200可以设置在带线190b下面。也就是说，当从图4A的平面图看时，连接掺杂区200可以重叠带线190b。因而，连接掺杂区200可以连接到被选公共源极区 150a的着陆部分148b’。未被选的公共源极区150’可以通过连接掺杂区200电连接到被选公共源极区150a上的带接触插塞180。图5A至图5F是沿图IA的线1_1’和11-11’截取的合并横截面图，示出根据一些实施方式的三维半导体存储器件的制造方法。参考图5A，缓冲电介质层103可以形成在用第一导电类型的掺杂剂掺杂的基板 100上。牺牲层105和绝缘层110可以交替并重复地层叠在缓冲电介质层103上。牺牲层 105可以由具有相对于绝缘层110的蚀刻选择性的材料层形成。例如，绝缘层110可以由氧化物层形成，牺牲层105可以由氮化物层形成。绝缘层110、牺牲层105和缓冲电介质层103被图案化以形成沟道孔115。沟道孔 115可以暴露基板100。半导体层可以共形地形成在其上具有沟道孔115的基板100上，填充沟道孔115的填充电介质层可以形成在半导体层上。填充电介质层可以由氧化物层、氮化物层和/或氮氧化物层形成。填充电介质层和半导体层可以被平坦化直到暴露最顶的绝缘层110 (例如，离基板100最远)，从而在各个沟道孔115中形成竖直半导体图案120和填充电介质图案125。竖直半导体图案120和填充电介质图案125可以凹入，使得竖直半导体图案120和填充电介质图案125的顶表面位于比最顶绝缘层110的顶表面低的水平(例如，更接近基板100)。然后，盖半导体层形成在具有凹入的竖直半导体图案120和凹入的填充电介质图案125的基板100上。盖半导体层可以填充在竖直半导体图案120和填充电介质图案125上的沟道孔115。盖半导体层可以被平坦化直到暴露最顶的绝缘层110，从而在竖直半导体图案120和填充电介质图案125上的各个沟道孔115中形成盖半导体图案127。 形成在每个沟道孔115中的盖半导体图案127和竖直半导体图案120可以组成竖直有源图案130。第二导电类型的掺杂剂可以注入盖半导体图案127中以形成漏极区。参考图5B，盖电介质层可以形成在竖直有源图案130和最顶的绝缘层110上。盖电介质层、绝缘层110、牺牲层105和缓冲电介质层103可以被图案化以形成限定多个层叠图案的沟槽145。每个层叠图案可以包括顺序层叠的缓冲电介质图案103a、初级模结构 (preliminary mold structure) 140、以及盖电介质图案135。沟槽145可以形成在层叠图案之间。每个初级模结构140可以包括交替且重复层叠的牺牲图案10 和绝缘图案110a。 因而，牺牲图案10 可以通过沟槽145暴露。每个初级模结构140还可以包括竖直有源图案 130。当从平面图看时，初级模结构140可以彼此平行地在第一方向上延伸(例如，初级模结构140可以类似于图IA所示的层叠结构170延伸)。当从平面图看时，初级模结构140 可以在基本垂直于第一方向的第二方向(例如，y轴方向)上排列，并具有基本一致的节距。 在一些实施方式中，每个初级模结构140可以包括第一部分和第二部分。初级模结构140 的第一部分可以在第二方向上具有第一宽度W1，初级模结构140的第二部分可在第二方向上具有小于第一宽度Wl的宽度。更详细地，初级模结构140的第二部分可具有一第二宽度 W2，该第二宽度W2相应于第二部分的最小宽度。第二宽度W2可以小于第一宽度W1。当从平面图看时，初级模结构140可具有与图IA的层叠结构170基本相同的构造。第二导电类型的掺杂剂可以被注入沟槽145下面的基板100中，从而形成公共源极区150。相应地，初级模结构140可以用作注入掩模。因而，在一些实施方式中，由于初级模结构140的构造，公共源极区150可以形成为具有与参考图IA和图IB所述的相同构造。参考图5C，通过沟槽145暴露的牺牲图案10 可以被选择性地移除以形成空的区域155。结果，可以形成模结构140a。每个模结构140a可以包括层叠的绝缘图案IlOa和层叠的绝缘图案IlOa之间的空的区域155。在一些实施方式中，空的区域155可以暴露相应的竖直有源图案130的部分侧壁。参考图5D，多层电介质层160可以共形地形成在具有空的区域155的基板100上。 多层电介质层160可以形成为在空的区域155的内表面上具有基本一致的厚度。填充空的区域155的栅导电层165可以形成在其上具有多层电介质层160的基板 100上。在一些实施方式中，栅导电层165可以部分地填充沟槽145。然而，本发明的构思可以不局限于其中栅导电层165填满空的区域155及部分地填充沟槽145的实施方式。参考图5E，栅导电层165的在空的区域155之外的部分可以被移除以形成填充空的区域155的栅图案GSG、CG和SSG。另外，栅图案GSG、CG和SSG可以通过移除栅导电层 165的在空的区域155之外的部分而彼此分离。栅图案GSG、CG和SSG以及绝缘图案IlOa 可以交替且重复地层叠在一部分基板100上，并且可以组成层叠结构170。在一些实施方式中，可以移除多层电介质层160的形成在空的区域155之外的部分。替代地，在一些实施方式中，形成在空的区域155之外的至少一部分多层电介质层160 可以保留。填充沟槽145的隔离层可以形成在其上具有栅图案GSG、CG和SSG的基板100上。 隔离层可以被平坦化以在沟槽145中形成隔离图案177。参考图5F，多个带接触插塞180可以形成为穿过隔离图案177。带接触插塞180 可以电连接相应的公共源极区150。层间电介质层183可以形成在具有带接触插塞180的基板的基本整个表面上。层间电介质层183和盖电介质图案135可以被图案化以在层叠结构170的第一部分(在图IA 和图IB中由附图标记‘168a’表示)中形成暴露竖直有源图案130的顶表面的孔，第一导电插塞18 可以形成在各个孔中。因而，第一导电插塞18 可以电连接相应的竖直有源图案130。在一些实施方式中，在形成第一导电插塞18 期间，第一导电插塞18 可以不形成在层叠结构170的第二部分(在图IA和图IB中由附图标记‘168b’表示)中的竖直有源图案130上。换句话说，在层叠结构170的第二部分168b中的竖直有源图案130可以相应于伪竖直有源图案，如参考图1A-1C所述的。多个第二导电插塞18 可以形成为穿过层间电介质层183。第二导电插塞18 可以形成为接触相应的带接触插塞180。第一导电插塞18 和第二导电插塞18 可以同时形成。位线190a和带线190b (例如，如图1A-1C中所示)可以形成在层间电介质层183 上。结果，可以使用图5A-5F中示出的工艺提供参考图1A-1C描述的三维半导体存储器件。图6A和图6B是沿图IA的线1_1，和11_11，截取的合并横截面图，示出根据一些实施方式的三维半导体存储器件的制造方法。参考图6A，缓冲电介质层103可以形成在基板100上，牺牲层105和绝缘层110可以交替地且重复地层叠在缓冲电介质层103上。绝缘层110、牺牲层105和缓冲电介质层 103可以被图案化以形成沟道孔115。
第一子层255可以共形地形成在其上具有沟道孔115的基板100上。第一半导体层可以共形地形成在第一子层255上。第一半导体层和第一子层255可以被各向异性地蚀刻直到暴露沟道孔115下面的基板100。结果，第一竖直半导体图案227可以形成在沟道孔 115的侧壁上。第一子层255可以设置在沟道孔115的侧壁与第一竖直半导体图案227之间。在沟道孔115的底表面上以及在最顶(例如，离基板100最远)的绝缘层110上的第一子层255可以在各向异性刻蚀工艺期间被移除。参考图6B，第二半导体层可以共形地形成在具有第一竖直半导体图案227的基板 100上，填充沟道孔115的填充电介质层可以形成在第二半导体层上。填充电介质层和第二半导体层可以被平坦化直到暴露最顶的绝缘层110。结果，第二竖直半导体图案2 和填充电介质图案125可以形成在每个沟道孔115中。在至少一个沟道孔115中，第二竖直半导体图案2 可以接触第一竖直半导体图案227及在沟道孔115下面的基板100。第一竖直半导体图案227和第二竖直半导体图案228以及填充电介质图案125可以凹入，盖半导体图案127可以形成在凹入的第一和第二竖直半导体图案227和228以及凹入的填充电介质图案125上的沟道孔115中。在每个沟道孔115中的第一和第二竖直半导体图案227 和228以及盖半导体图案127可以组成竖直有源图案230。漏极区可以形成在每个盖半导体图案127的至少一部分中。根据一些实施方式，盖电介质层可以形成在其上具有漏极区的基板上。盖电介质层、绝缘层110、牺牲层105和缓冲电介质层103可以被图案化以形成限定多个层叠图案的沟槽145。每个层叠图案可以包括顺序层叠的缓冲电介质图案103a、初级模结构、以及盖电介质图案135。沟槽145可以形成在层叠图案之间。每个初级模结构可以包括交替且重复层叠的牺牲图案和绝缘图案110a。牺牲图案可以被移除以形成空的区域155。空的区域 155可以暴露在竖直半导体图案230的侧壁上的第一子层255。第二子层257可以共形地形成在其上具有空的区域155的基板100上。第二子层257可以在空的区域155的内表面上形成至基本均一的厚度。第一子层255和第二子层 257可以组成多层电介质层沈0。随后的工艺可以使用参考图5D和图5F描述的方法执行。 结果，参考图2A和图2B描述的三维半导体存储器件可以使用图6A和图6B中示出的工艺 (以及，在一些实施方式中，还使用在图5D和图5F中示出的工艺)提供。在一些实施方式中，参考关于图5A-5F描述的三维半导体存储器件的制造方法， 在图5B中示出的初级模结构140可以形成为具有与图3A和图;3B中示出的层叠结构170a 相同的平面构造。因此，参考图3A和图;3B描述的三维半导体存储器件可以使用图5A-5F 中示出的工艺提供。图4A和图4B中示出的三维半导体存储器件的制造方法可以类似于参考图5A-5F 描述的制造方法。然而，图4A和图4B中示出的三维半导体存储器件的制造方法与图5A-5F 中示出的方法之间可以存在一些差异。例如，参考图7，可以在形成牺牲层105和绝缘层110 之前形成图4A和图4B的连接掺杂区200。连接掺杂区200可以使用定义连接掺杂区200 的掩模图案形成。缓冲电介质层103可以在用于形成连接掺杂区200的离子注入工艺期间用作离子注入缓冲层。替代地，缓冲电介质层103可以在形成连接掺杂区200之后形成。此夕卜，图5B中示出的初级模结构140可以形成为具有与图4A中示出的层叠结构170和170’ 相同的平面构造。其它的制造工艺可以使用参考图5A-5F描述的方法执行。结果，在图4A
17和图4B中示出的三维半导体存储器件可以使用图5A-5F和图7中示出的方法提供。图8A是示出根据一些实施方式的三维半导体存储器件的平面图，图8B是沿图8A 的线1-1’和11-11’截取的合并横截面图，图8C是沿图8A的线III-III’截取的横截面图。 图8D是平面图，其将位线和带线添加到图8A的三维半导体存储器件。参考图8A-8C，用第一导电类型的掺杂剂掺杂的阱区301可以设置在基板300中。 多个层叠结构370a和370b可以设置在阱区301上。如图8A中所示，多个层叠结构370a 和370b可以在第一方向上基本平行地延伸。多个层叠结构370a和370b可以在基本垂直于第一方向的第二方向上彼此分隔开。第一和第二方向可以平行于基板300的顶表面。因此，第一方向可以相应于图8A的χ轴方向，第二方向可以相应于图8A的y轴方向。每个层叠结构370a和370b可以包括交替且重复层叠的栅图案GSG、CG和SSG以及绝缘图案310a，如在图8B和图8C中所示。每个层叠结构370a和370b的栅图案GSG、CG 和SSG可以包括至少一个地选择栅图案(GSG)、重叠在地选择栅图案(GSG)上的多个单元栅图案(CG)、以及重叠在最顶的(例如，离基板300最远)的单元栅图案(CG)上的至少一个串选择栅图案(SSG)。在一些实施方式中，每个层叠结构370a和370b可以包括在最底(例如，最接近基板300)的单元栅(CG)下面层叠的多个地选择栅图案(GSG)和/或在最顶的单元栅(CG)上层叠的多个串选择栅图案(SSG)。各个层叠结构370a和370b的绝缘图案 310a可以被设计成具有适于装置特性的各种不同厚度。绝缘图案310a可以包括氧化物材料层。栅图案GSG、CG或SSG可包括导电材料层。 例如，栅图案GSG、CG和SSG可包括掺杂半导体(例如，掺杂硅层等)、金属层(例如，钨层、 铜层、铝层等)、导电金属氮化物层(例如，钛氮化物层、钽氮化物层等)和过渡金属层(例如，钛层、钽层等)中的至少一种。多个竖直有源图案330可以穿过每个层叠结构370a和370b。竖直有源图案330 可以接触阱区301。每个竖直有源图案330可以包括具有各种形状(例如，管形状或通心粉形状)中的其中一种的竖直半导体图案320。每个竖直半导体图案320的内部可以用填充电介质图案325填充。每个竖直有源图案330还可以包括设置在填充电介质图案325上以及竖直半导体图案320上的盖半导体图案327。竖直半导体图案320和盖半导体图案327 可以包括与基板300相同的半导体材料。例如，当基板300是硅基板时，竖直半导体图案 320和盖半导体图案327可包括硅层。竖直半导体图案320和盖半导体图案327可具有多晶结构或单晶结构。竖直半导体图案320可以用第一导电类型的掺杂剂掺杂或可以是未掺杂的半导体层。漏极区可以设置在每个盖半导体图案327的至少一部分中。漏极区可以用与第一导电类型不同的第二导电类型的掺杂剂掺杂。漏极区的底表面可以位于与最顶(例如，离基板300最远)的串选择栅图案(SSG)的顶表面相邻近的水平。多层电介质层360(在图8B中示出)可以设置在竖直有源图案330的侧壁与各个栅图案GSG、CG和SSG之间。多层电介质层360可包括隧道电介质层、电荷存储层以及阻挡电介质层。隧道电介质层可以与竖直有源图案330的侧壁相邻，阻挡电介质层可以与栅图案GSG、CG和SSG相邻。电荷存储层可以设置在隧道电介质层和阻挡电介质层之间。隧道电介质层可包括氧化物材料层和/或氮氧化物材料层。阻挡电介质层可包括电介质常数高于隧道电介质层的高k电介质层(例如，金属氧化物层诸如铪氧化物层和/或铝氧化物层)。 此外，阻挡电介质层还可以包括能带隙(energy band gap)比高k电介质层大的势垒电介质层(barrier dielectric layer)。势垒电介质层可以设置在高k电介质层和电荷存储层之间。电荷存储层可包括具有能存储电荷的陷阱(trap)的电介质层。例如，电荷存储层可包括氧化物材料层和/或金属氧化物层。如果多层电介质层360在单元栅图案(CG)和竖直有源图案330之间，则该多层电介质层360可以用作数据存储元件(例如，用于存储逻辑数据)。相反，如果多层电介质层360在选择栅图案GSG或SSG与竖直有源图案330之间， 则其可以用作选择晶体管栅电介质层。多层电介质层360的至少一部分可水平延伸以覆盖各个栅图案GSG、CG和SSG的顶表面和底表面。在一些实施方式中，多层电介质层360的所有层(例如，隧道电介质层、电荷存储层、和阻挡电介质层)可以水平地延伸以覆盖栅图案 GSG、CG和SSG的顶表面和底表面(例如，如图8C所示)。每个竖直有源图案330可提供单一竖直单元串。竖直单元串可包括顺序层叠并串联电连接的多个单元晶体管。竖直单元串还可以包括在最底的(例如，最接近基板300的) 单元晶体管下面层叠的至少一个地选择晶体管以及在最顶的(例如，离基板300最远的) 单元晶体管上的至少一个串选择晶体管。在每个竖直单元串中，单元晶体管可以被限定在竖直有源图案330和单元栅图案(CG)的交点处。此外，地选择晶体管可以被限定在竖直有源图案330和地选择栅图案(GSG)的交点处，串选择晶体管可以被限定在竖直有源图案330 和串选择栅图案(SSG)的交点处。竖直单元串中的每个地选择晶体管、单元晶体管和串选择晶体管可包括被限定在竖直有源图案330的侧壁处的竖直沟道区。具有最底的(例如， 最接近基板300的)的地选择栅图案(GSG)的地选择晶体管还可以包括被限定在最底的地选择栅图案(GSG)下面的基板300中的水平沟道区。多个缓冲电介质图案303a可以设置在层叠结构370a和370b与基板300之间。因此，竖直有源图案330可以朝向基板300延伸(例如，可以在相邻的缓冲电介质图案303a 之间朝向基板300突出)。换句话说，即使存在缓冲电介质图案303a(例如，在每个竖直有源图案330的相对侧壁上)，竖直有源图案330也可以与阱区301接触。每个缓冲电介质图案303a可包括氧化物材料。盖电介质图案335可以设置在每个层叠结构370a和370b上， 以及在穿过相应的层叠结构370a和370b的竖直有源图案330上。盖电介质图案335的相对侧壁可以与其下的层叠结构370a或370b的相对侧壁竖直地自对准。每个盖电介质图案 335可以包括氧化物材料、氮化物材料和/或氮氧化物材料。参考图8A-8C，多个层叠结构可以包括第一层叠结构370a和第二层叠结构370b。 如在图8A中所示，第一沟槽34 可以被限定在一对相邻的第一层叠结构370a之间。第一沟槽34 可以在第一方向上延伸。第一层叠结构370a可以被布置成在第二方向上具有基本均一的节距。公共源极区350可以设置在每个第一沟槽34 下面的基板300中。更详细地，如图8B中所示，公共源极区350可以形成在每个第一沟槽34 下面的阱区301中。 公共源极区350可以用第二导电类型的掺杂剂掺杂。也就是说，公共源极区350可以用与阱区301不同的导电类型的掺杂剂掺杂。公共源极区350的底表面可以位于比阱区301的底表面高的水平。公共源极区350也可以由于第一沟槽34 而在第一方向上延伸。每个第一沟槽34 可以包括第一区和第二区。每个第一沟槽34 的第一区和第二区可以在第一方向上交替地排列。第一沟槽34 的第一区和第二区每个可以在第二方向上具有一宽度。更详细地，第一沟槽34 的第一区可具有第一宽度Dl，第一沟槽34 的第二区可具有第二宽度D2。在一些实施方式中，第二宽度D2可以大于第一宽度D1。第一
1区的第一宽度Dl可以基本均一。相反，第二区的第二宽度D2可以根据在第一方向上的位置而变化。由于各个第一沟槽34 的平面形状，每个公共源极区350可以包括非着陆部分和着陆部分。因此，着陆部分的宽度可以大于非着陆部分的宽度。公共源极区350的非着陆部分可以设置在第一沟槽34 的第一区下面。类似地，公共源极区350的着陆部分可以设置在第一沟槽34 的第二区下面。一对第一绝缘间隔物378a可以设置在每个第一沟槽34 内的相对侧壁上。第一沟槽34 的相对侧壁可以基本上在第一方向上延伸。在一些实施方式中，在第一沟槽34 的各第一区中的该对第一绝缘间隔物378a可以彼此接触(例如，直接接触)，而在第一沟槽34 的各第二区中的该对第一绝缘间隔物378a可以彼此分离。这可以是因为第二区的第二宽度D2大于第一区的第一宽度D1。结果，由该对第一绝缘间隔物378a围绕的孔380a 可以被限定在每个第一沟槽34 的第二区中。第一绝缘间隔物378a可具有基本上均一的宽度。第一绝缘间隔物378a可以包括氧化物材料、氮化物材料和/或氮氧化物材料。限定第一沟槽34 的该对相邻的第一层叠结构370a的每一个可以包括与第一沟槽34 的第一区相邻的第一部分以及与第一沟槽34 的第二区相邻的第二部分。第一部分和第二部分可以具有在第二方向上的宽度。第二部分的宽度Wb可以小于第一部分的宽度Wa。这可以是因为第二区的第二宽度D2大于第一区的第一宽度D1。每个第一沟槽345a 的相对侧壁的其中之一可以既包括第一层叠结构370a的第一部分的侧壁又包括第一层叠结构370a的第二部分的侧壁。第二部分的侧壁可具有凹入形状。带接触插塞38 可以设置在各个孔380a中。带接触插塞38 可以电连接相应的公共源极区350。第一层叠结构370a和带接触插塞38 可以在第二方向上交替地布置 (例如，如在图8A中所示)。每个带接触插塞38 可以包括导电材料。例如，每个带接触插塞38 可包括金属层(例如，钨层、铜层、铝层等)、导电金属氮化物层(例如，钛氮化物层、钽氮化物层等)和过渡金属层(例如，钛层、钽层等)中的至少一种。如在图8A中所示，第二沟槽34 可以被限定在一对相邻的第二层叠结构370b之间。第二沟槽34 还可以在第一方向上延伸。第二沟槽34 可具有在第二方向上的第三宽度D3。第二沟槽:345b的第三宽度D3可以基本上均一。阱拾取区(well pickup region) 302 可以设置在第二沟槽34 下面的阱区301中。阱拾取区302可以用与阱区301相同的导电类型(例如，第一导电类型)的掺杂剂掺杂。此外，阱拾取区302可具有比阱区301高的掺杂剂浓度。一对第二绝缘间隔物378b可以分别设置在第二沟槽34 内的相对侧壁上。第二沟槽34 的相对侧壁可以基本平行于第二方向延伸。第二沟槽34 的第三宽度D3可以比第一沟槽34 的第一区的第一宽度Dl大。该对第二绝缘间隔物378b可以彼此分离。凹槽380b可以被限定在该对第二绝缘间隔物378b之间。凹槽380b也可以在第一方向上延伸。阱导线38 可以设置在凹槽380b中并且可以电连接阱拾取区302。结果，阱导线38 可以电连接阱区301。在一操作模式下，阱偏置(例如，给定电压)可以通过阱导线 38 被供应到阱区301。阱导线38 可以在第一方向上延伸。阱导线38 的顶(例如， 离基板300最远的)表面可以位于与带接触插塞38 的顶表面基本上相同的水平。也就是说，阱导线38 的顶表面可以与带接触插塞38 的顶表面基本上共面。阱导线38 可以包括导电材料。例如，阱导线38 可包括金属层(例如，钨层、铜层、铝层等)、导电金属氮化物层(例如，钛氮化物层、钽氮化物层等)和过渡金属层(例如，钛层、钽层等)中的至少一种。在一些实施方式中，阱导线38 可以包括与带接触插塞38 相同的导电材料。如在图8B中所示，第一金属-半导体化合物材料(compound material)图案37 可以分别设置在公共源极区350的顶表面上。第一金属-半导体化合物材料图案37 可以设置在第一绝缘间隔物378a下面。带接触插塞38 可以分别接触第一金属-半导体化合物材料图案37fe。每个带接触插塞38 可以通过第一金属-半导体化合物材料图案37 之一电连接到公共源极区350之一。当从平面图看时，每个第一金属-半导体化合物材料图案37 可具有在第一方向上延伸的线形状(例如，与公共源极区350类似地延伸)。因而，公共源极区350的电阻可以显著减小(例如，可以相对较低)。每个第一金属-半导体化合物材料图案37 可以包括设置在各个公共源极区350的非着陆部分上的第一部分以及设置在各个公共源极区350 的着陆部分上的第二部分。从平面图看，第一金属-半导体化合物材料图案37 的第二部分的宽度可以大于第一金属-半导体化合物材料图案37 的第一部分的宽度。带接触插塞38 可以接触各个第一金属-半导体化合物材料图案37 的第二部分。每个第一金属-半导体化合物材料图案37 可以包括具有基板300的半导体元素和金属元素的化合物材料。例如，每个第一金属-半导体化合物材料图案37 可以包括金属硅化物层诸如钴硅化物层、钛硅化物层和/或镍硅化物层。如图8C所示，第二金属-半导体化合物材料图案37 可以设置在阱拾取区302 上。第二金属-半导体化合物材料图案37 可以设置在第二绝缘间隔物378b下面(例如， 在第二绝缘间隔物378b与阱拾取区302之间)。阱导线38 可以接触(例如，直接接触) 第二金属-半导体化合物材料图案37恥。因而，阱导线38 可以通过第二金属-半导体化合物材料图案37 和阱拾取区302电连接到阱区301。自平面图看，第二金属-半导体化合物材料图案37 也可以在第一方向上延伸(例如，与阱拾取区302相似)。结果，阱拾取区302的电阻可以显著减小(例如，可以相对较低)。在一些实施方式中，第二金属-半导体化合物材料图案37 可以包括金属硅化物层诸如钴硅化物层、钛硅化物层和/或镍硅化物层。第二金属-半导体化合物材料图案37 可以由与第一金属-半导体化合物材料图案37 相同的材料层形成。在一些实施方式中，保护间隔物372可以设置在第一和第二沟槽34 和34 的内侧壁上。例如，每个第一金属-半导体化合物材料图案37 可以设置在每个第一沟槽 345a中的一对相邻保护间隔物372之间的公共源极区350上。第一沟槽34 中的每个保护间隔物372可以设置在第一沟槽34 的侧壁与第一绝缘间隔物378a的侧壁之间。类似地，第二金属-半导体化合物材料图案37 可以设置在第二沟槽34 中的一对相邻保护间隔物372之间的阱拾取区302上。第二沟槽34 中的每个保护间隔物372可以设置在第二沟槽34 的侧壁与第二绝缘间隔物378b的侧壁之间。每个保护间隔物372可以包括氧化物材料、氮化物材料和/或氮氧化物材料。层间电介质层388可以设置在具有带接触插塞38 和阱导线38 的基板300上。 层间电介质层388可以包括氧化物材料、氮化物材料和/或氮氧化物材料。位线3%a可以设置在层间电介质层388上。位线39 可以电连接到竖直有源图案330的上部分(例如，离基板300最远的部分)。特别地，位线3%a可以电连接竖直有源图案330中的漏极区。 位线39 可以通过第一导电插塞390a电连接竖直有源图案330的上部分。第一导电插塞 390a可以穿过层间电介质层388和盖电介质图案335以接触竖直有源图案330。带线395b还可以设置在层间电介质层388上。带线395b可以电连接带接触插塞 385a。带线39 可以通过第二导电插塞390b电连接到带接触插塞38^1。第二导电插塞 390b可以穿过层间电介质层388以接触带接触插塞38fe。位线39 和带线3%b可以位于距离基板300的顶表面基本相同的水平。换句话说，位线3%a和带线3%b可以基本共面。在一些实施方式中，互连线可以设置在层间电介质层388上。互连线可以电连接阱导线38恥。互连线可以设置在与位线39 和带线39 基本相同的水平。互连线可以电连接阱导线38 的一端或两端。第一和第二导电插塞390a和390b的每一个可以包括金属层(例如，钨层、铜层、 铝层等)、导电金属氮化物层(例如，钛氮化物层、钽氮化物层等)和过渡金属层(例如，钛层、钽层等)中的至少一种。位线3%a和带线3%b的每一个可以包括金属层(例如，钨层、 铜层、铝层等)、导电金属氮化物层(例如，钛氮化物层、钽氮化物层等)和过渡金属层(例如，钛层、钽层等)中的至少一种。图8D示出在图8A的平面图上的位线39 和带线3卯b。参考图8D，位线39 和带线39 可以基本平行地延伸。位线39 和带线39 可以跨越层叠结构370a和370b。带线39 可以重叠穿过层叠结构370a和370b的竖直有源图案330中的一些，如图8D所示。重叠带线3%b的竖直有源图案330可以相应于伪竖直有源图案。此外，部分地重叠带线3%b的竖直有源图案330也可以相应于伪竖直有源图案。伪竖直有源图案可以不电连接位线3%a。参考图8B和图8C，第二层叠结构370b可以相应于伪图案。也就是说，穿过第二层叠结构370b的竖直有源图案330也可以相应于伪竖直有源图案。因而，穿过第二层叠结构 370b的竖直有源图案330可以不电连接位线395a。在一些实施方式中，第一导电插塞390a 可以不设置在穿过第二层叠结构370b以充当伪竖直有源图案的竖直有源图案330上，如图 8C所示。类似地，第一导电插塞390a可以不设置在穿过第一层叠结构370a的竖直有源图案330的伪竖直有源图案上。当从平面图看时，穿过第一层叠结构370a的伪竖直有源图案可以部分地重叠带线39 或可以与带线39 相邻。根据三维半导体存储器件的一些实施方式，公共源极区350可以通过带接触插塞 38 电连接到带线3卯b。因而，公共源极区350的电阻可以减小。此外，阱区301可以电连接阱导线38恥。因而，阱区301的电阻可以减小。结果，可以改善三维半导体存储器件的可靠性(例如，可以相对高)。此外，带接触插塞38 可以设置在由第一绝缘间隔物378a限定的各个孔380a 中。此外，阱导线38 可以设置在由第二绝缘间隔物378b限定的凹槽380b中。也就是说， 带接触插塞38 和阱导线38 可以通过第一和第二绝缘间隔物378a和378b自对准。因而，可以不需要带接触插塞38 与公共源极区350之间的对准裕度。类似地，可以不需要阱导线38 与阱拾取区302之间的对准裕度。结果，三维半导体存储器件可以被改善/优化以具有高可靠性和高集成密度。图9是沿图8A的线1-1，和II-II，截取的合并横截面图，用于示出图8A-8D的三维半导体存储器件的一些实施方式。图9的一些实施方式可以在多层电介质层的构造方面与图8A-8D不同。参考图9，多层电介质层460可以设置在竖直有源图案430与栅图案GSG、CG和SSG 之间。多层电介质层460可包括隧道电介质层、电荷存储层以及阻挡电介质层。图9的一些实施方式的隧道电介质层、电荷存储层和阻挡电介质层可以由与参考图8A-8C所述的隧道电介质层、电荷存储层和阻挡电介质层相同的材料层形成。多层电介质层460可以包括第一子层455和第二子层457。第一子层455可以竖直地延伸以插入在竖直有源图案430与绝缘图案310a之间。第二子层457可以水平地延伸以覆盖栅图案GSG、CG和SSG的底表面和顶表面。第一子层455可以包括至少一部分隧道电介质层，第二子层457可以包括至少一部分阻挡电介质层。第一子层455和第二子层 457的任何一个可以包括电荷存储层。在一些实施方式中，第一子层455可以包括隧道电介质层、电荷存储层、和势垒电介质层(例如，阻挡电介质层的一部分)，第二子层457可以包括高k电介质层(例如，阻挡电介质层的另一部分)。然而，本发明构思不局限于这样的实施方式。也就是说，第一子层455和第二子层457可具有各种不同的组合。每个竖直有源图案430可以包括第一竖直半导体图案427和第二竖直半导体图案428。第一竖直半导体图案427可以设置在第二竖直半导体图案4 和第一子层455之间。第一竖直半导体图案427可以由于第一子层455的水平延伸的存在而不接触阱区301， 而第二竖直半导体图案4 可以接触(例如，直接接触)第一竖直半导体图案427和阱区 301。第二竖直半导体图案4 可具有不同的形状(例如，通心粉形状或管形状)。由每个第二竖直半导体图案428围绕的内部空的空间可以用填充电介质图案325 (例如，图8B和图8C中示出的填充电介质图案32 填充。每个竖直有源图案430还可以包括盖半导体图案327 (例如，图8B和图8C中示出的盖半导体图案327)。第一竖直半导体图案427和第二竖直半导体图案4 可以包括与基板300相同的半导体层。第一竖直半导体图案427和第二竖直半导体图案4 可以用第一导电类型的掺杂剂掺杂。替代地，第一竖直半导体图案 427和第二竖直半导体图案4 可以是未掺杂的半导体图案(例如，本征半导体图案)。用第二导电类型的掺杂剂掺杂的漏极区可以形成在每个盖半导体图案327的至少一部分中。参考图8A-9，在一些实施方式中，保护间隔物372以及金属-半导体化合物材料图案37 和37 可以应用于三维半导体存储器件(例如，参考图1A-1C描述的三维半导体存储器件、参考图2A和图2B描述的三维半导体存储器件、参考图3A和图;3B描述的三维半导体存储器件和/或参考图4A和图4B描述的三维半导体存储器件)。图10A、图11A、图12A、图13A、14A、图15A、图16A和图17A是沿图8A的线Ι-Γ禾口 11-11’截取的合并横截面图，用于示出根据一些实施方式的三维半导体存储器件的制造方法；图10B、图11B、图12B、图13B、图14B、图15B、图16B和图17B是沿图8A的线111-111， 截取的横截面图，用于示出根据一些实施方式的三维半导体存储器件的制造方法。参考图IOA和图10B，第一导电类型的掺杂剂可以被提供在基板300中以形成阱区 301。阱拾取区302可以形成在阱区301的一部分中，如图IOB所示。阱拾取区302可以用与阱区301具有相同导电类型的掺杂剂掺杂。阱拾取区302的掺杂剂浓度可以比阱区301 的掺杂剂浓度高。缓冲电介质层303可以形成在具有阱区301的基板300上。牺牲层305和绝缘层310可以交替地且重复地层叠在缓冲电介质层303上。牺牲层305可以由具有相对于绝缘层310的蚀刻选择性的材料层形成。例如，绝缘层310可以由氧化物层形成，牺牲层305可以由氮化物层形成。缓冲电介质层303可以由氧化物层形成。绝缘层310、牺牲层305和缓冲电介质层303可以被图案化以形成暴露阱区301的多个沟道孔315。然后，共形的半导体层可以形成在其上具有沟道孔315的基板300上，填充电介质层可以形成在半导体层上。填充电介质层可以形成为填充沟道孔315。填充电介质层和半导体层可以被平坦化直到暴露最顶的(例如，离基板100最远)绝缘层310，从而在每个沟道孔315中形成竖直半导体图案320和填充电介质图案325。竖直半导体图案320 和填充电介质图案325可以凹入，使得竖直半导体图案320和填充电介质图案325的最顶 (例如，离基板300最远)表面可以位于比最顶的绝缘层310的顶表面低的水平(例如，更接近基板300)。盖半导体层可以形成在具有凹入的竖直半导体图案320和凹入的填充电介质图案325的基板300上。盖半导体层可以填充设置在凹入的竖直半导体图案320和凹入的填充电介质图案325上的沟道孔315。盖半导体层可以被平坦化直到暴露最顶的绝缘层310，从而形成多个盖半导体图案327。竖直半导体图案320和其上的盖半导体图案327 的每一个可以组成竖直有源图案330。第二导电类型的掺杂剂可以被提供到竖直有源图案 330的顶部分中以形成多个漏极区。参考图IlA和图11B，盖电介质层可以形成在其上具有漏极区的基板300上。盖电介质层、绝缘层310和牺牲层305可以被图案化以形成限定多个模图案340a和340b的沟槽34 和34恥。结果，盖电介质图案335可以分别形成在模图案340a和340b上。各个盖电介质图案335可以与在其下的相应的模图案340a和340b竖直地自对准。也就是说，每个盖电介质图案335的侧壁可以与模图案340a和340b的相应一个的侧壁竖直地自对准。每个模图案340a和340b可以包括交替且重复层叠的牺牲图案30 和绝缘图案 310a。多个模图案可以包括第一模图案340a和第二模图案340b。沟槽可以包括第一沟槽 345a和第二沟槽34恥。第一沟槽34 可以被限定在一对相邻的第一模图案340a之间，如图IlA中所示。第二沟槽34 可以被限定在一对相邻的第二模图案340b之间，如图IlB 中所示。第一模图案340a和第二模图案340b可分别具有与图8A中示出的第一层叠结构 370a和第二层叠结构370b相同的平面形状。也就是说，第一模图案340a的平坦形状可以与图8A中示出的第一层叠结构370a的平面形状相同，第二模图案340b的平坦形状可以与图8A中示出的第二层叠结构370b的平坦形状相同。如图IlA中所示，每个第一沟槽34 可以包括具有第一宽度Dl的第一区以及具有第二宽度D2的第二区。第二宽度D2可以大于第一宽度D1。每个第一模图案340a可以包括与各个第一沟槽34 的第一区相邻的第一部分以及与各个第一沟槽34 的第二区相邻的第二部分。各个第一模图案340a的第二部分的宽度Wb可以小于各个第一模图案340a 的第一部分的宽度Wa。如图IlB中所示，第二沟槽34 可具有第三宽度D3。第二沟槽34 可具有基本均一的宽度。参考图IlA和图11B，第二导电类型的掺杂剂可以注入第一沟槽34 下面的阱区 301中以形成公共源极区350。在第二导电类型的掺杂剂可以注入到第一沟槽34 下面的阱区301中时，第二沟槽34 下面的基板300可以由掩模图案保护。阱拾取区302可以位于第二沟槽；34釙下面。
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在一些实施方式中，阱拾取区302可以在形成缓冲电介质层303之前形成在阱区 301中，并且第二沟槽34 可以与阱拾取区302对准。替代地，在一些实施方式中，阱拾取区302可以在形成第二沟槽34 之后形成。例如，在形成覆盖第一沟槽34 下面的基板 300的掩模图案之后，第一导电类型的掺杂剂可以注入第二沟槽34 下面的阱区301中以形成阱拾取区302。这样，阱拾取区302可以形成为与第二沟槽34 自对准。第一沟槽34 和第二沟槽34 下面的缓冲电介质层303可以在形成公共源极区350之后被移除。替代地，在第一沟槽34 和第二沟槽34 下面的缓冲电介质层303 可以在形成第一沟槽34 和第二沟槽34 期间被移除。如果第一沟槽34 和第二沟槽 345b下面的缓冲电介质层303可以被移除，缓冲电介质图案303a可以形成在模图案340a 和:340b下面。参考图12A和图12B，牺牲图案30 可以被移除以形成空的区域355。空的区域 355可以暴露竖直有源图案330的侧壁的一些部分。绝缘图案310a可以由具有相对于牺牲图案30 的蚀刻选择性的材料层形成。因而，绝缘图案310a仍可以保留，即使牺牲图案 30 被移除。绝缘图案310a可以由竖直有源图案330支撑。空的区域355可以设置在层叠的绝缘图案310a之间。参考图13A和图13B，多层电介质层360可以共形地形成在其上具有空的区域355 的基板300上，填充空的区域355的栅导电层可以形成在多层电介质层360上。栅导电层的形成在空的区域355之外的部分可以被移除，以形成填充空的区域355的栅图案GSG、CG 和SSG。结果，多个层叠结构370a和370b可以形成在基板300上。每个层叠结构370a和 370b可以包括交替且重复层叠的栅图案GSG、CG和SSG以及绝缘图案310a。多层电介质层 360的形成在空的区域355之外的部分可以在形成栅图案GSG、CG和SSG之后被移除。多个层叠结构可以包括第一层叠结构370a以及第二层叠结构370b。每个第一沟槽34 可以被限定在一对相邻的第一层叠结构370a之间，第二沟槽34 可以被限定在一对相邻的第二层叠结构370b之间。参考图14A和图14B，保护间隔物层可以共形地形成在具有栅图案GSG、CG和SSG 的基板300上。保护间隔物层可以被各向异性地蚀刻以在第一和第二沟槽34 和34 的侧壁上形成保护间隔物372。第一金属-半导体化合物图案37 可以在形成保护间隔物372之后形成在公共源极区350上。类似地，第二金属-半导体化合物图案37 可以形成在阱拾取区302上。第一和第二金属-半导体化合物图案37 和37 可以使用自对准硅化物(例如，SALICIDE) 技术同时形成。例如，金属层可以形成在具有保护间隔物372的基板300上。金属层可以接触(例如，直接接触)公共源极区350和阱拾取区302。可以执行退火工艺，使得金属层中的金属原子与公共源极区350和阱拾取区302中的半导体原子反应。结果，第一金属-半导体化合物图案37 可以形成在公共源极区350上，第二金属-半导体化合物图案37 可以形成在阱拾取区302上。然后，可以移除未反应的金属层。金属形成工艺和退火工艺可以使用原位技术执行。金属层可以由钴层、镍层或钛层形成。绝缘间隔物层378可以形成在具有金属-半导体化合物图案37 和37 的基板 300上。在一些实施方式中，绝缘间隔物层378可以填充第一沟槽34 的第一区，而绝缘间隔物层378可以共形地形成在第一沟槽34 的第二区中。这可以是因为第二区的第二宽度D2大于第一区的第一宽度D1。此外，绝缘间隔物层378还可以共形地形成在第二沟槽 345b 中。参考图15A和图15B，绝缘间隔物层378可以被各向异性地蚀刻以形成第一绝缘间隔物378a和第二绝缘间隔物378b。第一绝缘间隔物378a可以形成在第一沟槽34 的侧壁(例如，相对的侧壁)上，第二绝缘间隔物378b可以形成在第二沟槽34 的侧壁(例如，相对的侧壁)上。每个第一沟槽34 可以包括具有第一宽度Dl的第一区和具有第二宽度D2的第二区。在每个第一区中的该对第一绝缘间隔物378a可以彼此接触(例如，直接接触)，如图15A所述。相反，在每个第二区中的该对第一绝缘间隔物378a可以彼此分离，如在图15A 中进一步示出的。因而，由第一绝缘间隔物378a围绕的孔380a可以提供于每个第一沟槽 34 的第二区中。第二区中的孔380a可以暴露第二区下面的第一金属-半导体化合物图案 375a0在第二沟槽34 中的该对第二绝缘间隔物378b可以彼此分离，如图15B所示。因而，凹槽380b可以提供在第二沟槽34 中的该对第二绝缘间隔物378b之间。凹槽380b 可以暴露第二沟槽；34恥下面的第二金属-半导体化合物图案37恥。参考图16A和图16B，导电层385可以形成在具有第一绝缘间隔物378a和第二绝缘间隔物378b的基板300上。导电层385可以形成为基本装满孔380a和凹槽380b。参考图17A和图17B，导电层385可以被平坦化直到暴露绝缘间隔物378a和378b 和/或盖电介质图案335 (例如，暴露离基板300最远的表面)。结果，可以形成填充孔380a 的带接触插塞38 ，并且可以形成填充凹槽380b的阱导线38恥。在平坦化导电层385之后，导电层385的一些部分可以留在第一沟槽34 的第一区中的第一绝缘间隔物378a上。 残留的导电层385可以使用清洁工艺去除。替代地，残留的导电层385可以保留而不使用清洁工艺。即使残留的导电层385可以保留，该残留的导电层385也可以通过随后形成的层间绝缘层而电隔离。因而，残留的导电层385不会显著影响三维半导体存储器件的操作。然后，层间绝缘层388可以形成在具有带接触插塞38 和阱导线38 的基板300 上。接着，可以形成穿过层间绝缘层388的第一和第二导电插塞390a和390b (例如，如图 8B所示)，位线39 和带线39 可以形成在层间绝缘层388上(例如，如图8B-8D所示)。 因此，参考图8A-8D描述的三维半导体存储器件可以使用图10A-17B中示出的方法提供。根据一些实施方式的制造方法，孔380a和凹槽380b可以形成为分别自对准绝缘间隔物378a和378b。因而，可以改善三维半导体存储器件的可靠性，并且可以增大三维半导体存储器件制造中的工艺裕度。图18A-18C是沿图8A的线1_1，和II-II，截取的合并横截面图，示出图9的三维半导体存储器件的制造方法。参考图18A，第一子层455可以在形成沟道孔315之后共形地形成在基板300上。 第一半导体层可以共形地形成在第一子层455上。第一半导体层和第一子层455可以被各向异性地蚀刻直到暴露沟道孔315下面的阱区301。结果，第一竖直半导体图案427可以形成在沟道孔315的侧壁上。由于沟道孔315中第一子层455的存在，第一竖直半导体图案 427可以不接触阱区301。参考图18B，第二半导体层可以共形地形成在具有第一竖直半导体图案427的基板300上，基本填满沟道孔315的填充电介质层可以形成在第二半导体层上。填充电介质层和第二半导体层可以被平坦化直到暴露最顶的(例如，离基板300最远)绝缘层310，从而在每个沟道孔315中形成第二竖直半导体图案4 和由第二竖直半导体图案4 围绕的填充电介质图案325。每个第二竖直半导体图案4 可以接触(例如，直接接触)沟道孔 315中的第一竖直半导体图案427和阱区301。第一和第二竖直半导体图案427和428以及填充电介质图案325可以凹进，使得第一和第二竖直半导体图案427和428以及填充电介质图案325的最顶的(例如，离基板300最远)表面可以位于比最顶的绝缘层310的顶表面低的水平(例如，更接近基板300)。盖半导体图案327可以形成为填充在凹入的第一和第二竖直半导体图案427和428以及凹入的填充电介质图案325上的沟道孔315。在每个沟道孔315中的第一和第二竖直半导体图案427和228以及盖半导体图案327可以组成竖直有源图案430。盖电介质层可以形成在具有盖半导体图案327的基板300上。盖电介质层、绝缘层310以及牺牲层305可以被图案化以形成第一沟槽34fe。第二沟槽(例如，图8C的第二沟槽345b)可以在形成第一沟槽34 期间形成。第一沟槽345a可以暴露牺牲图案，并且牺牲图案可以被移除以形成空的区域355。空的区域355可以暴露在竖直有源图案430的侧壁上的第一子层455。参考图18C，第二子层457可以共形地形成在其上具有空的区域355的基板300 上，栅导电层可以形成在第二子层457上。栅导电层可以形成为基本填满空的区域355。栅导电层的形成在空的区域355之外的部分可以被移除以形成基本填满空的区域355的栅图案GSG、CG和SSG。第一子层455和第二子层457可以组成多层电介质层460。随后的工艺可以使用在图14A-17A和图14B-17B中示出的方法执行。根据一些实施方式的三维半导体存储器件的部件可以以不同的形式结合/实施。例如，三维半导体存储器件可以使用不同的封装技术来封装。例如，根据一些实施方式的三维半导体存储器件可以使用以下的任意一种来封装层叠封装(POP)技术、球栅阵列(BGA)技术、芯片级封装(CSP)技术、带引线的塑料芯片载体(PLCC)技术、塑料双列直插式封装(PDIP)技术、窝伏尔组件中芯片(die in waffle pack)封装技术、晶圆形式芯片 (die in wafer form)技术、板上芯片(COB)技术、陶瓷双列直插式封装(CERDIP)技术、塑料四方扁平封装(PQFP)技术、薄型四方扁平封装(TQFP)技术、小外形集成电路封装(small outline package, S0IC)技术、窄小外形封装(SSOP)技术、薄小外形封装(thin small outline package,TS0P)技术、薄型四方扁平封装(TQFP)技术、系统级封装(SIP)技术、多芯片封装(MCP)技术、晶圆级制造封装(WFP)技术以及晶圆级处理堆叠封装(wafer-level processed stack package，WSP)技术。在其中安装根据一些实施方式的三维半导体存储器件的封装还可以包括具有与三维半导体存储器件不同的功能的至少一个半导体器件(例如，控制器、存储器和/或混合器件)。图19是示意性方块图，示出包括根据一些实施方式的三维半导体存储器件的电子系统的示例。参考图19，根据一些实施方式的电子控制系统1100可以包括控制器1110、输入/ 输出(1/0)单元1120、存储器件1130、接口单元1140以及数据总线1150。控制器1110,1/
20单元1120、存储器件1130和接口单元1140中的至少两个可以通过数据总线1150彼此通信。数据总线1150可以相应于电信号通过其被传送的路径。控制器1110包括微处理器、数字信号处理器、微控制器或另一逻辑器件的至少之一。另一逻辑器件可具有与微处理器、数字信号处理器和微控制器中的任何一个类似的功能。I/O单元1120可以包括键盘、键板或显示装置。存储器1130可以存储数据和/或命令。存储器件1130可以包括根据在此所述的一些实施方式的至少一个三维半导体存储器件。存储器件1130还可以包括另一类型的半导体存储器件(例如，与在此所述的三维半导体存储器件不同的类型)。例如，存储器1130还可以包括磁存储器、相变存储器、动态随机存取存储(DRAM)器和/或静态随机存取存储器(SRAM)。接口单元1140可以传送电数据到通信网络或可以自通信网络接收电数据。接口单元1140可以无线地或通过电缆操作。例如，接口单元1140可以包括用于无线通信的天线或用于电缆通信的收发器。电子系统1100 还可以包括用作缓冲存储器的快速DRAM器件和/或快速SRAM器件以改善控制器1110的操作。电子系统1100可以应用于个人数字助理(PDA)、便携式计算机、上网本、无线电话、移动式电话、数字音乐播放器、存储卡或其它电子产品。其它电子产品可以无线地接收或传送信息数据。图20是示意性方块图，示出包括根据一些实施方式的三维半导体存储器件的存储卡的示例。参考图20，根据一些实施方式的存储卡1200可以包括存储器件1210。存储器件 1210可以包括根据在此所述的一些实施方式的至少一个三维半导体存储器件。在一些实施方式中，存储器件1210还可以包括另一类型的半导体存储器件(例如，与在此所述的三维半导体存储器件不同的类型)。例如，存储器件1210还可以包括磁存储器、相变存储器、动态随机存取存储(DRAM)器和/或静态随机存取存储器(SRAM)。存储卡1200可以包括控制主机与存储器件1210之间的数据通信的存储控制器1220。存储控制器1220可以包括控制存储卡1200的整体操作的处理单元(例如，中央处理器(CPU) 1222。此外，存储控制器1220可以包括用作处理单元1222的操作存储器的 SRAM器件1221。此外，存储控制器1220还可以包括主机接口(I/F)单元1223和存储接口 (I/F)单元1225。主机接口单元1223可以被配置成包括数据通信协议。存储接口单元1225 可以控制存储控制器1220与存储器件1210之间的通信。存储控制器1220还可以包括错误检查和校正(ECC)块12M。ECC块12 可以检测并纠正从存储器件1210读出的数据的错误。存储卡1200还可以包括存储代码数据的只读存储(ROM)器件以与主机接口。存储卡1200可以用作便携式存储数据卡。替代地，存储卡1200可以用计算机系统的固态盘代替计算机系统的硬盘。根据一些实施方式，带接触插塞可以接触(例如，直接接触)各个公共源极区。因而，每个公共源极区350的电阻可以减小/最小化。此外，每个带接触插塞可以设置在层叠结构的第二部分附近/旁边，层叠结构的第二部分可具有相对窄的宽度。因而，由于层叠结构的相对窄的第二部分的存在，电连接带接触插塞的每个公共源极区的一部分的平坦区域可以在有限区域内增加/最大化(例如，可以相对较大)，。因此，根据一些实施方式的三维半导体存储器件可以被改善/优化以具有高可靠性和高集成密度。
虽然已经参考其不同的实施方式具体显示并描述了本发明构思，但是本领域的普通技术人员将理解，可以在形式和细节中进行各种改变而不脱离由权利要求所限定的本发明构思的精神和范围。因此，以上公开的内容将被认为是说明性而非限制性的。本专利申请要求享有分别在2010年10月25日和2010年11月四日提交的第 10-2010-0104114和10-2010-0119905号韩国专利申请的权益，其公开通过全文引用结合于此。
权利要求
1.一种三维半导体存储器件，包括在基板上沿第一方向延伸的层叠结构，所述层叠结构包括交替并重复地层叠的栅图案和绝缘图案，所述层叠结构包括第一部分和第二部分，在基本垂直于所述第一方向的第二方向上所述层叠结构的所述第二部分具有比所述第一部分窄的宽度； 穿过所述层叠结构的多个竖直有源图案；多层电介质层，在所述多个竖直有源图案的侧壁之一与相应的各所述栅图案之间； 在与所述层叠结构的一侧相邻的所述基板中的公共源极区；以及在所述公共源极区上的带接触插塞，其中所述带接触插塞与所述层叠结构的所述第二部分相邻。
2.根据权利要求1所述的三维半导体存储器件，其中所述层叠结构的所述第一部分具有基本平行于所述第一方向延伸的相对的第一侧壁和第二侧壁；其中所述层叠结构的所述第二部分具有相对的第一侧壁和第二侧壁； 其中所述层叠结构的所述第二部分的所述第一侧壁朝向所述层叠结构的所述第二部分的所述第二侧壁凹入，从而当从平面图看时具有凹入形状；以及其中所述带接触插塞与所述层叠结构的所述第二部分的所述第一侧壁相邻。
3.根据权利要求2所述的三维半导体存储器件，其中所述层叠结构的所述第一部分的所述第二侧壁和所述第二部分的所述第二侧壁限定基本在所述第一方向上延伸的基本平坦的侧壁。
4.根据权利要求2所述的三维半导体存储器件，其中所述层叠结构的所述第二部分的所述第二侧壁朝向所述层叠结构的所述第二部分的所述第一侧壁凹入，从而当从平面图看时具有凹入形状。
5.根据权利要求1所述的三维半导体存储器件， 其中所述公共源极区基本在所述第一方向上延伸；其中所述公共源极区包括与所述层叠结构的所述第一部分相邻的非着陆部分以及与所述层叠结构的所述第二部分相邻的着陆部分；其中所述着陆部分和所述非着陆部分每个具有在所述第二方向上的宽度；以及其中所述着陆部分的宽度大于所述非着陆部分的宽度。
6.根据权利要求1所述的三维半导体存储器件，还包括在所述公共源极区上的隔离图案，其中所述带接触插塞穿过所述隔离图案从而电连接到所述公共源极区。
7.根据权利要求1所述的三维半导体存储器件，还包括在所述层叠结构的侧壁上的绝缘间隔物，其中所述绝缘间隔物的一部分在所述带接触插塞与所述层叠结构的所述第二部分之间，且其中所述带接触插塞接触所述绝缘间隔物。
8.根据权利要求1所述的三维半导体存储器件，还包括 位线，电连接到所述多个竖直有源图案之一的上端；以及电连接所述带接触插塞的带线。
9.根据权利要求8所述的三维半导体存储器件，其中所述位线和所述带线基本共面；以及其中所述位线和所述带线基本在所述第二方向上延伸。
10.根据权利要求1所述的三维半导体存储器件，其中所述多层电介质层覆盖相应的各所述栅图案的顶表面和底表面。
11.一种三维半导体存储器件，包括多个层叠结构，在基板上沿第一方向平行地延伸，所述多个层叠结构在基本垂直于所述第一方向的第二方向上彼此分开，且所述多个层叠结构中的每一个包括交替且重复地层叠的栅图案和绝缘图案；多个竖直有源图案，穿过所述多个层叠结构中的相应的层叠结构；多个多层电介质层，在所述多个竖直有源图案的各侧壁与相应的各所述栅图案之间；多个公共源极区，形成于在所述多个层叠结构之间限定的沟槽下面的所述基板中；以及带接触插塞，电连接所述多个公共源极区的其中一个， 其中所述带接触插塞在所述多个层叠结构的一对层叠结构之间， 其中在所述多个层叠结构的所述一对层叠结构中的至少一个层叠结构包括第一部分和第二部分，其中所述第一部分和所述第二部分每一个具有基本在所述第二方向上的宽度， 其中所述第二部分的宽度小于所述第一部分的宽度，以及其中所述带接触插塞与所述第二部分的一侧相邻。
12.根据权利要求11所述的三维半导体存储器件，其中所述多个公共源极区中的电连接所述带接触插塞的所述其中一个公共源极区包括非着陆部分和着陆部分；其中在所述第二方向上所述着陆部分的宽度比所述非着陆部分的宽度大；以及其中所述着陆部分是与所述多个层叠结构的多个第二部分一起在所述第二方向上布置的多个着陆部分中的其中一个着陆部分。
13.根据权利要求11所述的三维半导体存储器件，其中所述带接触插塞包括多个带接触插塞，所述多个带接触插塞电连接所述多个公共源极区中的相应的各公共源极区；其中所述多个层叠结构中的每一个包括第一部分和第二部分；以及其中所述多个带接触插塞和所述层叠结构的所述第二部分在所述第二方向上交替且重复地布置。
14.根据权利要求11所述的三维半导体存储器件，还包括在所述基板中用于将所述多个公共源极区彼此电连接的连接掺杂区，所述连接掺杂区在所述第二方向上延伸；以及电连接到所述带接触插塞的顶表面的带线，其中所述带线基本在所述第二方向上延伸，以及其中连接到所述带线的带接触插塞的数量小于所述公共源极区的数量。
15.根据权利要求11所述的三维半导体存储器件，还包括在每个所述沟槽的相对侧壁上的一对绝缘间隔物，其中所述沟槽的其中之一在电连接所述带接触插塞的所述多个公共源极区的所述其中之一上，并包括与所述至少一个层叠结构的所述第一部分相邻的第一区以及与所述至少一个层叠结构的所述第二部分相邻的第二区，其中该对绝缘间隔物在所述第一区中彼此接触，并且在所述第二区中彼此分开以限定由该对绝缘间隔物围绕的孔，以及其中所述带接触插塞在所述孔中。
16.一种三维半导体器件，包括第一和第二层叠结构，每个层叠结构包括栅图案和在所述栅图案之间的绝缘图案；分别穿过所述第一和第二层叠结构的第一和第二有源图案；在所述第一和第二层叠结构之间的公共源极区；带接触插塞，在所述公共源极区的扩展区域上，该扩展区域在所述公共源极区的第一和第二较小区域之间；以及在所述第一和第二层叠结构以及在所述带接触插塞上的带线。
17.根据权利要求16所述的三维半导体器件，其中所述公共源极区的所述扩展区域毗邻所述第一层叠结构中的凹入区；以及其中所述第一和第二层叠结构之间的距离在所述公共源极区的所述扩展区域中比在所述公共源极区的所述第一和第二较小区域中大。
18.根据权利要求16所述的三维半导体器件，其中所述公共源极区的所述扩展区域分别毗邻所述第一和第二层叠结构中的第一和第二凹入区；以及其中所述第一和第二层叠结构之间的距离在所述公共源极区的所述扩展区域中比在所述公共源极区的所述第一和第二较小区域中大。
19.根据权利要求16所述的三维半导体器件，还包括在所述带接触插塞与所述公共源极区之间的金属-半导体化合物材料图案。
20.根据权利要求16所述的三维半导体器件，还包括在所述带接触插塞的第一和第二侧壁上的第一和第二绝缘间隔物，使得所述第一和第二绝缘间隔物分别在所述带接触插塞与所述第一和第二层叠结构之间。
全文摘要
本发明涉及三维半导体器件。该器件可以包括包含栅图案和绝缘图案的层叠图案。层叠图案还可以包括第一部分和第二部分，并且层叠结构的第二部分可以具有比第一部分窄的宽度。该器件还可以包括穿过层叠结构的有源图案。该器件还可以包括与层叠结构相邻的公共源极区。该器件可以另外包括在公共源极区上的带接触插塞。
文档编号H01L23/528GK102456675SQ20111032836
公开日2012年5月16日 申请日期2011年10月25日 优先权日2010年10月25日
发明者朴镇泽, 李云京, 沈载株, 赵厚成, 赵源锡, 金敬勋, 金种衍, 黄盛珉 申请人:三星电子株式会社