专利名称：GaN高阈值电压增强型MOSHFET器件及制备方法
技术领域：
本发明涉及半导体器件领域，尤其涉及一种GaN高阈值电压增强型M0SHFET器件及制备方法。
背景技术：
半导体功率开关器件是电能传输和控制过程中所必需的功能元器件。而以GaN为代表的第三代半导体材料制成的功率开关器件，由于具有宽禁带、高击穿电场强度、高热导率、高饱和电子漂移速度、异质结界面二维电子气浓度高等优异的材料性能，成为目前半导体功率开关器件研究热点。与传统Si基功率器件相比，GaN基功率开关器件具有开关速度快、损耗低、耐热温度高等优点，是下一代节能功率器件的理想替代品。在以变流技术为基础的电力电子装置中，控制变流过程的功率开关晶体管都是常关型的(又称增强型)，这一点是保证电力电子回路“失效安全”的基础。实现增强型GaN功率开关器件的制备是目前国际科技界和产业界公认的科技难点。目前实现增强型GaN基场效应晶体管器件的主流技术方案主要有以下两种传统的金属氧化物半导体场效应晶体管(MOSFET)及基于MGaN/GaN异质结的异质结场效应晶体管(HFET)。传统的MOSFET在ρ-GaN层的源漏极区域，通过离子注入或者合金的方法形成η+接入区，同时在栅极加一定的正电压，使MOS结构工作在反型状态，在ρ-GaN层表面形成η型导电沟道，实现器件导通。传统的MOSFET可有效提高器件阈值电压，减少漏电流，但是由于对GaN材料进行离子注入较为困难，所形成的η+接入区质量不高。同时，由于ρ型GaN掺杂效率较低，器件也存在导通电阻较大，电流密度较低等缺点。而基于MGaN/GaN异质结的异质结场效应晶体管(HFET)实现增强型器件主要有两种技术方案，凹栅技术和F离子注入技术。凹栅技术是指在传统的AlGaN/GaN HFET器件上的栅极区域，通过干法刻蚀技术刻出一个凹槽，在凹槽中制作肖特基栅极电极，以此有利于耗尽AlGaN/GaN界面处的2DEG，实现增强型器件，同时可保留接入区的AlGaN/GaN异质结构，利用接入区高浓度2DEG降低导通电阻。而F离子注入技术则是指通过在栅极下AWaN势垒层注入F离子等带负电的离子，将导电沟道中的2DEG耗尽，从而实现增强型。凹栅和F离子注入技术在减少器件导通电阻，增大电流密度等方面，同传统MOSFET技术相比具有很大的优势，但是其也具有一些较为明显的缺点。一.凹栅技术和F离子注入技术用到的等离子体处理会造成晶格损伤，影响器件的稳定性和可靠性；二 .阈值电压较低，AKiaN/GaN增强型HFET器件的阈值电压通常在0 IV左右，无法有效避免关态时外界噪声对系统的干扰，离实际需要的5V以上阈值电压还有较大的差距，难以满足实际器件的要求；三.由于采用肖特基栅，在栅压达到阈值电压后继续增大时，栅极正向电流将迅速增大使栅极失去对沟道的控制作用，无法实现器件大电流特性。为了解决传统肖特基栅极HFET器件存在的上述缺点，近期有科学家采用了混合结构MOS-HFET技术方案。该方案在栅极区域将凹栅和MOS结构相结合，可有效提高阈值电压并降低栅极漏电流，同时利用接入区高浓度2DEG降低器件接入区电阻，提高电流密度。M0SHFET器件结合了 MOSFET和HFET 二者的优势，是比较理想的技术路线。但是由于MOS结构半导体层都是非掺杂的U-GaN层，器件工作在积累区，阈值电压通常在0 IV左右，离实际工作需要的5V以上还有一定距离，而且等离子体刻蚀工艺会造成材料表面晶格损伤，会降低器件的可靠性及稳定性。
发明内容
本发明的目的在于克服普通混合型M0SHFET器件阈值电压较低，等离子体刻蚀造成晶格损伤等缺点，提供了一种GaN基增强型M0SHFET器件及其制备方法。本发明结合了M0SHFET高电流密度，低栅极漏电流的特性，采用选择区域二次生长技术，利用P-GaN层作为MOS结构半导体层，进一步增大器件的阈值电压同时修复刻蚀工艺造成的晶格损伤，提高器件性能。为实现上述目的，本发明的技术方案为一种GaN高阈值电压增强型M0SHFET器件，包括衬底及生长于衬底之上的外延层，其中，外延层由下往上依次包括应力缓冲层、GaN层及异质结构势垒层，在栅极区域刻蚀异质结构势垒层至GaN层形成一凹槽，并在凹槽上选择生长ρ型GaN层，ρ型(iaN层及异质结构势垒层表面沉积有绝缘介质层，在异质结构势垒层表面源极及漏极区域刻蚀绝缘介质层，栅极区域蒸镀栅极金属，源、漏极区域上蒸镀欧姆接触金属。异质结构势垒层为AWaN、AlInN、AlInGaN、AlN材料中的一种或任意几种组合，该异质结构势垒层为非掺杂层或η型掺杂层；GaN层为高阻GaN层。高阻GaN层为电阻率高于IX IO7 WX謹的GaN层。该绝缘介质层为Si02、SiNx、A1203、A1N、Hf02、MgO、Sc2O3, Ga2O3^AlHfOx, HfSiON 中的任一种。绝缘介质层厚度在1 200nm之间。欧姆接触金属为Ti/Al/Ni/Au合金或Ti/Al/Ti/Au合金或Ti/Al/Mo/Au合金；栅极金属为以下高功函数金属一种或多种的组合Pt、Ir、Ni、Au、Mo、Pd、k或Be。同时，本发明还提供一种GaN高阈值电压增强型M0SHFET器件的制备方法，其包括以下步骤
A.利用金属有机化学气相沉积或者分子束外延，在衬底上依次生长应力缓冲层，GaN层和异质结构势垒层；
B.在异质结构势垒层上，通过等离子体增强化学气相沉积或原子层沉积或物理气相沉积或者磁控溅镀，均勻生长一层介质层作为选择生长掩膜层；
C.利用光刻技术，选择性刻蚀掩膜层及异质结构势垒层，并刻蚀至GaN层形成一凹槽，保留接入区掩膜层及异质结构势垒层；
D.利用金属有机化学气相沉积或者分子束外延，在凹槽上选择生长P-GaN层；
E.干法刻蚀完成器件隔离后，利用湿法腐蚀法刻蚀接入区掩膜层，显出异质结构势垒层的接触界面；
F.利用等离子体增强化学气相沉积或原子层沉积或物理气相沉积，在接触界面沉积上绝缘物质，作为栅极绝缘层；
G.采用光刻技术，湿法腐蚀或者干法刻蚀源，漏极欧姆接触区域的绝缘层物质，再蒸镀上欧姆接触金属；
H.采用蒸镀工艺，在栅极绝缘层上蒸镀栅极金属。步骤D中，在凹槽上生长P-GaN层的同时，也生长U-GaN层，形成双层外延结构。与现有技术相比较，本发明的有益效果在于，
本发明在混合型MOS-HFET结构的技术上，采用了选择区域二次生长技术，在栅极采用P-GaN层作为MOS结构半导体层，使器件工作在反型状态，可进一步增大器件的阈值电压同时修复刻蚀工艺造成的晶格损伤，提高器件性能。同时接入区采用AWaN/GaN异质结构，可形成高浓度、高迁移率的2DEG，降低M0SHFET导通电阻，增大电流密度。
图1为本发明第一种GaN高阈值电压增强型M0SHFET器件的结构示意图；图2为本发明第二种GaN高阈值电压增强型M0SHFET器件的结构示意图3A-图31为本发明GaN高阈值电压增强型M0SHFET器件的制备方法的工艺示意图。
具体实施例方式以下结合实施例及附图对本发明进行详细的描述。实施例1
本实施例如图1给出一种GaN高阈值电压增强型M0SHFET器件，包括衬底1及生长于衬底1之上的外延层，其中，外延层由下往上依次包括应力缓冲层2、GaN层3及异质结构势垒层4，在栅极区域刻蚀异质结构势垒层4至GaN层3形成一凹槽，并在凹槽上选择生长ρ型GaN层6，ρ型GaN层6及异质结构势垒层4表面沉积有绝缘介质层7，在异质结构势垒层4表面源极及漏极区域刻蚀绝缘介质层，栅极区域蒸镀栅极金属9，源、漏极区域上蒸镀欧姆接触金属8。异质结构势垒层4为AlGaN、AlInN、AlInGaN、AlN材料中的一种或任意几种组合，该异质结构势垒层为非掺杂层或η型掺杂层；GaN层3为高阻GaN层。该绝缘介质层7 为 Si02、SiNx, A1203、A1N、Hf02、MgO、Sc2O3> Ga2O3, AlHfOx、HfSiON中的任一种。绝缘介质层7厚度在1 200nm之间。欧姆接触金属8为Ti/Al/Ni/Au合金或Ti/Al/Ti/Au合金或Ti/Al/Mo/Au合金；栅极金属9为实现器件高阈值电压的各种合金或金属。图3A-图31为本发明一种GaN高阈值电压增强型M0SHFET器件的制备方法的工艺流程示意图，其工艺流程如下
A.利用金属有机化学气相沉积或者分子束外延，在衬底上依次生长应力缓冲层、GaN层和异质结构势垒层；
B.在异质结构势垒层上，通过等离子体增强化学气相沉积或原子层沉积或物理气相沉积或者磁控溅镀，均勻生长一层介质层作为选择生长掩膜层；
C.利用光刻技术，选择性刻蚀掩膜层及异质结势垒层，保留接入区掩膜层及异质结构势垒层；
D.利用金属有机化学气相沉积或者分子束外延，选择生长P-GaN层；
E.干法刻蚀完成器件隔离后，利用湿法腐蚀法刻蚀接入区掩膜层，显出异质结构势垒
5层的接触界面；
F.利用等离子体增强化学气相沉积或原子层沉积或物理气相沉积，在接触界面沉积上绝缘物质，作为栅极绝缘层；
G.采用光刻技术，湿法腐蚀或者干法刻蚀源，漏极欧姆接触区域的绝缘层物质，再蒸镀上欧姆接触金属；
H.采用蒸镀工艺，在栅极绝缘层上蒸镀栅极金属。选择生长p-GaN层6的厚度需要控制到其表面与接入区2DEG导电沟道平面接近水平，以降低载流子在沟道中散射形成的损耗，提高器件性能。栅极绝缘介质层8的厚度的控制既要满足栅极金属9能很好的控制沟道的导电特性，也要保持良好的栅极绝缘性。实施例2
如图2所示，本实施例给出了一种GaN增强型M0SHFET器件的第二种结构，其与实施例1的器件结构大致相同。不同之处在于，栅极区域选择生长结构为U-GaN层10，p-GaN层6双层外延结构。U-GaN层可提高P-GaN层晶体质量，提高器件性能。
权利要求
1.一种GaN高阈值电压增强型M0SHFET器件，包括衬底(1)及生长于衬底(1)之上的外延层，其特征在于，外延层由下往上依次包括应力缓冲层(2)、GaN层(3)及异质结构势垒层(4)，在栅极区域刻蚀异质结构势垒层(4)至GaN层(3)形成一凹槽，并在凹槽上选择生长P型GaN层(6)，ρ型GaN层(6)及异质结构势垒层(4)表面沉积有绝缘介质层(7)，在异质结构势垒层(4)表面源极及漏极区域刻蚀绝缘介质层，栅极区域蒸镀栅极金属(9)，源、漏极区域上蒸镀欧姆接触金属(8)。
2.根据权利要求1所述的GaN高阈值电压增强型M0SHFET器件，其特征在于，异质结构势垒层(4)为AWaN、AlInN、AlInGaN、AlN材料中的一种或任意几种组合，该异质结构势垒层为非掺杂层或η型掺杂层；GaN层(3)为高阻GaN层。
3.根据权利要求1所述的GaN高阈值电压增强型M0SHFET器件，其特征在于，该绝缘介质层(7)为 SiO2, SiNx、Α1203、Α1Ν、Hf02、MgO、Sc203、Ga2O3, AlHfOx、HfSiON 中的任一种。
4.根据权利要求1所述的GaN高阈值电压增强型M0SHFET器件，其特征在于，绝缘介质层(7)厚度在1 200nm之间。
5.根据权利要求1 4任一项所述的GaN高阈值电压增强型M0SHFET器件，其特征在于，欧姆接触金属(8)为Ti/Al/Ni/Au合金或Ti/Al/Ti/Au合金或Ti/Al/Mo/Au合金；栅极金属(9)为以下高功函数金属一种或多种的组合Pt、Ir、Ni、Au、Mo、Pd、％或Be。
6.一种GaN高阈值电压增强型M0SHFET器件的制备方法，其特征在于包括以下步骤A.利用金属有机化学气相沉积或者分子束外延，在衬底上依次生长应力缓冲层，GaN层和异质结构势垒层；B.在异质结构势垒层上，通过等离子体增强化学气相沉积或原子层沉积或物理气相沉积或者磁控溅镀，均勻生长一层介质层作为选择生长掩膜层；C.利用光刻技术，选择性刻蚀掩膜层及异质结构势垒层，并刻蚀至GaN层形成一凹槽，保留接入区掩膜层及异质结构势垒层；D.利用金属有机化学气相沉积或者分子束外延，在凹槽上选择生长P-GaN层；E.干法刻蚀完成器件隔离后，利用湿法腐蚀法刻蚀接入区掩膜层，显出异质结构势垒层的接触界面；F.利用等离子体增强化学气相沉积或原子层沉积或物理气相沉积，在接触界面沉积上绝缘物质，作为栅极绝缘层；G.采用光刻技术，湿法腐蚀或者干法刻蚀源，漏极欧姆接触区域的绝缘层物质，再蒸镀上欧姆接触金属；H.采用蒸镀工艺，在栅极绝缘层上蒸镀栅极金属。
7.根据权利要求6所述的GaN高阈值电压增强型M0SHFET器件的制备方法，其特征在于，步骤D中，在凹槽上生长P-GaN层的同时，也生长U-GaN层，形成双层外延结构。
全文摘要
本发明公开一种GaN高阈值电压增强型MOSHFET器件，包括衬底(1)及生长于衬底(1)之上的外延层，其特征在于，外延层由下往上依次包括应力缓冲层(2)、GaN层(3)及异质结构势垒层(4)，在栅极区域刻蚀异质结构势垒层(4)至GaN层(4)形成一凹槽，并在凹槽上选择生长p型GaN层(6)，p型GaN层(6)及异质结构势垒层(4)表面沉积有绝缘介质层(7)，在异质结构势垒层(4)表面源极及漏极区域刻蚀绝缘介质层，栅极区域蒸镀栅极金属(9)，源、漏极区域上蒸镀欧姆接触金属(8)。本发明器件结构和制作工艺简单，稳定性高，可有效增大正向阈值电压同时修复等离子体处理造成的晶格损伤。
文档编号H01L29/10GK102386223SQ20111033943
公开日2012年3月21日 申请日期2011年11月1日 优先权日2011年11月1日
发明者刘扬, 张佰君, 沈震 申请人:中山大学