专利名称：一种垂直双扩散金属氧化物半导体场效应晶体管的制作方法
技术领域：
本发明涉及半导体器件技术领域，具体涉及一种垂直双扩散金属氧化物半导体场
效应管。
背景技术：
近年来，随着微电子技术的迅猛发展，以及汽车电子、航空航天、工业控制、电力运输等相关领域的迫切需求，发展新型大功率半导体器件越来越多的受到人们关注。功率 MOSFET (金属氧化物半导体场效应晶体管)是在MOS集成电路工艺基础上发展起来的新一代电力电子器件。而VDMOS (垂直双扩散金属氧化物半导体场效应管，具体结构详见图1) 具有输入阻抗大、开关速度快、工作频率高、热稳定性好等优点，目前已在开关稳压电源、功率放大器等方面获得了广泛应用。另外，在功率器件中引入宽禁带半导体材料成为一个重要的发展方向。宽禁带半导体材料SiC材料与Si、GaAs等材料相比，具有高的禁带宽度、高的饱和电子漂移速度、高的临界击穿电场以及高的热导率，使其成为在高频、高温和大功率应用场合下极为理想的半导体材料。又由于SiC是目前惟一一种可以用热氧化法生成高品质本征氧化物的化合物半导体，因此非常适于制造MOSFET (金属氧化物半导体场效应晶体管)、IGBT (绝缘栅双极型晶体管)等高频功率器件。对于VDMOS器件而言，如何降低其通态电阻，从而减小通态损耗，是研究人员一直以来关注的问题。其中漂移区电阻的减小依赖于漂移区厚度和掺杂浓度的减小，与器件阻断电压对漂移区参数的要求相矛盾，因此如何减小沟道电阻一直是研究的重点。尤其对于SiC VDMOS器件，由于采用高能量离子注入工艺，加剧了沟道表面粗糙度散射，在高栅压下呈现明显的沟道载流子迁移率退化，使得沟道导通电阻占到器件总导通电阻相当大的比例。另外，热生长形成的栅氧化层与半导体界面处存在大量界面态，比较准确的测量结果表明，η型SiC/Si02界面的态密度一般在7X1011 SXlO1W2eV^10这些界面态在SiC的禁带上部靠近导带边的地方引入电子陷阱，陷阱密度随栅压升高而指数上升。电子陷阱不仅降低了反型层中电子的密度，从而通过增大阈值电压使导通电流减小，而且对沟道电子起到散射中心的作用，大大降低了沟道电子的迁移率，增大了沟道导通电阻。为了改善SiC MOSFET的导通特性，Baliga曾提出积累层沟道MOSFET的概念， 即 ACCUFET，见于 The Planar 6H_SiC ACCUFET: A New High-Voltage Power MOSFET Structure, IEEE ELECTRON DEVICE LETTERS, VOL. 18，NO. 12，DECEMBER 1997。这种结构的特点是用P型重掺杂掩埋层在栅氧化层层下的N型轻掺杂外延层表面产生一个极薄的耗尽区(具体结构详见图2)。埋层的深度和N型轻掺杂区的杂质浓度经过精心设计，以至于能使氧化层与埋层之间的N型轻掺杂区完全被P+N结的内建电势所耗尽，从而形成一个常关器件。开通时，用正栅压将N型轻掺杂耗尽层转换成电子积累层，形成源极到漏极的导电通道。具有此种结构的器件，阈值电压低，正向电流大，导通电阻低，而且由于PN结对栅氧化层下半导体层的电场屏蔽，有效地限制了氧化层中的电场强度，保证了栅氧化层的可靠性。在文献 Development of High-Current 4H - SiC ACCUFET, IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 50，NO. 2，^BRUARY 2003 中，提出了优化后的平面埋层 MOSFET结构，导通电阻为22 πιΩ · cm2，耐压为550V。但作为常关型器件，埋层沟道MOSFET 只是利用Pn结的自耗尽来维持沟道的阻断，所以漏电流较大，难以得到高的耐压水平，限制了其在高电压场合的应用。
发明内容
本发明所要解决的问题是如何提供一种垂直双扩散金属氧化物半导体场效应管，该半导体场效应管克服了背景技术中所提到的界面缺陷，实现了较低的导通电阻。本发明所提出的技术问题是这样解决的提供一种垂直双扩散金属氧化物半导体场效应管，包括金属化漏极1、N+衬底2、N_漂移区3、深P体区5、N型重掺杂源区6、P型重掺杂区7、N型埋层沟道8、P型外延层9、栅氧化层10、多晶硅栅电极11和金属化源极12， 金属化漏极1位于N+衬底2背面，N—漂移区3位于N+衬底2正面，N—漂移区3的上部为结型场效应晶体管区4 (或称为JFET区)，其特征在于
①深P体区5位于N—漂移区3上方两侧，通过P型重掺杂区7、金属化源极12与N型
重掺杂源区6相连，抑制器件的寄生三极管效应，栅氧化层10生长于P外延层9和结型场效应晶体管区4之上，栅氧化层10的表面是多晶硅栅电极11，所述多晶硅栅电极11与金属化源极12之间设置了隔离介质；
在N型重掺杂源区6与结型场效应管区4之间设置有两层导电沟道结构N型埋层
沟道8和P型外延层9，所述N型埋层沟道8设置在下方，所述P型外延层9放在上方，用于形成反型沟道。按照本发明所提供的垂直双扩散金属氧化物半导体场效应管，其特征在于，P型外延层9和N型埋层沟道8均为外延生长层，其中P型外延层9厚度为0. IMfli, N型埋层沟道 8的厚度为0. 2Mm。按照本发明所提供的垂直双扩散金属氧化物半导体场效应管，其特征在于，P型外延层9在导通时形成反型沟道，N型埋层沟道8提供额外电子源，产生电导调制效应。按照本发明所提供的垂直双扩散金属氧化物半导体场效应管，其特征在于，结型场效应晶体管区4的表面进行了离子注入，使其表面掺杂浓度高于下方的漂移区。本发明提供了一种反型层沟道和埋层沟道相结合的VDMOS结构，该结构在导通时通过两个沟道的共同导电机制，大大减小器件的导通电阻；在阻断时通过PN结势垒对沟道的电场屏蔽，实现较高的耐压水平，达到1000V以上。本发明的半导体材料为碳化硅、硅、砷化镓或者氮化镓。
图1为基本的VDM0SFET (垂直双扩散金属氧化物半导体场效应晶体管)器件结构。其中，101为背面金属化漏电极，102为N型重掺杂衬底，103为N型漂移区，104为P型体区，105为N型重掺杂源区，106为P型重掺杂接触区，107为栅氧化层，108为多晶硅栅电极，109为金属化源电极；
图2为Baliga等人提出的ACCUFET (积累型沟道金属氧化物半导体场效应晶体管)，其中，201为背面金属化漏电极，202为N型重掺杂衬底，203为N型漂移区，204为P型重掺杂体区，205为N型重掺杂源区，206为积累层沟道区，207为栅氧化层，208为多晶硅栅电极， 209为金属化源电极。图3为本发明的平面栅器件结构图，一种埋层沟道与表面反型沟道结合的VDMOS 器件。其中，1为金属化漏极，2为N+衬底，3为N—漂移区，4为结型场效应晶体管区，5为深 P体区，6为N型重掺杂源区，7为P型重掺杂区，8为N型埋层沟道，9为P型外延层，10为栅氧化层，11为多晶硅栅电极，12为金属化源极。图4为本发明的沟槽栅器件结构图。其中，1为金属化漏极，2为N+衬底，3为N—漂移区，4为P型体区，5为N型重掺杂源区，6为P型重掺杂区，7为N型埋层沟道，8为P型外延层，9为栅氧化层，10为多晶硅栅电极，11为N型重掺杂区，12为金属化源极。
具体实施例方式下面结合附图以及实施例对本发明进行详细说明
本发明技术方案如下，其基本结构如图3所示，包括金属化漏极1、N+衬底2、N_漂移区 3、结型场效应晶体管区4、深P体区5、N型重掺杂源区6、P型重掺杂区7、N型埋层沟道8、 P型外延层9、栅氧化层10、多晶硅栅电极11、金属化源极12。金属化漏极1位于N+衬底2 背面，N_漂移区3位于N+衬底2正面；深P体区5位于N_漂移区3上方两侧，通过P型重掺杂区7、金属化源极12与N型重掺杂源区6相连，抑制器件的寄生三极管效应；N_漂移区 3的上部习惯上称为VDMOS的JFET区，在N型重掺杂源区6与JFET区4之间存在两层导电结构，下方为N型埋层沟道8，上方为P型外延层9，用于形成反型沟道；栅氧化层10生长于 P外延层9和JFET区4之上，栅氧化层10的表面是多晶硅栅电极11，多晶硅栅电极11与金属化源极12之间是隔离介质。在此技术方案中，P型外延层9和N型埋层沟道8均为很薄的外延层，厚度分别为0. IMffl和0. 2Mm。本发明所提供的VDMOS器件中，存在一个由多晶硅栅11、栅氧化层10和P型外延层9构成的MIS结构，其下方又存在由P型外延层9、埋层沟道8和深P体区5构成的两个 PN结结构。两个深P体区5和夹在其中的N型漂移区构成JFET(结型场效应晶体管)结构。 在设计中，N型漂移区3的厚度与浓度直接影响器件的阻断电压，一般来说，厚度越厚，浓度越低，阻断电压越高，但同时漂移区电阻越大。因此对漂移区参数的设计必须考虑折中。在器件各电极不加任何电压时，夹在P型外延层9和JFET区4之间的很薄的N型埋层沟道8被上下两个PN结自耗尽区共同夹断，没有漏极到源极的电流通路。当栅电极和源极接地，漏极加高压时，器件工作在阻断状态，此时两个深P体区5与N—漂移区3形成的 PN结耗尽区结合在一起，将漏极到源极的导电路径完全夹断，泄漏电流很小，同时又对上方的沟道区产生电场屏蔽作用，防止沟道穿通与氧化层击穿现象，直到PN结处发生雪崩击穿。当多晶硅栅电极11加正偏压并达到阈值电压时，P型外延层9表面反型，产生大量电子。栅氧化层厚度很薄，只有几十个纳米，器件的栅控能力很强，同时由于P型外延层 9厚度很薄，仅为0. !Mm,如若选取合适的掺杂浓度，则该层厚度会小于理论计算的MOS结构最大耗尽层宽度，尤其对于禁带较宽、本征载流子浓度较低的材料。此时，栅电势继续增大， 便会影响到P型外延层9与N型埋层沟道8形成的PN结势垒，使其降低，N型埋层沟道8中的电子便会大量注入到P型外延层9中，大大提高载流子浓度，形成电导调制效应，从而降低器件导通电阻。由于栅氧化层10是在P型外延层9上生长获得，所以氧化层与半导体材料界面的粗糙度较低，表面散射对载流子迁移率的影响较小。再采用新的栅氧化层生长后的退火工艺，使得界面陷阱密度较低，进一步提高了沟道载流子迁移率。此外，对JFET区进行一次后续的离子注入，增大了 JFET区的掺杂浓度，在导通时扩展了电子的迁移路径，减小了 JFET区电阻。该表面反型沟道与埋层沟道相结合的高压VDMOS器件，采用离子注入与外延层生长的工艺，在满足高耐压水平的前提下，实现较低的导通电阻。作为一个实施例，本发明——表面反型沟道与埋沟相结合的VDMOS器件，以SiC材料制造，如图3所示，可通过以下方法制备得到，工艺步骤为
一、SiC基底准备，采用N型重掺杂4H-SiC衬底，掺杂浓度为1 X 1019cm_3，其晶向为 (0001)，厚度为 5Mm。二、N漂移区生长，采用气相外延法，利用偏晶轴技术，在1600°C下在衬底上生长 7Mm的N外延层，掺杂浓度为1.2X1016cm_3。三、用P埋层掩膜版，注入铝形成深P体区，掺杂浓度为3X 1018cm_3。四、外延生长η埋层，掺杂浓度为2Χ 1017cm_3，厚度为0. 2Mm。五、生长ρ外延层，掺杂浓度为3X1017cm_3，厚度为0. lMm。六、用源区掩膜版，注入磷形成N型重掺杂源区，峰值掺杂浓度为1 X 1019cm_3。七、用重掺杂P接触掩膜版，注入铝形成P型重掺杂区，峰值掺杂浓度为 IXio1W3O八、用JFET区掩膜版，在JFET区表面注入铝，峰值浓度为2X 1016cm_3。九、在氩气氛围中，1600°C下快速热退火5分钟，激活注入离子。十、在1150°C下采用加热合成氧化技术，用2. 5小时生成50nm厚的薄氧化层，随后在一氧化氮氛围中，1175°C下退火2小时。气相淀积0. 6Μπι的多晶硅，注入磷形成N型重掺杂，峰值浓度为lX102°cm_3。用多晶硅栅掩膜版光刻并刻蚀形成栅氧化层和多晶硅栅电极。十一、淀积隔离二氧化硅层，用接触掩膜版光刻并刻蚀形成源区接触孔，淀积金属化源极，电极材料为镍。十二、背面淀积镍形成金属化漏极。此外，本发明中的双沟道结构还可应用于沟槽栅M0SFET，如图4中所示。其工作原理与平面栅VDMOS器件相似，沟槽结构利用RIE (反应离子刻蚀)形成，沟槽栅下的薄P层和薄N层均可利用外延生长得到。相比于平面栅VDMOS器件，沟槽栅MOSFET中没有JFET区， 导通时电子直接从源区通过沟道流入漂移区，缩短了流通路径，导通电阻更小；同时沟槽栅下的N薄层和P薄层形成的PN结势垒区，一定程度上减弱了槽栅底部尖角处的电场集中， 提高了栅氧化层的可靠性。作为一个实施例，沟槽栅MOSFET可通过以下方法制备得到，工艺步骤为
一、SiC基底准备，采用N型重掺杂4H-SiC衬底，掺杂浓度为1 X 1019cm_3，其晶向为 (0001)。
二、N漂移区生长，采用气相外延法，利用偏晶轴技术，在1600°C下在衬底上生长 9Mm的N外延层，掺杂浓度为1.0X1016cm_3。三、采用气相外延法生长1. 5Mffl的P型外延层，用以生成P型体区，掺杂浓度为 3 X IO1W30四、用源区掩膜版，注入磷形成N型重掺杂源区，峰值掺杂浓度为1 X IO19Cm-3,结深控制为0. 5Mm。五、用重掺杂P接触掩膜版，注入铝形成P型重掺杂区，峰值掺杂浓度为 1 X IO19CnT3，结深控制为 0. 5Mm0六、在氩气氛围中，1600°C下快速热退火5分钟，激活注入离子。七、使用镍金属掩膜版，利用反应离子刻蚀(RIE)，用SF6刻出2Mm深的栅极沟槽。八、在950°C下利用湿氧氧化对晶片热处理15分钟，并去除氧化层，以改善沟槽表面粗糙度。九、外延生长N型外延层，掺杂浓度为2\10、111_3，厚度为0.2|^。十、外延生长P型外延层，掺杂浓度为3父1017(^_3，厚度为0. lMm。十一、在1150°C下采用加热合成氧化技术，用2. 5小时生成50nm厚的薄氧化层，随后在一氧化氮氛围中，1175°C下退火2小时。气相淀积0.6Mm的多晶硅。用多晶硅栅掩膜版光刻并刻蚀形成栅氧化层和多晶硅栅电极。十二、注入磷形成N型接触区，并对多晶硅栅电极进行掺杂，峰值浓度为 IX IO20CnT3。十三、刻蚀沟槽外多余薄层外延结构，淀积金属化源极并图形化，电极材料为镍。十四、在晶片表面淀积二氧化硅钝化层。十五、背面淀积镍形成金属化漏极。
权利要求
1.一种垂直双扩散金属氧化物半导体场效应管，包括金属化漏极(1)、N+衬底(2)、N_漂移区(3)、深P体区(5)、N型重掺杂源区(6)、P型重掺杂区(7)、栅氧化层(10)、多晶硅栅电极(11)和金属化源极(12)，金属化漏极(1)位于N+衬底(2)背面，N_漂移区(3)位于N+衬底(2)正面，N—漂移区(3)的上部为结型场效应晶体管区(4)，其特征在于①深P体区(5) 位于N—漂移区(3)上方两侧，通过P型重掺杂区(7)、金属化源极(12)与N型重掺杂源区 (6)相连，抑制器件的寄生三极管效应，栅氧化层(10)生长于P外延层(9)和结型场效应晶体管区(4)之上，栅氧化层(10)的表面是多晶硅栅电极(11)，所述多晶硅栅电极(11)与金属化源极(12)之间设置了隔离介质；②在N型重掺杂源区(6)与结型场效应管区(4)之间设置有两层导电沟道结构N型埋层沟道(8 )和P型外延层(9 )，所述N型埋层沟道(8 )设置在下方，所述P型外延层(9 )放在上方，用于形成反型沟道。
2.根据权利要求1所述的垂直双扩散金属氧化物半导体场效应管，其特征在于，P型外延层(9)和N型埋层沟道(8)均为外延生长层，其中P型外延层(9)厚度为0. lMm，N型埋层沟道(8)的厚度为0. 2Mm。
3.根据权利要求1所述的垂直双扩散金属氧化物半导体场效应管，其特征在于，P型外延层(9)在导通时形成反型沟道，N型埋层沟道(8)提供额外电子源，产生电导调制效应。
4.根据权利要求1所述的垂直双扩散金属氧化物半导体场效应管，其特征在于，结型场效应晶体管区(4)的表面进行了离子注入，使其表面掺杂浓度高于下方的漂移区。
全文摘要
本发明公开了一种垂直双扩散金属氧化物半导体场效应管，包括金属化漏极1、N+衬底2、N-漂移区3、深P体区5、N型重掺杂源区6、P型重掺杂区7、N型埋层沟道8、P型外延层9、栅氧化层10、多晶硅栅电极11和金属化源极12。该垂直双扩散金属氧化物半导体场效应管在导通时通过两个沟道的共同导电机制，大大减小器件的导通电阻；在阻断时通过P+N结势垒对沟道的电场屏蔽，实现较高的耐压水平，达到1000V以上。
文档编号H01L29/78GK102364688SQ201110351748
公开日2012年2月29日 申请日期2011年11月9日 优先权日2011年11月9日
发明者刘影, 张有润, 张波, 高云斌 申请人:电子科技大学