专利名称：制造半导体器件的方法
技术领域：
本发明的示例性实施例总的来说涉及一种制造半导体器件的方法，更具体而言， 涉及一种能够使栅线弯曲现象的发生减少/最小化的制造半导体器件的方法。
背景技术：
半导体器件包括单元区和外围区。单元区包括用于储存数据的多个存储器单元， 外围区包括用于对存储器单元进行编程、读取和以其他方式控制存储器单元的不同功能模块。在此，外围区不仅可以包括低电压晶体管而且还包括用于提供高电压的高电压晶体管。 在现有的非易失性存储器件的情况下，单元区包括存储器单元晶体管和选择晶体管。存储器单元晶体管的栅极端子相互连接以形成字线，且选择晶体管的栅极端子相互连接以形成选择线。另外，高电压晶体管和低电压晶体管的栅极端子分别相互连接以形成高电压线和低电压线。字线、选择线以及高电压线和低电压线被称为栅线。根据现有的非易失性存储器件，单元区中的栅线的密度比外围区中的栅线的密度高。换言之，单元区中的每个栅线之间的间距比外围区中每个栅线之间的间距窄。随着不断努力使半导体器件高度集成化，栅线的线宽不断变窄，栅线的高度与线宽之比也被升高。但是，提高高度与线宽之比会导致栅线弯曲现象，所述栅线弯曲现象将在下面参照附图详细描述。
图1是三维(3D)视图，图2是说明上述现象的照片。参照图1，在半导体衬底10上形成栅线12(GL)之后，执行用于在半导体衬底10中形成结的离子注入工艺。在此，半导体器件10具有有源区和隔离区。对单元区(未示出) 和外围区(未示出)的每个都执行用于形成结的离子注入工艺。例如，为了在单元区中形成结，使用具有与要形成结的区域相对应的开放窗口的掩模图案来执行离子注入工艺。下面详细描述形成掩模图案的工艺。为了形成掩模图案，形成用于掩模图案的光致抗蚀剂层，并执行曝光和显影工艺以形成掩模图案。使用显影剂14执行显影工艺以去除被曝光的光致抗蚀剂层。在这种情况下，栅线12可能因为在栅线12之间产生由于显影剂14和光致抗蚀剂层的原因所导致的张力F而弯曲。根据栅线12之间的间距S、栅线12的高度H以及栅线12的长度L来确定张力F。参照以下等式1来更详细地描述张力F。等式1
权利要求
1.一种制造半导体器件的方法，包括以下步骤在半导体衬底之上形成沿着一个方向排列的多个线；在所述半导体衬底之上形成掩模图案，其中所述掩模图案与所述线相交叉；以及通过执行离子注入工艺在所述线之间的所述半导体衬底中形成结。
2.如权利要求1所述的方法，还包括以下步骤在形成所述线之前，在所述半导体衬底中沿着与所述线垂直的方向形成有源区和隔离区。
3.如权利要求1所述的方法，其中，所述掩模图案由光致抗蚀剂形成。
4.如权利要求1所述的方法，其中，形成所述掩模图案的步骤包括以下步骤在所述半导体衬底之上形成用于所述掩模图案的光致抗蚀剂层以使所述线被覆盖；以及通过执行曝光和显影工艺沿着与所述线垂直的方向形成光致抗蚀剂图案。
5.如权利要求1所述的方法，其中，所述线包括栅线，所述栅线是通过在所述半导体衬底之上顺序地层叠隧道电介质层、浮栅、电介质层和控制栅并使所述隧道电介质层、所述浮栅、所述电介质层和所述控制栅图案化来形成的。
6.如权利要求1所述的方法，还包括以下步骤 去除所述掩模图案；以及在形成所述结之后，在已经去除了所述掩模图案的所述半导体衬底之上形成绝缘层以使所述线被覆盖。
7.如权利要求6所述的方法，其中，所述绝缘层由氧化物形成。
8.如权利要求1所述的方法，其中，所述掩模图案被形成在要形成阱拾取单元的区域上。
9.如权利要求6所述的方法，还包括以下步骤刻蚀所述绝缘层的一部分以使要形成阱拾取单元的区域暴露出来；以及通过执行离子注入工艺而在暴露出的所述半导体衬底中形成所述阱拾取单元。
10.一种制造半导体器件的方法，包括以下步骤在半导体衬底上以矩阵的形式限定出多个存储器单元块区域； 在所述半导体衬底上形成沿着一个方向排列的多个栅线；在所述存储器单元块区域之间的虚设区域上形成多个掩模图案，其中所述掩模图案与所述栅线相交叉；在所述掩模图案之间暴露出的半导体衬底中形成结； 去除所述掩模图案；在已经去除了所述掩模图案的所述半导体衬底之上形成绝缘层以使所述栅线被覆盖；刻蚀所述绝缘层的一部分以使所述虚设区域中要形成阱拾取单元的区域暴露出来；以及在所述暴露出的虚设区域中形成阱拾取单元。
11.如权利要求10所述的方法，其中，所述掩模图案包括与所述栅线垂直的多个光致抗蚀剂图案。
12.如权利要求10所述的方法，其中，形成所述掩模图案的步骤包括以下步骤在所述半导体衬底之上形成用于所述掩模图案的光致抗蚀剂层以使所述栅线被覆盖；以及通过执行曝光和显影工艺来形成与所述栅线垂直的光致抗蚀剂图案。
13.如权利要求10所述的方法，其中，所述栅线是通过在所述半导体衬底之上顺序地层叠隧道电介质层、浮栅、电介质层和控制栅并将所述隧道电介质层、供所述浮栅用的导电层、电介质层和供所述控制栅用的导电层图案化来形成的。
14.如权利要求10所述的方法，其中，形成所述阱拾取单元的步骤包括以下步骤在所述绝缘层之上形成用于所述阱拾取单元的掩模图案，所述掩模图案在要形成所述阱拾取单元的区域中具有开口部分；使用用于所述阱拾取单元的所述掩模图案作为刻蚀掩模来刻蚀所述绝缘层的一部分， 以暴露出所述半导体衬底中的要形成所述阱拾取单元的一部分；以及通过执行离子注入工艺而在暴露出的所述半导体衬底中形成所述阱拾取单元。
15.一种制造半导体器件的方法，包括以下步骤在限定有单元区和外围区的半导体衬底上形成沿着一个方向排列的多个线； 在所述半导体衬底之上形成光致抗蚀剂层以使所述线被覆盖； 通过对所述光致抗蚀剂层执行曝光和显影工艺，来形成与形成在所述单元区中的所述线垂直的光致抗蚀剂图案；在所述半导体衬底的在所述光致抗蚀剂图案与所述线之间暴露出的一部分中形成结；去除所述光致抗蚀剂图案；在已经去除了所述光致抗蚀剂图案的半导体衬底之上形成绝缘层以使所述线被覆盖；执行用于去除所述绝缘层的一部分并暴露出所述半导体衬底的一部分的刻蚀工艺；以及在暴露出的所述半导体衬底中形成阱拾取单元。
16.如权利要求15所述的方法，其中，所述线之中的形成在所述单元区上的线包括多个漏极选择线、字线和源极选择线，以及所述线之中的形成在所述外围区上的线包括多个高电压线和低电压线。
17.如权利要求15所述的方法，其中，形成所述阱拾取单元的步骤是通过用于将杂质注入到暴露出的所述半导体衬底中的离子注入工艺来执行的。
全文摘要
本发明提供一种制造半导体器件的方法，包括以下步骤在半导体衬底之上形成沿着一个方向排列的多个线；在半导体衬底之上形成掩模图案，其中所述掩模图案与所述线相交叉；以及通过执行离子注入工艺在线之间的半导体衬底中形成结。
文档编号H01L21/8247GK102468230SQ20111036507
公开日2012年5月23日 申请日期2011年11月17日 优先权日2010年11月17日
发明者权贤律 申请人:海力士半导体有限公司