专利名称：集成半导体器件及其制造方法
技术领域：
本发明涉及集成半导体器件及其制造方法，尤其涉及包括电阻器的集成半导体器件及其制造方法。
背景技术：
集成半导体器件通常包括场效应晶体管。对于传统的场效应晶体管的栅极叠层结构，其栅极层一般包含诸如多晶硅的导电材料，并且其栅极电介质层一般包含诸如娃氧化物的电介质材料。随着半导体器件的尺寸不断减小，业界已普遍采用包含金属元素的导电材料(通常称为金属材料)来形成栅极层，并采用具有高介电常数的电介质材料(通常称为高K电介质材料)来形成栅极电介质层。这就是所谓的高K电介质-金属栅极(HKMG)工艺。除了场效应晶体管之外，集成半导体器件通常还包括电阻器。传统的电阻器一般由掺杂的多晶硅形成，并且通常还采用阻挡层来避免电阻器的电阻由于硅化而降低。另外，美国专利N0.7, 749, 822B2公开了一种由电介质层、导电层和多晶娃层的叠层结构在场效应晶体管区域和电阻器区域中分别形成场效应晶体管的栅极叠层结构和电阻器的方法。在该方法中，在电阻器区域中，电介质层上的导电层和该导电层的中间部分上的未掺杂多晶硅层一起用作电阻器体(resistor body)，该导电层的端部上的掺杂多晶硅层用作电阻器端子，并且还形成有电连接至该电阻器端子的接触；或者，电介质层上的导电层自身用作电阻器体，并且还形成有电连接至该导电层的端部的接触。该导电层例如是包含钛氮化物(TiN)或钽碳化物(TaC)的金属层，并且例如是厚度为Inm至7nm的薄层。但是，本发明的发明人意识到，在如美国专利N0.7，749，822B2中那样的半导体制造工艺中，电阻器的电阻通常较小。这在电阻器是由具有高导电性的材料(诸如金属材料)形成的情况下尤其如此。因此，希望能够进一步增大电阻器的电阻。
发明内容
鉴于以上问题提出本发明。本发明的目的之一是提供一种集成半导体器件及其制造方法，其能够在半导体制造工艺中相比于现有技术增大电阻器的电阻。根据本发明的一个方面，提供了一种集成半导体器件，所述集成半导体器件包括形成在半导体衬底的有源区处的场效应晶体管和形成在所述半导体衬底的隔离区上的电阻器，其特征在于，所述场效应晶体管包括由从下至上依次布置的电介质层、第一导电层和第二导电层的各自部分形成的栅极叠层结构；以及所述电阻器包括由第一导电层的环形部分形成的电阻器体以及由第二导电层在所述电阻器体的端部上的部分形成的电阻器端子。可选地,第一导电层包含金属兀素。可选地，第一导电层包含选自T1、Ta、TiN、TiAl、TaC和TaN的材料。
可选地，第一导电层的厚度在10人至100人的范围内。可选地，所述环形部分的宽度在Inm至IOnm的范围内。可选地，所述第一导电层包括多个导电子层。可选地,第二导电层包含选自多晶娃、Al、W和Ag的材料。可选地，所述电介质层包含高K电介质材料。可选地，所述高K电介质材料包含铪元素。可选地，所述高K电介质材料选自Hf02、HfSiO, HfSiON和HfZr04。可选地，所述集成半导体器件还包括电连接至所述场效应晶体管的接触和电连接至所述电阻器端子的接触。可选地，电连接至所述场效应晶体管的所述接触和电连接至所述电阻器端子的所述接触相互电连接。根据本发明的另一方面，提供了一种制造集成半导体器件的方法，其特征在于，包括如下步骤:在半导体衬底上依次形成电介质层、第一导电层和第二导电层；通过对所述电介质层、第一导电层和第二导电层进行第一图案化处理，在所述半导体衬底的有源区和隔离区上分别形成场效应晶体管的栅极叠层结构和电阻器叠层结构；在所述栅极叠层结构和所述电阻器叠层结构的外侧形成第一侧壁间隔件；通过第二图案化处理，去除所述电阻器叠层结构的第二导电层在其端部之间的部分；在所述电阻器叠层结构的内侧形成第二侧壁间隔件；以及以所述第二侧壁间隔件为掩模，去除所述电阻器叠层结构的第一导电层的一部分，从而形成所述电阻器叠层结构的第一导电层的环形部分。可选地,第一导电层包含金属兀素。可选地，第一导电层包含选自T1、Ta、TiN、TiAl、TaC和TaN的材料。可选地，第一导电层的厚度在10人至100人的范围内。可选地，所述环形部分的宽度在Inm至IOnm的范围内。可选地，所述第一导电层包括多个导电子层。可选地，第二导电层包含选自多晶硅、A1、W和Ag的材料。可选地，所述电介质层包含高K电介质材料。可选地，所述高K电介质材料包含铪元素。可选地，所述高K电介质材料选自Hf02、HfSiO, HfSiON和HfZr04。可选地，所述方法还包括如下步骤:在形成所述环形部分之后，去除第二侧壁间隔件，在所述半导体衬底上形成层间电介质层，并在所述层间电介质层中分别形成电连接至所述场效应晶体管的接触和电连接至所述电阻器叠层结构的第二导电层的端部的接触。可选地，所述方法还包括如下步骤:将电连接至所述场效应晶体管的所述接触和电连接至所述电阻器叠层结构的第二导电层的所述端部的所述接触相互电连接。本发明的集成半导体器件及其制造方法的优点之一是能够在半导体制造工艺中相比于现有技术增大电阻器的电阻。
被包含于说明书中并构成其一部分的附图示出本发明的实施例，并与描述一起用于解释本发明的原理。
要注意的是，在附图中，为了便于描述，各个部分的尺寸可能并不是按照实际的比例关系绘制的。并且，相同或相似的附图标记在附图中表示相同或相似的部件。图1A IH是根据本发明实施例的制造集成半导体器件的方法的各步骤后的示意性截面图，并且图1I是图1F IH中的一个电阻器的示意性俯视图；以及图2是根据本发明实施例的制造集成半导体器件的方法的流程图。从参照附图对示例性实施例的以下详细描述，本发明的目的、特征和优点将变得明显。
具体实施例方式下面参照附图描述本发明。应注意，以下的描述在本质上仅是解释性和示例性的，决不作为对本发明及其应用或使用的任何限制。除非另外特别说明，否则，在实施例中阐述的部件和步骤的相对布置以及数字表达式和数值并不限制本发明的范围。另外，本领域技术人员已知的技术、方法和装置可能不被详细讨论，但在适当的情况下意在成为说明书的一部分。根据本发明，由电介质层、第一导电层和第二导电层的叠层结构在半导体衬底的有源区和隔离区上分别形成场效应晶体管的栅极叠层结构和电阻器叠层结构，其中电阻器包括由第一导电层的环形部分形成的电阻器体。由于第一导电层的环形部分用作电阻器体，因此电阻器体的垂直于电流方向的截面积被减小，这使得特别是在第一导电层具有高导电性(例如包含金属元素，即为金属层)的情况下，能够相比于现有技术增大电阻器的电阻。此外，从下面的描述将理解，在本发明中，由于可以通过控制间隔件的厚度来控制第一导电层的环形部分的宽度，因此能够使得第一导电层的环形部分的宽度较窄，这有利于电阻器的电阻的进一步增大。下面参照图1A II和图2详细描述本发明的示例性实施例。其中，图1A IH是根据本发明实施例的制造集成半导体器件的方法的各步骤后的示意性截面图，图11是图1F IH中的一个电阻器的示意性俯视图，并且图2是根据本发明实施例的制造集成半导体器件的方法的流程图。首先，在图2的步骤210中，在半导体衬底100上依次形成电介质层115、第一导电层120和第二导电层125 (参见图1A)。半导体衬底100的类型不受特别限制，其例如可以是Si衬底、绝缘体上硅(SOI)衬底或其它任何合适的衬底。可以通过本领域任何合适的处理，在半导体衬底100中形成诸如浅沟槽隔离(STI)的隔离区105，并在相邻的隔离区105之间限定有源区110。可以通过本领域任何合适的处理，在半导体衬底100上形成从下至上依次布置的电介质层115、第一导电层120和第二导电层125的叠层结构。电介质层115的材料不受特别限制，其例如可以包含硅氧化物、硅氮化物或硅氮氧化物。作为替代方案，在HKMG工艺中，电介质层115可以包含高K电介质材料。该高K电介质材料例如可以包含铪元素。更具体而言，该高K电介质材料可以选自铪氧化物(HfO2)、铪硅酸盐(HfSiO)、铪硅氮氧化物(HfSiON)和铪锆酸盐(HfZrO4),但并不限于此。第一导电层120的材料不受特别限制。例如，在HKMG工艺中，第一导电层120可以包含金属元素(即，可以为金属层)。更具体而言，第一导电层120可以包含选自T1、Ta、TiN、TiAl、TaC和TaN的材料，但并不限于此。第一导电层120的厚度例如可以在10人至100人的范围内，但是也可以取其它任何合适的值。顺便提及的是，第一导电层120既可以是单层结构，也可以是包括多个导电子层的多层结构，并且该导电子层的材料例如可以选自以上所列举的材料。本领域技术人员可以根据实际需要来选择第一导电层120的材料、
厚度、结构等。第二导电层125的材料不受特别限制。第二导电层125例如可以包含多晶硅。该多晶硅例如可以是掺杂的多晶硅，并且本领域技术人员可以根据实际需要采用任何合适的掺杂浓度和掺杂类型。作为替代方案，第二导电层125可以包含金属元素。更具体而言，第二导电层125可以包含选自Al、W和Ag的材料,但并不限于此。接着，在图2的步骤220中，通过对电介质层115、第一导电层120和第二导电层125进行第一图案化处理，在半导体衬底100的有源区110和隔离区105上分别形成场效应晶体管的栅极叠层结构IOC与电阻器叠层结构IOA和10B(参见图1B)。可以通过本领域任何合适的处理来进行第一图案化处理。所得到的栅极叠层结构IOC由从下至上依次布置的电介质层115、第一导电层120和第二导电层125的各自部分形成。类似地，所得到的电阻器叠层结构IOA和IOB也分别由从下至上依次布置的电介质层115、第一导电层120和第二导电层125的各自部分形成。作为不例，在图1B中不出了两个电阻器叠层结构IOA和10B，其中，电阻器叠层结构IOA沿垂直于图面的方向延伸，而电阻器叠层结构IOB沿图面中的水平方向延伸。示出如上所述的两个电阻器叠层结构IOA和IOB的目的在于使得能够清楚地显示电阻器叠层结构的相互垂直的两个截面。对于本领域技术人员而言显然的是，所形成的电阻器叠层结构的数量不受特别限制，其例如可以为一个或更多个。然后，在图2的步骤230中，在栅极叠层结构IOC与电阻器叠层结构IOA和IOB的外侧形成第一侧壁间隔件130 (参见图1C)。可以通过本领域任何合适的处理来形成第一侧壁间隔件130。并且，第一侧壁间隔件130的材料不受特别限制，其例如可以为硅氧化物、硅氮化物或硅氮氧化物。另外，在形成第一侧壁间隔件130后，本领域技术人员还可以根据实际需要执行各种处理，诸如通过离子注入而在有源区110中形成源区和漏区(图中未示出)。接下来，在图2的步骤240中，通过第二图案化处理，去除电阻器叠层结构IOA和IOB的第二导电层在其端部之间的部分(参见图1D)。类似地，可以通过本领域任何合适的处理来进行第二图案化处理。在步骤240期间，例如可以用光致抗蚀剂132来掩蔽栅极叠层结构IOC等，以使其不受影响。在步骤240后，在电阻器叠层结构IOA和IOB中仅留下第二导电层的端部，而第二导电层的端部之间的部分被去除掉。从下面的描述将理解，第二导电层的端部将用作电阻器端子。这里，要注意的是，虽然在图1D中示出了沿图面中的水平方向延伸的电阻器叠层结构IOB的第二导电层的端部125B ;但是，对于沿垂直于图面的方向延伸的电阻器叠层结构IOA的第二导电层，由于其端部不在图面中，因此在图1D中未被不出。然后，在图2的步骤250中，在电阻器叠层结构IOA和IOB的内侧形成第二侧壁间隔件135 (参见图1E)。类似地，可以通过本领域任何合适的处理来形成第二侧壁间隔件135。类似地，在步骤250期间，例如可以用光致抗蚀剂133来掩蔽栅极叠层结构IOC等，以使其不受影响。顺便提及的是，步骤240中的光致抗蚀剂132和步骤250中的光致抗蚀剂133例如可以是同一光致抗蚀剂，但本发明并不限于此。另外，第二侧壁间隔件135的材料既可以为聚合物，也可以为硅氧化物、硅氮化物、硅氮氧化物或其它任何合适的材料。另外，虽然图1E中所示的第二侧壁间隔件135具有单层结构，但是其也可以是包括多个子层的多层结构。作为示例，第二侧壁间隔件135可以包括聚合物子间隔件及其外侧的硅氧化物或硅氮化物子间隔件。从图1E可见，第二侧壁间隔件135是环形的。从下面的描述将理解，环形的第二侧壁间隔件135导致了用作电阻器体的第一导电层的环形部分，并且，用作电阻器体的第一导电层的环形部分的宽度依赖于第二侧壁间隔件135的厚度。顺便提及的是，第二侧壁间隔件135的厚度例如是指其沿图1E中的水平方向的尺寸，该厚度与后面描述的图1I中的W相对应。因此，在发明中，能够使得用作电阻器体的第一导电层的环形部分的宽度较窄，从而有利于电阻器的电阻的增大，并且还能够根据实际需要通过控制第二侧壁间隔件135的厚度来控制用作电阻器体的第一导电层的环形部分的宽度，从而控制电阻器的电阻。接下来，在图2的步骤260中，以第二侧壁间隔件135为掩模，去除电阻器叠层结构IOA和IOB的第一导电层的一部分,从而形成电阻器叠层结构IOA和IOB的第一导电层的环形部分120A和120B(参见图1F和图1I)。可以通过本领域任何合适的处理来进行步骤260。类似地，在步骤260期间，例如可以用光致抗蚀剂134来掩蔽栅极叠层结构IOC等，以使其不受影响。顺便提及的是，步骤240中的光致抗蚀剂132、步骤250中的光致抗蚀剂133和步骤260中的光致抗蚀剂134例如可以是同一光致抗蚀剂，但本发明并不限于此。在步骤260后，栅极叠层结构IOC几乎保持不变，即，仍由从下至上依次 布置的电介质层115、第一导电层120和第二导电层125的各自部分形成；而电阻器叠层结构IOA和IOB被形成为电阻器。更具体而言，如图1F和图1I清楚地示出的那样，该电阻器包括由第一导电层的环形部分120A和120B形成的电阻器体，并且还包括由第二导电层的端部125B(即，第二导电层在该电阻器体的端部上的部分)形成的电阻器端子。顺便提及的是，虽然在图1F中还示出了电阻器叠层结构IOA和IOB的电介质层，但是该电介质层对于电阻器并不是必需的。换句话说，电阻器可以包括该电介质层，也可以不包括该电介质层。如前所述，在本发明中，电阻器体由第一导电层的环形部分120A和120B形成。因此，相比于不采用电阻器的环形结构的现有技术，本发明的电阻器的垂直于电流方向的截面积被减小，从而电阻器的电阻被增大。这在第一导电层具有高导电性(例如是金属层)的情况下尤其有用。另外，如前所述，用作电阻器体的第一导电层的环形部分120A和120B的宽度w(参见图1I)依赖于第二侧壁间隔件135的厚度。例如，该环形部分120A和120B的宽度W在Inm至IOnm的范围内，但并不限于此。因此，在发明中，一方面能够使得用作电阻器体的第一导电层的环形部分120A和120B的宽度W较窄，从而有利于电阻器的电阻的增大 ’另一方面，还能够根据实际需要通过控制第二侧壁间隔件135的厚度来灵活地控制用作电阻器体的第一导电层的环形部分120A和120B的宽度W，从而灵活地控制电阻器的电阻。顺便提及的是，在本发明中，由电介质层115、第一导电层120和第二导电层125的叠层结构在半导体衬底100的有源区110和隔离区105上分别形成场效应晶体管的栅极叠层结构IOC与电阻器叠层结构IOA和10B，因此，本发明能够相对地减少工艺步骤，从而节省制造成本。在形成环形部分120A和120B后，可选地，可以通过本领域任何合适的处理来去除第二侧壁间隔件135 (参见图1G)。另外，可选地，可以进一步在半导体衬底100上形成层间电介质层140，并在层间电介质层140中分别形成电连接至场效应晶体管的接触145’与电连接至电阻器叠层结构IOA和IOB的第二导电层的端部125B的接触145 (参见图1H)。要注意的是，接触145和145’仅仅是示意性的，本领域技术人员也可根据实际需要形成其它形式的接触。作为示例，接触145’既可以电连接至场效应晶体管的源极和漏极，也可以电连接至场效应晶体管的栅极。另外，可选地，还可以进一步将电连接至场效应晶体管的接触145’与电连接至电阻器叠层结构IOA和IOB的第二导电层的端部125B的接触145相互电连接(图1H中未示出)。根据如上所述的本发明的方法，可以形成一种集成半导体器件，该集成半导体器件包括形成在半导体衬底100的有源区110处的场效应晶体管和形成在该半导体衬底100的隔离区105上的电阻器。其中，该场效应晶体管包括由从下至上依次布置的电介质层、第一导电层和第二导电层的各自部分形成的栅极叠层结构10C，并且该电阻器包括由第一导电层的环形部分120A和120B形成的电阻器体以及由第二导电层在该电阻器体的端部上的部分125B形成的电阻器端子。可选地，该集成半导体器件还包括电连接至该场效应晶体管的接触145’和电连接至该电阻器端子的接触145。另外，可选地，电连接至该场效应晶体管的该接触145’和电连接至该电阻器端子的该接触145相互电连接。本领域技术人员根据以上的教导很容易明白:本发明的集成半导体器件及其制造方法能够实现诸如在半导体制造工艺中相比于现有技术增大电阻器的电阻的技术效果。至此，已经详细描述了根据本发明的集成半导体器件及其制造方法。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。虽然已参照示例性实施例描述了本发明，但应理解，本发明不限于所公开的示例性实施例。对于本领域技术人员显然的是，可以在不背离本发明的范围和精神的条件下修改以上的示例性实施例。所附的权利要求的范围应被赋予最宽的解释，以包含所有这样的修改以及等同的结构和功能。
权利要求
1.一种集成半导体器件，所述集成半导体器件包括形成在半导体衬底的有源区处的场效应晶体管和形成在所述半导体衬底的隔离区上的电阻器，其特征在于， 所述场效应晶体管包括由从下至上依次布置的电介质层、第一导电层和第二导电层的各自部分形成的栅极叠层结构；以及 所述电阻器包括由第一导电层的环形部分形成的电阻器体以及由第二导电层在所述电阻器体的端部上的部分形成的电阻器端子。
2.根据权利要求1所述的集成半导体器件，其特征在于，第一导电层包含金属元素。
3.根据权利要求2所述的集成半导体器件,其特征在于,第一导电层包含选自T1、Ta、TiN, TiAl、TaC 和 TaN 的材料。
4.根据权利要求1所述的集成半导体器件，其特征在于，第一导电层的厚度在10人至100人的范围内。
5.根据权利要求1所述的集成半导体器件，其特征在于，所述环形部分的宽度在Inm至IOnm的范围内。
6.根据权利要求1所述的集成半导体器件，其特征在于，所述第一导电层包括多个导电子层。
7.根据权利要求1至6中任一项所述的集成半导体器件，其特征在于，第二导电层包含选自多晶硅、Al、W和Ag的材料。
8.根据权利要求1至6中任一项所述的集成半导体器件，其特征在于，所述电介质层包含高K电介质材料。
9.根据权利要求8所述的集成半导体器件，其特征在于，所述高K电介质材料包含铪元素。
10.根据权利要求9所述的集成半导体器件，其特征在于，所述高K电介质材料选自HfO2、HfSiO, HfSiON 和 HfZrO4。
11.根据权利要求1至6中任一项所述的集成半导体器件，其特征在于，所述集成半导体器件还包括电连接至所述场效应晶体管的接触和电连接至所述电阻器端子的接触。
12.根据权利要求11所述的集成半导体器件，其特征在于，电连接至所述场效应晶体管的所述接触和电连接至所述电阻器端子的所述接触相互电连接。
13.—种制造集成半导体器件的方法，其特征在于，包括如下步骤: 在半导体衬底上依次形成电介质层、第一导电层和第二导电层； 通过对所述电介质层、第一导电层和第二导电层进行第一图案化处理，在所述半导体衬底的有源区和隔离区上分别形成场效应晶体管的栅极叠层结构和电阻器叠层结构； 在所述栅极叠层结构和所述电阻器叠层结构的外侧形成第一侧壁间隔件； 通过第二图案化处理，去除所述电阻器叠层结构的第二导电层在其端部之间的部分； 在所述电阻器叠层结构的内侧形成第二侧壁间隔件；以及 以所述第二侧壁间隔件为掩模，去除所述电阻器叠层结构的第一导电层的一部分，从而形成所述电阻器叠层结构的第一导电层的环形部分。
14.根据权利要求13所述的方法,其特征在于,第一导电层包含金属兀素。
15.根据权利要求14所述的方法，其特征在于，第一导电层包含选自T1、Ta、TiN、TiAl、TaC和TaN的材料。
16.根据权利要求13所述的方法，其特征在于，第一导电层的厚度在10人至100人的范围内。
17.根据权利要求13所述的方法，其特征在于，所述环形部分的宽度在Inm至IOnm的范围内。
18.根据权利要求13所述的方法，其特征在于，所述第一导电层包括多个导电子层。
19.根据权利要求13至18中任一项所述的方法，其特征在于，第二导电层包含选自多晶硅、Al、W和Ag的材料。
20.根据权利要求13至18中任一项所述的方法，其特征在于，所述电介质层包含高K电介质材料。
21.根据权利要求20所述的方法，其特征在于，所述高K电介质材料包含铪元素。
22.根据权利要求21所述的方法，其特征在于，所述高K电介质材料选自Hf02、HfSi0、HfSiON 和 HfZrO4。
23.根据权利要求13至18中任一项所述的方法，其特征在于，还包括如下步骤: 在形成所述环形部分之后，去除第二侧壁间隔件，在所述半导体衬底上形成层间电介质层，并在所述层间电介质层中分别形成电连接至所述场效应晶体管的接触和电连接至所述电阻器叠层结构的第二导电层的端部的接触。
24.根据权利要求23所述的方法，其特征在于，还包括如下步骤: 将电连接至所述场效应晶体管的所述接触和电连接至所述电阻器叠层结构的第二导电层的所述端部的所述接触相互电连接。
全文摘要
本发明涉及集成半导体器件及其制造方法。所述集成半导体器件包括形成在半导体衬底的有源区处的场效应晶体管和形成在所述半导体衬底的隔离区上的电阻器。其中，所述场效应晶体管包括由从下至上依次布置的电介质层、第一导电层和第二导电层的各自部分形成的栅极叠层结构，并且所述电阻器包括由第一导电层的环形部分形成的电阻器体以及由第二导电层在所述电阻器体的端部上的部分形成的电阻器端子。本发明的集成半导体器件及其制造方法能够在半导体制造工艺中相比于现有技术增大电阻器的电阻。
文档编号H01L21/822GK103165601SQ20111041024
公开日2013年6月19日 申请日期2011年12月12日 优先权日2011年12月12日
发明者洪中山 申请人:中芯国际集成电路制造(北京)有限公司